JPH04152764A - A/d converter - Google Patents
A/d converterInfo
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- JPH04152764A JPH04152764A JP2277432A JP27743290A JPH04152764A JP H04152764 A JPH04152764 A JP H04152764A JP 2277432 A JP2277432 A JP 2277432A JP 27743290 A JP27743290 A JP 27743290A JP H04152764 A JPH04152764 A JP H04152764A
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- 238000005070 sampling Methods 0.000 claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要］
アナログ映像信号をディジタル映像信号に変換する装置
に関し、
ディジタル化される映像信号の周波数変動にリアルタイ
ムに追従した標本化クロックを生成して映像の乱れや滲
み等を低減できるＡ／Ｄ変換装置を提供することを目的
とし、
映像信号を１ライン分遅延させる回路と、該映像信号の
水平同期信号を検出する回路と、該水平同期信号と同じ
周波数の信号で位相比較して各画素の標本化クロ、りを
生成するＰＬＬ回路と、該標本化クロックにより該遅延
回路のアナログ出力をディジタル出力に変換するＡ／Ｄ
変換器とで構成する。[Detailed Description of the Invention] [Summary] Regarding a device that converts an analog video signal into a digital video signal, it generates a sampling clock that follows frequency fluctuations of the video signal to be digitized in real time to prevent video disturbances and blurring. The purpose of the present invention is to provide an A/D conversion device that can reduce noise, etc., and includes a circuit that delays a video signal by one line, a circuit that detects a horizontal synchronization signal of the video signal, and a signal that has the same frequency as the horizontal synchronization signal. A PLL circuit that compares the phase of each pixel and generates a sampling clock signal, and an A/D circuit that converts the analog output of the delay circuit into a digital output using the sampling clock.
It consists of a converter.
（産業上の利用分野）
本発明は、Ａ／Ｄ変換装置に関し、特にアナログ映像信
号をディジタル映像信号に変換する装置に関するもので
ある。(Industrial Application Field) The present invention relates to an A/D conversion device, and particularly to a device that converts an analog video signal into a digital video signal.
カメラからのアナログ映像信号を符号化装置においてデ
ータ処理するためには、ディジタル映像信号に変換する
装置が必要である。In order to data-process an analog video signal from a camera in an encoding device, a device for converting it into a digital video signal is required.
第３図は、かかる従来のＡ／Ｄ変換装置を示したもので
、２は映像信号の水平同期信号を検出する回路、３はこ
の水平同期信号と同じ周波数の標本化クロックを生成す
るＰＬＬ回路、そして、４はその標本化クロックにより
アナログ映像信号をディジタル信号に変換するＡ／Ｄ変
換器である。FIG. 3 shows such a conventional A/D conversion device, in which 2 is a circuit that detects a horizontal synchronization signal of a video signal, and 3 is a PLL circuit that generates a sampling clock having the same frequency as this horizontal synchronization signal. , and 4 is an A/D converter that converts an analog video signal into a digital signal using the sampling clock.
また、ＰＬＬ回路３は、位相比較部３ａと、■Ｃｏ（電
圧制御型発振器）３ｂと、分周器３Ｃとで構成されてお
り、水平同期検出回路２で検出された水平同期信号と、
該水平同期信号と同じ周波数になるようにＶＣＯ３ｂの
出力を分周する分周器３Ｃの出力とを位相比較してその
位相誤差によりＶＣＯ３ｂの出力周波数、即ち各画素に
対応する標本化クロックを制御するものである。The PLL circuit 3 is composed of a phase comparator 3a, a Co (voltage controlled oscillator) 3b, and a frequency divider 3C, and the horizontal synchronization signal detected by the horizontal synchronization detection circuit 2,
Compare the phase with the output of a frequency divider 3C that divides the output of the VCO 3b to have the same frequency as the horizontal synchronization signal, and use the phase error to control the output frequency of the VCO 3b, that is, the sampling clock corresponding to each pixel. It is something to do.
このような従来例の動作においては、映像信号をディジ
タル化する際にまず、水平同期検出回路２により水平同
期信号を検出し、この水平同期信号と、ＰＬＬ回路３が
ＶＣＯ３ｂから出力される標本化クロックを分周して得
られる水平同期信号と同じ周波数を有する信号との位相
誤差を位相比較部３ａで求め、この位相誤差によりＶＣ
Ｏ３ｂの制御電圧を制御して標本化クロックの周波数を
制御する。In such a conventional operation, when a video signal is digitized, the horizontal synchronization detection circuit 2 first detects a horizontal synchronization signal, and the PLL circuit 3 converts this horizontal synchronization signal and the sampling output from the VCO 3b. The phase difference between the horizontal synchronization signal obtained by dividing the clock and a signal having the same frequency is determined by the phase comparator 3a, and the VC
The frequency of the sampling clock is controlled by controlling the control voltage of O3b.
これにより、１ライン中の画素数を管理し画面中の画素
の位置を把握することにより水平同期信号と同じ周波数
の標本化（サンプリング）クロックを生成してＡ／Ｄ変
換器４に与えることにより、Ａ／Ｄ変換器４からディジ
タル出力を発生し、後続のフレーム間差分等の映像信号
処理に用いている。As a result, by managing the number of pixels in one line and grasping the position of pixels on the screen, a sampling clock with the same frequency as the horizontal synchronizing signal is generated and given to the A/D converter 4. , A/D converter 4 generates digital output, which is used for subsequent video signal processing such as inter-frame differences.
しかしながら、このような従来例の場合には、ＰＬＬ回
路３の位相比較部３ａで水平同期信号と位相比較した分
周器３Ｃの出力信号は、その比較された水平同期信号の
前ラインの周波数変動により発生した値の信号であり、
これにより制御された標本化クロック周波数は、標本化
される映像信号より遅れた状態で標本化していることに
なる。However, in the case of such a conventional example, the output signal of the frequency divider 3C whose phase is compared with the horizontal synchronizing signal in the phase comparator 3a of the PLL circuit 3 is based on the frequency fluctuation of the previous line of the compared horizontal synchronizing signal. is a signal with a value generated by
This means that the controlled sampling clock frequency performs sampling in a state delayed from the video signal to be sampled.
このため、映像信号のライン毎に標本化位置がずれて映
像の乱れや滲み等を発生するという問題点があった。For this reason, there is a problem in that the sampling position shifts for each line of the video signal, resulting in image disturbances, blurring, and the like.
従って、本発明は、ディジタル化される映像信号の周波
数変動にリアルタイムに追従した標本化クロ、りを生成
して映像の乱れや滲み等を低減できるＡ／Ｄ変換装置を
提供することを目的とする。Therefore, an object of the present invention is to provide an A/D conversion device that can reduce image disturbances, blurring, etc. by generating a sampling signal that follows frequency fluctuations of a digitized video signal in real time. do.
第１図は、上記の課題を解決するための本発明に係るＡ
／Ｄ変換装置を原理的に示したもので、本発明では、第
３図に対して、映像信号を１ライン分遅延させる回路１
をＡ／Ｄ変換器４の前に設けたことを特徴とするもので
ある。FIG. 1 shows A according to the present invention for solving the above problems.
This shows the principle of the /D conversion device, and in the present invention, compared to FIG. 3, a circuit 1 that delays the video signal by one line
is provided in front of the A/D converter 4.
第１図において、遅延回路１により映像信号を１ライン
分遅延させてからＡ／Ｄ変換器４に送るとき、ＰＬＬ回
路３では、前ラインの映像信号に基づいて水平同期検出
回路２で検出した水平同期信号と位相比較しているので
、遅延回路１から出力される映像信号と水平同期信号の
位相比較対象の信号とが時間的に同じとなるため、あた
かもその１ライン遅延された映像信号の周波数ずれを予
測してＰＬＬ動作が行われているようになり、映像信号
の周波数が変動しているときにはＰＬＬ出力周波数も同
時に追従することができる。In FIG. 1, when the video signal is delayed by one line by the delay circuit 1 and then sent to the A/D converter 4, the PLL circuit 3 detects it by the horizontal synchronization detection circuit 2 based on the video signal of the previous line. Since the phase is compared with the horizontal synchronization signal, the video signal output from delay circuit 1 and the signal to be compared in phase with the horizontal synchronization signal are temporally the same, so it is as if the video signal delayed by one line. The PLL operation is performed by predicting the frequency shift, and when the frequency of the video signal fluctuates, the PLL output frequency can also follow at the same time.
第２図は、第１図に示した本発明に係るＡ／Ｄ変換装置
の一実施例を示したもので、この実施例では、遅延回路
ｌとして図示のように例えば１ラインの遅延時間を与え
る３つのサンプル・ホールド回路１１〜１３を用い、基
準発振器１４からの基準クロックにより３回のサンプル
・ホールド動作で順次遅延させ、以てアナログ映像信号
を１ライン分だけ遅延させるものとなっている。尚、こ
の１ライン遅延回路としては種々の回路又は素子を用い
ることができる。FIG. 2 shows an embodiment of the A/D converter according to the present invention shown in FIG. 1. In this embodiment, the delay circuit l has a delay time of one line, for example, Using the three sample and hold circuits 11 to 13 provided, the analog video signal is delayed by one line by sequentially delaying the analog video signal by three sample and hold operations using the reference clock from the reference oscillator 14. . Note that various circuits or elements can be used as this one-line delay circuit.
その他の構成は第３図に示した従来例と同様であるので
その説明は省略する。The rest of the configuration is the same as that of the conventional example shown in FIG. 3, so a description thereof will be omitted.
以上のように本発明に係るＡ／Ｄ変換装置によれば、映
像信号の水平同期信号と同じ周波数の信号で位相比較し
て各画素の標本化クロックを生成して映像信号のディジ
タル化を行うに際して、映像信号を１ライン分遅延させ
る回路を設けて映像信号と同時に標本化クロックの周波
数制御を行うように構成したので、映像信号が変動して
いるライン中にＰＬＬ制御も行われるので映像信号のラ
イン毎に標本化位置がずれることが無くなり、映像の乱
れや滲み等を低減させることができる。As described above, according to the A/D converter according to the present invention, the video signal is digitized by comparing the phase with a signal having the same frequency as the horizontal synchronization signal of the video signal to generate a sampling clock for each pixel. In this case, we installed a circuit that delays the video signal by one line and controlled the frequency of the sampling clock at the same time as the video signal, so PLL control is also performed during the line where the video signal is fluctuating, so the video signal The sampling position does not shift for each line, and it is possible to reduce image disturbance, blurring, etc.
第１図は、本発明に係るＡ／Ｄ変換装置の原理構成を示
すブロック図、
第２図は、本発明に係るＡ／Ｄ変換装置の一実施例を示
した回路ブロック図、
第３図は、従来のＡ／Ｄ変換装置例を示す回路ブロック
図、である。
第１図において、
ｌ・・・１ライン遅延回路、
２・・・水平同期検出回路、
３・・・ＰＬＬ回路、
４・・・Ａ／Ｄ変換器。
図中、同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram showing the principle configuration of an A/D converter according to the present invention, FIG. 2 is a circuit block diagram showing an embodiment of the A/D converter according to the present invention, and FIG. 1 is a circuit block diagram showing an example of a conventional A/D conversion device. In FIG. 1, 1...1 line delay circuit, 2...Horizontal synchronization detection circuit, 3...PLL circuit, 4...A/D converter. In the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
信号の水平同期信号を検出する回路（２）と、該水平同
期信号と同じ周波数の信号で位相比較して各画素の標本
化クロックを生成するＰＬＬ回路（３）と、 該標本化クロックにより該遅延回路（１）のアナログ出
力をディジタル出力に変換するＡ／Ｄ変換器（４）と、 を備えたことを特徴とするＡ／Ｄ変換装置。[Claims] A circuit (1) that delays a video signal by one line, a circuit (2) that detects a horizontal synchronization signal of the video signal, and a circuit (2) that performs phase comparison using a signal having the same frequency as the horizontal synchronization signal. A PLL circuit (3) that generates a sampling clock for each pixel; and an A/D converter (4) that converts the analog output of the delay circuit (1) into a digital output using the sampling clock. An A/D conversion device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277432A JPH04152764A (en) | 1990-10-16 | 1990-10-16 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277432A JPH04152764A (en) | 1990-10-16 | 1990-10-16 | A/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152764A true JPH04152764A (en) | 1992-05-26 |
Family
ID=17583484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277432A Pending JPH04152764A (en) | 1990-10-16 | 1990-10-16 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152764A (en) |
-
1990
- 1990-10-16 JP JP2277432A patent/JPH04152764A/en active Pending
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