JPH04130423U - Chip capacitor grounding structure - Google Patents

Abstract

(57)【要約】 【目的】この考案は、高精度な接地を実現するために、
接地インダクタンスの減少を図ると共に、堅牢な固着取
付けを実現することにある。 【構成】誘電体基板１０に導体１１と接地導体１２を接
続するスルーホールとして、その間隙Ｌがチップキャパ
シタ１４の幅寸法Ａより幅狭に形成した第１及び第２の
スルーホール１３ａ，１３ｂを設け、この間隙Ｌを形成
する導体１１上にはチップキャパシタ１４の一方の電極
が第１及び第２のスルーホール１３ａ，１３ｂの一部を
覆うように固着するように構成したことを特徴とする。 (57) [Summary] [Purpose] This invention aims to achieve highly accurate grounding.
The objective is to reduce grounding inductance and to realize a robust fixed installation. [Structure] First and second through holes 13a and 13b, each having a gap L narrower than the width dimension A of a chip capacitor 14, are used as through holes for connecting a conductor 11 and a ground conductor 12 in a dielectric substrate 10. and one electrode of the chip capacitor 14 is fixed on the conductor 11 forming the gap L so as to cover part of the first and second through holes 13a and 13b. .

Description

【考案の詳細な説明】[Detailed explanation of the idea]

【０００１】0001

【産業上の利用分野】[Industrial application field]

この考案は、例えばマイクロ波集積回路等を構成する誘電体基板に実装される チップキャパシタの接地構造に関する。 This idea can be mounted on a dielectric substrate that constitutes a microwave integrated circuit, for example. This invention relates to the grounding structure of chip capacitors.

【０００２】0002

【従来の技術】[Conventional technology]

従来、チップキャパシタの接地構造としては、図４及び図５に示す方法が知ら れている。 Conventionally, the methods shown in FIGS. 4 and 5 have been known as grounding structures for chip capacitors. It is.

【０００３】 すなわち、図４は、誘電体基板１の一方面に回路を構成する導体２が形成され 、この誘電体基板１の他方面には接地導体３が形成される。これら導体２と接地 導体３はスルーホール４を介して接続される。そして、導体３上にはチップキャ パシタ５の一方の電極が半田付け等により固着されて実装される。このチップキ ャパシタ５は導体２、スルーホール４を介して接地導体３に接地され、その他方 の電極はボンディング線６を用いて他の導体２に接続される。0003 That is, in FIG. 4, a conductor 2 constituting a circuit is formed on one side of a dielectric substrate 1. A ground conductor 3 is formed on the other surface of the dielectric substrate 1. These conductors 2 and ground Conductor 3 is connected via through hole 4 . Then, a chip capacitor is placed on conductor 3. One electrode of the pacita 5 is fixed and mounted by soldering or the like. This chipki The capacitor 5 is grounded to the ground conductor 3 via the conductor 2 and the through hole 4, and the other The electrode is connected to another conductor 2 using a bonding wire 6.

【０００４】 また、図５は、チップキャパシタ５の一方の電極を導体２及び接地導体３を接 続するスルーホール４上に半田付け等により固着して実装させる。このチップキ ャパシタ５の他方の電極は、同様にボンディング線６を介して他の導体２に接続 される。0004 In addition, FIG. 5 shows that one electrode of the chip capacitor 5 is connected to the conductor 2 and the ground conductor 3. It is fixed and mounted on the continuous through hole 4 by soldering or the like. This chipki The other electrode of the capacitor 5 is similarly connected to another conductor 2 via a bonding wire 6. be done.

【０００５】 ところが、上記チップキャパシタの接続構造では、前者の場合、導体２及びス ルーホール４の持つインダクタンスがチップキャパシタ５と接地導体３の間に入 り込むために、接地インダクタンスが大きくなり、高精度な接地が困難であると いう問題を有していた。[0005] However, in the above chip capacitor connection structure, in the former case, the conductor 2 and the strip The inductance of the through hole 4 enters between the chip capacitor 5 and the ground conductor 3. As a result, the grounding inductance becomes large, making highly accurate grounding difficult. I had this problem.

【０００６】 また、後者の場合にあっては、チップキャパシタ５には導体２の持つインダク タンスがほとんどなくなり、高精度な接地を実現することができるが、チップキ ャパシタ５の固着面積が少ないために、固着強度が弱く、製品としての信頼性が 劣るという問題を有していた。[0006] In the latter case, the chip capacitor 5 has an inductor of the conductor 2. Although it is possible to achieve highly accurate grounding with almost no grounding, the chip Since the fixed area of the capacitor 5 is small, the fixed strength is weak and the reliability of the product is low. It had the problem of being inferior.

【０００７】[0007]

【考案が解決しようとする課題】[Problem that the idea aims to solve]

以上述べたように、従来のチップキャパシタの接地構造では、高精度な接地が 困難であったり、あるいは固着強度が弱く信頼性が劣るという問題を有していた 。 As mentioned above, the conventional chip capacitor grounding structure requires highly accurate grounding. It was difficult or had problems such as weak adhesion strength and poor reliability. .

【０００８】 この考案は上記の事情に鑑みてなされたもので、構成簡易にして、高精度な接 地を実現し得、且つ堅牢な固着を実現し得るようにしたチップキャパシタの接地 構造を提供することを目的とする。[0008] This idea was made in view of the above circumstances, and was designed to simplify the configuration and provide high-precision connections. Grounding of chip capacitor that can realize grounding and solid fixation The purpose is to provide structure.

【０００９】[0009]

【課題を解決するための手段】[Means to solve the problem]

この考案のチップキャパシタの接地構造は、一方面に導体が設けられ、他方面 に接地導体が設けられる誘電体基板に前記導体と接地導体を接続する第１及び第 ２のスルーホールを所定の間隙を有して形成し、チップキャパシタを前記第１及 び第２のスルーホールの一部を覆うように前記間隙上の前記導体に固着するよう に構成したものである。 The grounding structure of the chip capacitor of this invention has a conductor on one side and a conductor on the other side. a first and a second dielectric substrate on which a ground conductor is provided, connecting the conductor and the ground conductor; A second through hole is formed with a predetermined gap, and a chip capacitor is inserted into the first through hole. and fixed to the conductor above the gap so as to cover a part of the second through hole. It is composed of

【００１０】0010

【作用】[Effect]

上記構成によれば、スルーホールが第１及び第２のスルーホールを有すること により、そのインダクタンスが半分に減少され、かつチップキャパシタが第１及 び第２のスルーホール間の間隙を形成する導体上に該第１及び第２のスルーホー ルの一部を覆うように固着され、導体との固着幅寸法が該チップキャパシタ自体 の幅寸法より幅狭であることにより、チップキャパシタに流れる電流は導体に流 れることなく、第１及び第２のスルーホールを介して接地導体に流れる。従って 、導体の持つインダクタンスが無視できる程度まで減少され、チップキャパシタ の接地インダクタンスの減少が図れる。 また、チップキャパシタは少なくとも第１及び第２のスルーホール間の間隙だ け固着幅が確保されることにより、所望の固着強度の確保が可能となる。 According to the above configuration, the through hole has the first and second through holes. , its inductance is reduced by half, and the chip capacitor becomes the first The first and second through holes are formed on the conductor forming a gap between the first and second through holes. The chip capacitor is fixed so as to cover a part of the conductor, and the fixed width dimension with the conductor is the same as that of the chip capacitor itself. Because the width of the chip capacitor is narrower than the width of the chip capacitor, the current flowing through the chip capacitor is It flows to the ground conductor through the first and second through holes without being interrupted. Therefore , the inductance of the conductor is reduced to a negligible level, and the chip capacitor The grounding inductance can be reduced. Also, the chip capacitor has at least a gap between the first and second through holes. By securing the fixing width, it becomes possible to secure the desired fixing strength.

【００１１】[0011]

【実施例】【Example】

以下、この考案の実施例について、図面を参照して詳細に説明する。 Hereinafter, embodiments of this invention will be described in detail with reference to the drawings.

【００１２】 図１はこの考案の一実施例に係るチップキャパシタの接地構造を示すもので、 誘電体基板１０には一方面に回路を構成する導体１１が形成される。誘電体基板 １０は、その他方面に接地導体１２が形成され、これら導体１１及び接地導体１ ２は第１及び第２のスルーホール１３ａ，１３ｂを介して接続される。第１及び 第２のスルーホール１３ａ，１３ｂは、図２に示すように間隙Ｌが、例えば平行 平板型のチップキャパシタ１４の幅寸法Ａより幅狭に形成され、この間隙Ｌを形 成する導体１１上にはチップキャパシタ１４の一方の電極が第１及び第２のスル ーホール１３ａ，１３ｂの一部を覆うように載置されて半田付け等により固着さ れる。そして、このチップキャパシタ１４の他方の電極は他の導体１１にボンデ ィング線１５を介して接続される。0012 FIG. 1 shows the grounding structure of a chip capacitor according to an embodiment of this invention. A conductor 11 constituting a circuit is formed on one side of the dielectric substrate 10 . dielectric substrate 10, a ground conductor 12 is formed on the other side, and these conductors 11 and the ground conductor 1 2 are connected via first and second through holes 13a and 13b. 1st and As shown in FIG. 2, the second through holes 13a and 13b have a gap L that is, for example, parallel It is formed narrower than the width dimension A of the flat chip capacitor 14, and this gap L is One electrode of the chip capacitor 14 is connected to the first and second slots on the conductor 11 that forms the - Placed so as to cover part of the holes 13a and 13b and fixed by soldering etc. It will be done. The other electrode of this chip capacitor 14 is bonded to another conductor 11. It is connected via a connecting line 15.

【００１３】 このように、上記チップキャパシタの接地構造は、誘電体基板１０に導体１１ と接地導体１２を接続するスルーホールとして、その間隙Ｌがチップキャパシタ １４の幅寸法Ａより幅狭に形成した第１及び第２のスルーホール１３ａ，１３ｂ を設け、この間隙Ｌを形成する導体１１上にはチップキャパシタ１４の一方の電 極が第１及び第２のスルーホール１３ａ，１３ｂの一部を覆うように固着するよ うに構成した。これによれば、スルーホールが第１及び第２のスルーホール１３ ａ，１３ｂの２個で構成されることにより、そのインダクタンスが１／２に低減 され、しかも、その固着幅の間隙Ｌがチップキャパシタ自体の幅寸法Ａより幅狭 であることにより、チップキャパシタ１４に流れる電流は導体に流れることなく 、第１及び第２のスルーホール１３ａ，１３ｂを介して接地導体１２に流れる。 この結果、導体１１の持つインダクタンスが無視できる程度まで減少され、チッ プキャパシタ１４の接地インダクタンスの減少が図れる。同時に、チップキャパ シタ１４は少なくとも第１及び第２のスルーホール１３ａ，１３ｂ間の間隙Ｌだ け固着幅が確保されることにより、所望の固着強度の確保が可能となる。[0013] In this way, the grounding structure of the chip capacitor has a conductor 11 on the dielectric substrate 10. The gap L serves as a through hole connecting the ground conductor 12 and the chip capacitor. The first and second through holes 13a and 13b are formed narrower than the width dimension A of 14. is provided, and one voltage of the chip capacitor 14 is placed on the conductor 11 forming this gap L. The poles are fixed so as to cover parts of the first and second through holes 13a and 13b. It was composed of sea urchins. According to this, the through hole is the first and second through hole 13. By being composed of two pieces, a and 13b, the inductance is reduced to 1/2. Moreover, the gap L of the fixed width is narrower than the width dimension A of the chip capacitor itself. Therefore, the current flowing through the chip capacitor 14 does not flow through the conductor. , flows to the ground conductor 12 via the first and second through holes 13a and 13b. As a result, the inductance of the conductor 11 is reduced to a negligible level, and the chip The ground inductance of the capacitor 14 can be reduced. At the same time, the chip capacitor The gap 14 is at least the gap L between the first and second through holes 13a and 13b. By securing the fixing width, it becomes possible to secure the desired fixing strength.

【００１４】 なお、上記実施例ではチップキャパシタ１４として一対の電極を両面に形成し た平行平板型のものを用いて構成した場合で説明したが、これに限ることなく、 例えば図３に示すような積層セラミック型のチップキャパシタ１４ａを用いて構 成することも可能である。 よって、この考案は上記実施例に限ることなく、その他、この発明の要旨を逸 脱しない範囲で種々の変形を実施し得ることは勿論のことである。[0014] In the above embodiment, a pair of electrodes are formed on both sides of the chip capacitor 14. Although the explanation has been made using a parallel plate type structure, the present invention is not limited to this. For example, a multilayer ceramic chip capacitor 14a as shown in FIG. 3 may be used. It is also possible to do so. Therefore, this invention is not limited to the above-mentioned embodiments, and may include other methods that depart from the gist of the invention. Of course, various modifications can be made without departing from the above.

【００１５】[0015]

【考案の効果】[Effect of the idea]

以上詳述したように、この考案によれば、構成簡易にして、高精度な接地を実 現し得、且つ堅牢な固着を実現し得るようにしたチップキャパシタの接地構造を 提供することができる。 As detailed above, according to this invention, highly accurate grounding can be achieved with a simple configuration. We have created a grounding structure for chip capacitors that can be easily fixed and firmly fixed. can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】この考案の一実施例に係るチップキャパシタの
接地構造を示した図。FIG. 1 is a diagram showing a grounding structure of a chip capacitor according to an embodiment of the invention.

【図２】図１の詳細を示した図。FIG. 2 is a diagram showing details of FIG. 1;

【図３】この考案の他の実施例を示した図。FIG. 3 is a diagram showing another embodiment of this invention.

【図４】従来のチップキャパシタの接地構造を示した
図。FIG. 4 is a diagram showing the grounding structure of a conventional chip capacitor.

【図５】従来のチップキャパシタの接地構造を示した
図。FIG. 5 is a diagram showing a grounding structure of a conventional chip capacitor.

【符号の説明】[Explanation of symbols]

１０…誘電体基板、１１…導体、１２…接地導体、１３
ａ，１３ｂ…第１及び第２のスルーホール、１４，１４
ａ…チップキャパシタ、１５…ボンディイング線。10... Dielectric substrate, 11... Conductor, 12... Ground conductor, 13
a, 13b...first and second through holes, 14, 14
a... Chip capacitor, 15... Bonding wire.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】 一方面に導体が設けられ、他方面に接地
導体が設けられる誘電体基板に前記導体と接地導体を接
続する第１及び第２のスルーホールを所定の間隙を有し
て形成し、チップキャパシタを前記第１及び第２のスル
ーホールの一部を覆うように前記間隙上の前記導体に固
着するように構成したことを特徴とするチップキャパシ
タの接地構造。1. First and second through holes for connecting the conductor and the ground conductor are formed with a predetermined gap in a dielectric substrate having a conductor provided on one surface and a ground conductor provided on the other surface. A grounding structure for a chip capacitor, characterized in that the chip capacitor is configured to be fixed to the conductor above the gap so as to partially cover the first and second through holes.