JPH04122118A - Pulse signal generating circuit - Google Patents

Abstract

PURPOSE:To vary a period of an output pulse train optionally by providing a sweeping speed address generating circuit, a memory, a counter, a flip-flop and a switching circuit so as to vary a modulation width data in an input data and a sweep speed data. CONSTITUTION:An output data according to a frequency characteristic depending on the sweeping speed and the modulation width of an input data is read from a memory 22 by using the sweep speed address generated by a sweep speed address generating circuit 21 and the modulation width data in the input data and the output data is set to a counter 23 as an initial value. The counter 23 makes count-up or count-down based on the initial value and its carry signal or borrow signal inverts the output state of a flip-flop 24, an output signal of the flip-flop 24 selects a changeover circuit 25 so as to select the mode of the counter 24 into the up-count mode and the down-count mode alternately. Thus, the period of an output pulse train is easily revised in response to the optional sweeping speed and modulation width.

Description

【発明の詳細な説明】 ［概要］ 艦搭載電波応用装置等において送信信号の変調を行うた
めのパルス信号を発生するパルス信号発生回路に関し、 任意の掃引速度と変調幅に応じて出力パルス列の周期を
容易に変更することができるようにすることを目的とし
。[Detailed Description of the Invention] [Summary] Regarding a pulse signal generation circuit that generates a pulse signal for modulating a transmission signal in a ship-mounted radio wave application device, etc., the period of an output pulse train can be adjusted according to an arbitrary sweep speed and modulation width. The purpose is to be able to change it easily.

掃引速度と変調幅を設定した入力データに応じて周期が
変化する出力パルス列を発生するパルス信号発生回路で
あって、入力データ中の掃引速度データに応じた幅の掃
引速度アドレスを逐次に発生する掃引速度アドレス生成
回路と、入力データ中の変調幅データと掃引速度アドレ
スとがアトしス入力されて、その掃引速度と変調幅に応
じた岸波数特性の出力データが読み出されるメモリと、
メモリの出力データが初期値として設定され、この初期
値に基づきアップ／ダウンカウントして粁上げ／借り信
号を発生するカウンタと、カウンタの桁上げ／借り信号
で状態反転するフリップフロップと、カウンタに供給す
るアップカウントパルスとダウンカウントパルスをフリ
ップフロップの出力信号に応じて切り換える切換え回路
とを備えて成る。This is a pulse signal generation circuit that generates an output pulse train whose period changes according to input data in which the sweep speed and modulation width are set, and sequentially generates a sweep speed address whose width corresponds to the sweep speed data in the input data. a sweep speed address generation circuit; a memory into which modulation width data and sweep speed addresses in the input data are inputted, and output data of shore wave number characteristics according to the sweep speed and modulation width are read;
The output data of the memory is set as an initial value, and there is a counter that counts up/down based on this initial value and generates a raise/borrow signal, a flip-flop whose state is reversed by the carry/borrow signal of the counter, and The device includes a switching circuit that switches the up-count pulse and down-count pulse to be supplied according to the output signal of the flip-flop.

［従来の技術］ 従来、かかる艦搭載電波応用装置等に用いらするパルス
信号発生回路は、多数のカウンタを組め合わせて構成さ
れており、これらのカウンタのη期値を種々に設定する
ことで、所望の掃引速度と変調幅に応じて変調信号とし
ての出力パルス列Ｃ周期を変化させている。[Prior Art] Conventionally, pulse signal generation circuits used in such ship-mounted radio wave application devices are configured by combining a large number of counters, and by setting various η period values of these counters, , the period of the output pulse train C as a modulation signal is changed depending on the desired sweep speed and modulation width.

［発明が解決しようとする課題］ 従来のパルス信号発生回路は、出力パルス列の周期を変
える場合、多数のカウンタの初期値を設定し直さなくて
はならず、その作業が繁雑であった。[Problems to be Solved by the Invention] In the conventional pulse signal generation circuit, when changing the period of the output pulse train, the initial values of many counters had to be reset, which was a complicated process.

本発明はかかる事情に鑑みてなされたものであり、その
目的とするところは、任意の掃引速度と変調幅に応じて
出力パルス列の周期を容易に変更することができるよう
にすることである。The present invention has been made in view of the above circumstances, and its purpose is to enable the period of an output pulse train to be easily changed in accordance with an arbitrary sweep speed and modulation width.

Ｃ課題を解決するための手段］ 第１図は本発明に係る原理説明図である。Means to solve problem C] FIG. 1 is a diagram explaining the principle of the present invention.

本発明に係るパルス信号発生回路は、掃引速度と変調幅
を設定した入力データに応じて周期が変化する出力パル
ス列を発生するパルス信号発生回路であって、入力デー
タ中の掃引速度データに応じた幅の掃引速度アドレスを
逐次に発生する掃弓速度アドレス生成回路２１と、入力
データ中の変調幅データと掃引速度アドレスとがアドレ
ス入力されて、その掃引速度と変調幅に応じた周波数特
性の出力データが読み出されるメモリ２２と、メモリ２
２の出力データが初期値として設定され、この初期値に
基づきアップ／ダウンカウントして桁上げ／借り信号を
発生するカウンタ２３と、カウンタ２３の桁上げ／借り
信号で状態反転するフリップフロップ２４と、カウンタ
２３に供給するアップカウントパルスとダウンカウント
パルスをフリップフロップ２４の出力信号に応じて切り
換える切換え回路２５とを備えて成る。A pulse signal generation circuit according to the present invention is a pulse signal generation circuit that generates an output pulse train whose period changes according to input data in which a sweep speed and a modulation width are set, A sweep speed address generation circuit 21 sequentially generates width sweep speed addresses, and modulation width data and sweep speed addresses in input data are input as addresses, and a frequency characteristic corresponding to the sweep speed and modulation width is output. A memory 22 from which data is read, and a memory 2
2 is set as an initial value, and a counter 23 counts up/down based on this initial value and generates a carry/borrow signal, and a flip-flop 24 whose state is reversed by the carry/borrow signal of the counter 23. , and a switching circuit 25 that switches between up-count pulses and down-count pulses to be supplied to the counter 23 in accordance with the output signal of the flip-flop 24.

［作用１ 掃引速度アドレス生成回路２１で生成された掃引速度ア
ドレスと入力データ中の変調幅データをアドレスとして
メモリ２２から、人力データの掃引速度と変調幅で決ま
る周波数特性に従って出力データを読み出し、これをカ
ウンタ２３に初期値として設定する。カウンタ２３はこ
の初期値に基づきアップカウントまたはダウンカウント
を行い、その桁上げ信号または借り信号でフリップフロ
ップ２４の出力状態を反転させ、このフリップリップフ
ロップ２４の出力信号で切換え回路２５を切り換えてカ
ウンタ２４のモードをアップカウントモードとダウンカ
ウントモードに交互に切り換え、これを繰り返すことで
、このフリップフロップ２４の出力信号を出力パルス列
として取り出す。[Action 1: Using the sweep speed address generated by the sweep speed address generation circuit 21 and the modulation width data in the input data as an address, output data is read from the memory 22 according to the frequency characteristics determined by the sweep speed and modulation width of the manual data. is set in the counter 23 as an initial value. The counter 23 performs up-counting or down-counting based on this initial value, inverts the output state of the flip-flop 24 with the carry signal or borrow signal, and switches the switching circuit 25 with the output signal of the flip-flop 24, thereby inverting the counter 23. By alternately switching the mode of flip-flop 24 between up-count mode and down-count mode and repeating this, the output signal of flip-flop 24 is extracted as an output pulse train.

［実施例］ 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.

第２図には本発明の一実施例としてのパルス信号発生回
路が示される。図中、＃ｌは入力データであり、変調幅
（パルス幅）データ＃１■と掃弓速度（変化時間）デー
タ＃１■とからなる。変調幅データ＃１■は入力データ
中ｌ中の上位ビットに、掃引速度データ＃ｌ■は下位ビ
ットにそれぞれ入れられている。FIG. 2 shows a pulse signal generating circuit as an embodiment of the present invention. In the figure, #l is input data, which consists of modulation width (pulse width) data #1■ and sweep speed (change time) data #1■. The modulation width data #1■ is stored in the upper bits of the input data l, and the sweep speed data #l■ is stored in the lower bits.

２は掃引速度データ＃ｌ■をそれに応じたカウント値に
変換するメモリであり、掃引速度データ＃ｌ■がアドレ
ス入力され、それに応じてカウント値Ａが読み出される
ようになっている。ここでこのカウント値Ａは。Reference numeral 2 denotes a memory for converting the sweep speed data #l■ into a corresponding count value, and the sweep speed data #l■ is inputted as an address, and the count value A is read out accordingly. Here, this count value A is.

カウント値Ａ＝掃引速度／カウンタ３のクロック周期 で求まり、カウンタ３のクロック周波数が１ｋＨ２とし
た時、例えば掃引速度が４　ｓｅｃであれば、カウント
値Ａ＝４／１０−３＝４０００となる。Count value A=sweep speed/clock period of counter 3. When the clock frequency of counter 3 is 1 kHz, for example, if the sweep speed is 4 seconds, count value A=4/10-3=4000.

カウンタ３はクロック周波数１ｋＨ，でカウントアツプ
する回路であり、そのカウント値Ｂは捕り速度アドレス
としてメモリ１にアドレス入力されると共に、コンパレ
ータ４にデータ人力されている。コンパレータ４はメモ
リＩからのカウント値Ａとカウンタ３からのカウント値
Ｂを比較する回路であり、その一致時にリセット信号を
発生し、それを微分回路８を介してカウンタ３に与え、
そのカウント値ＢをｒＯＪにリセットするように構成さ
れている。The counter 3 is a circuit that counts up at a clock frequency of 1 kHz, and its count value B is input to the memory 1 as a catching speed address, and is also input as data to the comparator 4. The comparator 4 is a circuit that compares the count value A from the memory I and the count value B from the counter 3, and when they match, it generates a reset signal and gives it to the counter 3 via the differentiating circuit 8.
It is configured to reset the count value B to rOJ.

メモリ１は入力データ入力端の変調幅データ＃１■がア
ドレス上位ビットとしてアドレス入力されると共に、カ
ウンタ３からのカウント値Ｂがアドレス下位ビットとし
てアドレス人力されており、これらの入力アドレスに応
じて第４図の周波数データ特性に従った出力データが読
み出されるようになっている。In the memory 1, the modulation width data #1■ at the input data input end is inputted as an address as the upper bits of the address, and the count value B from the counter 3 is inputted as the lower bits of the address. Output data according to the frequency data characteristics shown in FIG. 4 is read out.

カウンタ６はメモリ１からの出力データが初期値として
セットされるアップ／ダウンカウンタであり、７はこの
カウンタ６の桁上げ／借り信号に応じて出力パルス列を
生成する出力信号発生回路である。カウンタ６は出力信
号発生回路から供給されるカウントアツプパルスまたは
カウントダウンパルスに応じてカウントアツプまたはカ
ウントダウンを行うように制御される。Counter 6 is an up/down counter in which the output data from memory 1 is set as an initial value, and 7 is an output signal generation circuit that generates an output pulse train in response to the carry/borrow signal of counter 6. The counter 6 is controlled to count up or down in response to a count up pulse or a count down pulse supplied from the output signal generating circuit.

第３図にはこのカウンタ６と出力信号発生回路７部分の
詳細な構成例が示される。カウンタ６はそのカウントア
ツプ入力端子にカウントアツプパルスを受けた時にはア
ップカウントモードとなり、メモリｌからの出力データ
で設定された初期値までカウントアツプすると桁上げ信
号ＣＡＲを出力する。一方、そのカウントダウン入力端
子にカウントダウンパルスを受けた時にはダウンカウン
トモードとなり、初期値からカウントダウンをしてＯに
達すると借り信号ＢＯＲを送出する。FIG. 3 shows a detailed configuration example of the counter 6 and output signal generating circuit 7 portion. When the counter 6 receives a count-up pulse at its count-up input terminal, it enters an up-count mode, and when it counts up to the initial value set by the output data from the memory 1, it outputs a carry signal CAR. On the other hand, when the countdown input terminal receives a countdown pulse, it enters a downcount mode, and when it counts down from the initial value and reaches O, it sends out the borrow signal BOR.

７１はフリップフロップであり、そのデータ入力端子に
は＋５Ｖ電圧が固定的に入力されており、そのクロック
入力端子には桁上げ信号ＣＡＲが、またクリア入力端子
には借り信号ＢＯＲがそれぞれ人力されており、その反
転出力信号＊Ｑを切換え回路７２に切換え制御信号とし
て送出すると共に、この反転出力信号＊Ｑをパルス信号
発生回路の出力パルス列としている。このフリップフロ
ップ７１は桁上げ信号ＣＡＲまたは借り信号ＢＯＲが入
力される度にその反転出力信号＊Ｑの′０″、”１″′
の状態を変λる。71 is a flip-flop, to which a +5V voltage is fixedly input to its data input terminal, a carry signal CAR to its clock input terminal, and a borrow signal BOR to its clear input terminal. The inverted output signal *Q is sent to the switching circuit 72 as a switching control signal, and this inverted output signal *Q is used as the output pulse train of the pulse signal generation circuit. This flip-flop 71 outputs '0'' and '1'' of the inverted output signal *Q every time the carry signal CAR or borrow signal BOR is input.
Change the state of λ.

切換え回路７２は発振器７５からの１００Ｈｚの発振出
力信号をカウンタ６のカウントアツプ入力端子にカウン
トアツプパルスとして、あるいはカウントダウン入力端
子にカウントダウンパルスとして供給するよう切換えを
行う回路であり、その切換えはフリップフロップ７１か
らの反転出力信号＊Ｑの状態により制御される。The switching circuit 72 is a circuit that switches to supply the 100 Hz oscillation output signal from the oscillator 75 to the count-up input terminal of the counter 6 as a count-up pulse or to the count-down input terminal as a count-down pulse, and the switching is performed using a flip-flop. It is controlled by the state of the inverted output signal *Q from 71.

７３は微分回路、７４はＡＮＤ回路であり、ＡＮＤ回路
７４の一方の入力端子には発振器７５の発振出力信号が
入力されると共に、その他方の入力端子にはアクティブ
信号が入力され、その出力は微分回路７３を通ってカウ
ンタ６のロード入力端子にセット信号として入力される
。カウンタ６はこのロード入力端子にセット信号を受け
ると、その時点で入力されているメモリｌの出力データ
の値を初期値として内部回路にセットするようになって
いる。またアクティブ信号は例えば入力データ＃１を変
更するような時に所定パルス幅で発生される信号であり
、カウンタ６はこのアクティブ信号が入力されている期
間中のみ初期値のセットが行われる。73 is a differential circuit, 74 is an AND circuit, one input terminal of the AND circuit 74 receives the oscillation output signal of the oscillator 75, the other input terminal receives an active signal, and the output thereof is It passes through the differentiating circuit 73 and is input to the load input terminal of the counter 6 as a set signal. When the counter 6 receives a set signal at the load input terminal, the counter 6 sets the value of the output data of the memory 1 input at that time as an initial value in the internal circuit. Further, the active signal is a signal generated with a predetermined pulse width when, for example, input data #1 is changed, and the initial value of the counter 6 is set only during the period when this active signal is input.

この出力信号発生回路の動作が第６図のタイムチャート
を参昭しつつ以下に説明される。例えばカウンタ６にカ
ウントアツプパルスが入力されてアップカウントモード
にある場合、カウンタ６はＯからカウントアツプして初
期値に達すると桁上げ信号ＣＡＲを出力し、それにより
フリップフロッゾ７１の反転出力信号＊Ｑの状態が反転
して切換え回路７２が切り換えられ、今度はカウンタ６
にカウントダウンパルスを供給するようになり、カウン
タ６はダウンカウントモードとなって初期値からカウン
トダウンしてＯになると借り信号ＢＯＲを出力してフリ
ップフロップ７１の反転出力信号＊Ｑを再び反転させる
という動作を繰り返し、これによりフリップフロップ７
１からは第５図に示されるような矩形波状の８力パルス
列が出力されるようになる。The operation of this output signal generating circuit will be explained below with reference to the time chart of FIG. For example, when a count-up pulse is input to the counter 6 and it is in up-count mode, the counter 6 counts up from O and outputs a carry signal CAR when it reaches the initial value, thereby causing the flip flop 71 to output an inverted output signal * The state of Q is reversed, the switching circuit 72 is switched, and now the counter 6
A countdown pulse is now supplied to the counter 6, and the counter 6 enters the down-count mode, and when it counts down from the initial value and reaches O, it outputs the borrow signal BOR and inverts the inverted output signal *Q of the flip-flop 71 again. is repeated, which causes flip-flop 7
1, a rectangular-wave 8-force pulse train as shown in FIG. 5 is output.

以下、実施例装置の動作が説明される。The operation of the embodiment device will be explained below.

この装置は、出力パルス列の周期を任意の掃引速度と変
調幅で決められる周波数データ特性に従って変えて出力
するものであり、その掃引速度と変調幅は入力データ＃
ｌにより設定することができる。ここで掃引速度は例え
ば１秒から１０秒の間で設定でき、変調幅は例えば９０
〜ｌｌＯＨ２幅、あるいは７５〜１２５Ｂ、幅などのよ
うなある幅を設定することができる。なお変調幅が同じ
であっても掃引速度が変われば、入力データ＃ｌ中の変
調幅データ＃１■の値はその掃引速度に応じて変えられ
るようになっている。This device changes the period of the output pulse train according to the frequency data characteristics determined by an arbitrary sweep speed and modulation width, and outputs it by changing the period of the output pulse train.The sweep speed and modulation width are determined by the input data #.
It can be set by l. Here, the sweep speed can be set, for example, between 1 second and 10 seconds, and the modulation width is, for example, 90
A certain width can be set, such as ~llOH2 width, or 75-125B width, etc. Note that even if the modulation width is the same, if the sweep speed changes, the value of the modulation width data #1■ in the input data #l can be changed in accordance with the sweep speed.

入力データ＃１中の掃引速度データ＃ｌ■がメモリ２に
アドレス入力されると５その掃引速度データ＃１■に応
じたカウント値Ａがコンパし・−タ４に出力される。コ
ンパレータ４はこのカウント値をカウンタ３からの逐次
カウントアツプされるカウント値Ｂと比較しており、そ
れらが一致すると微分回路８を介してリセット信号を出
力してカウンタ３をＯにリセットする。これによりカウ
ンタ３は入力データ＃１中で設定された掃引速度に応じ
た周期でリセットされつつ逐次にカウントアツプするカ
ウント値Ｂをメモリ１にアドレス下位ビットとしてアド
レス人力することになる。When the sweep speed data #1■ in the input data #1 is inputted into the memory 2 as an address, a count value A corresponding to the sweep speed data #1■ is output to the comparator 4. The comparator 4 compares this count value with the count value B which is successively counted up from the counter 3, and when they match, outputs a reset signal via the differentiating circuit 8 to reset the counter 3 to O. As a result, the counter 3 is reset at a cycle according to the sweep speed set in the input data #1 and sequentially counts up the count value B to the memory 1 as the address lower bit.

方、メモリ１には入力データ中ｌ中の変調幅データ＃ｌ
■がアドレス上位ビットとしてアドレス入力されており
、この変調幅データ＃■■とカウンタ３のカウント値Ｂ
かもなるアドレス信号により逐次に出力データを読み出
す。この出力データは、第４図に示されるように、変調
中心周波数ｆｏを中心に入力データ＃１で設定された掃
引速度（掃引時間）で、設定された変調幅にわたり変動
する周波数データであり、第５図に示されるようにこの
周波数データにより最終の出力パルス列の周期が決定さ
れる。On the other hand, the modulation width data #l in the input data is stored in memory 1.
■ is input as the address upper bit, and this modulation width data #■■ and the count value B of counter 3
The output data is sequentially read out using the address signal. As shown in FIG. 4, this output data is frequency data that fluctuates over a set modulation width at a sweep speed (sweep time) set in input data #1 around the modulation center frequency fo, As shown in FIG. 5, the period of the final output pulse train is determined by this frequency data.

カウント値Ｂの変化に従ってメモリｌから逐次に読み出
される出力データはカウンタ６に入力され、アクティブ
信号が入力されたタイミングで人力されていた周波数デ
ータがカウンタ初期値としてセットされる。カウンタ６
と出力信号発生回路７の動作は前述した通りであり、こ
れにより第５図の出力パルス列が送出される。例えば初
期設定された周波数データがｆ。である場合にはこの出
力パルス列の周期Ｔ。は１／ｆ０となり、また周波数デ
ータがｆ、である場合には出力パルス列の周期Ｔ、は１
／ｆＩｌとなる。The output data sequentially read out from the memory 1 according to changes in the count value B is input to the counter 6, and the frequency data input manually at the timing when the active signal is input is set as the initial value of the counter. counter 6
The operation of the output signal generating circuit 7 is as described above, and thereby the output pulse train shown in FIG. 5 is sent out. For example, the initialized frequency data is f. If so, the period T of this output pulse train. is 1/f0, and when the frequency data is f, the period T of the output pulse train is 1
/fIl.

このように、実施例装置によれば、人力データ＃１で設
定した変調幅と掃引速度で決められる周波数データ特性
にしたがって、その特性上の任意の点を周波数を持つ出
力パルス列を発生させ、この出力パルス列を変調信号と
して例えばＰＡＭ変調した電波を発生することができる
。As described above, according to the embodiment device, an output pulse train having a frequency at an arbitrary point on the characteristic is generated according to the frequency data characteristic determined by the modulation width and sweep speed set in manual data #1, and this For example, a PAM-modulated radio wave can be generated using the output pulse train as a modulation signal.

［発明の効果］ 以上に説明したように、本発明によれば、入力データ中
の変調幅データと掃引速度データを変えるだけで、出力
パルス列の周期を任意に変えることができるようになる
。[Effects of the Invention] As described above, according to the present invention, the period of the output pulse train can be arbitrarily changed by simply changing the modulation width data and sweep speed data in the input data.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としてのパルス信号発生回路
を示すブロック図、 第３図は実施例装置中の出力信号発生回路部分の詳細な
構成例を示すブロック部、 第４図は実施例装置のメモリに格納された周波数特性デ
ータを示す図、 第５図は実施例装置の出力パルス列を示す図、および、 第６図は実施例装置における出力信号発生回路の各部信
号のタイムチャ 図において。 １．２・・−メモリ ３．６・・−力ウンタ ４・・・コンパレータ ７・・・出力信号発生回路 ８．７３・・・微分回路 ７１・・・フリップフロップ ７２・・・切換え回路 ７４・・・ＡＮＤ回路 ７５−・・発振器 トである。 １００Ｈｚ 獣肉Ａ”Ｋ号発生回語の構成砕１ 第３図 周速］ダチータ特Ｊ圧の翌１１ 第４ 図 ボカパ１し又夕１１ の 分１１ 第５図Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a block diagram showing a pulse signal generation circuit as an embodiment of the invention, and Fig. 3 is a detailed diagram of the output signal generation circuit in the embodiment device. 4 is a diagram showing frequency characteristic data stored in the memory of the example device; FIG. 5 is a diagram showing the output pulse train of the example device; and FIG. 6 is a diagram showing the example device. In the time diagram of the signals of each part of the output signal generation circuit in FIG. 1.2...-Memory 3.6...-Force counter 4...Comparator 7...Output signal generation circuit 8.73...Differentiator circuit 71...Flip-flop 72...Switching circuit 74... ...AND circuit 75--This is an oscillator. 100Hz Meat A"K No. 1 generation cycle structure breakdown 1 Figure 3 Circumferential speed] The next day of Dachita special J pressure 11 Figure 4 Bokapa 1 Shimata Yu 11 Minute 11 Figure 5

Claims (1)

【特許請求の範囲】 １、掃引速度と変調幅を設定した入力データに応じて周
期が変化する出力パルス列を発生するパルス信号発生回
路であって、 該入力データ中の掃引速度データに応じた幅の掃引速度
アドレスを逐次に発生する掃引速度アドレス生成回路（
２１）と、 該入力データ中の変調幅データと該掃引速度アドレスと
がアドレス入力されて、その掃引速度と変調幅に応じた
周波数特性の出力データが読み出されるメモリ（２２）
と、 該メモリ（２２）の出力データが初期値として設定され
、この初期値に基づきアップ／ダウンカウントして桁上
げ／借り信号を発生するカウンタ（２３）と、 該カウンタ（２３）の桁上げ／借り信号で状態反転する
フリップフロップ（２４）と、 該カウンタ（２３）に供給するアップカウント、パルス
とダウンカウントパルスを該フリップフロップ（２４）
の出力信号に応じて切り換える切換え回路（２５）とを
備えたパルス信号発生回路。[Claims] 1. A pulse signal generation circuit that generates an output pulse train whose period changes according to input data in which a sweep speed and a modulation width are set, the width according to the sweep speed data in the input data. A sweep speed address generation circuit (
21), and a memory (22) into which the modulation width data in the input data and the sweep speed address are input as addresses, and output data of frequency characteristics according to the sweep speed and modulation width is read out.
and a counter (23) in which the output data of the memory (22) is set as an initial value and that counts up/down based on this initial value and generates a carry/borrow signal; A flip-flop (24) whose state is inverted by a /borrow signal, and a flip-flop (24) that supplies up-count pulses and down-count pulses to the counter (23).
A pulse signal generation circuit comprising a switching circuit (25) that switches according to the output signal of the pulse signal generating circuit.