JPH04115753A - Elastic memory control circuit - Google Patents
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- JPH04115753A JPH04115753A JP2234566A JP23456690A JPH04115753A JP H04115753 A JPH04115753 A JP H04115753A JP 2234566 A JP2234566 A JP 2234566A JP 23456690 A JP23456690 A JP 23456690A JP H04115753 A JPH04115753 A JP H04115753A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
エラスティックメモリの制御回路に関し、回路規模、お
よび、コストを増加させることなく、書き込みアドレス
が読み出しアドレスを追い越すことがないように制御す
ることを目的とし、エラスティックメモリにおける所定
のアドレスからの書き込み開始、および、該所定のアド
レスからの読み出し開始のタイミング制御を行うエラス
ティックメモリ制御回路において、外部からのデータ書
き込み指示に応じて、前記エラスティックメモリにおけ
る所定のアドレスからの書き込み開始のタイミングを発
生する書き込み開始タイミング発注手段と、前記書き込
み開始のタイミングから第１の所定の時間、アドレス追
い越しの危険領域を示す信号を出力する危険領域信号発
生手段と、外部からのデータ読み出し要求を受けて、前
記アドレス追い越しの危険領域を示す信号が有効でない
ときは、前記エラスティックメモリにおける所定のアド
レスからの読み出し開始のタイミングを発生し、前記ア
ドレス追い越しの危険領域を示す信号が有効であるとき
は、前記エラスティックメモリにおける所定のアドレス
からの読み出し開始のタイミングを第２の所定の時間遅
延して発生する読み出し開始タイミング発生手段とを有
しなるように構成する。[Detailed Description of the Invention] [Summary] The purpose of this invention is to control a control circuit for an elastic memory so that a write address does not overtake a read address without increasing the circuit scale or cost. In an elastic memory control circuit that controls the timing of starting writing from a predetermined address in a stick memory and starting reading from a predetermined address, a predetermined timing in the elastic memory is controlled in response to an external data write instruction. write start timing ordering means for generating a timing to start writing from an address; a dangerous area signal generating means for outputting a signal indicating a dangerous area of address overtaking for a first predetermined time from the writing start timing; In response to a data read request, if the signal indicating the dangerous area of address overtaking is not valid, generates a timing to start reading from a predetermined address in the elastic memory, and a signal indicating the dangerous area of address overtaking. is effective, read start timing generation means is configured to generate a read start timing after delaying the read start timing from a predetermined address in the elastic memory by a second predetermined time.
〔産業上の利用分野］ 本発明は、エラスティックメモリの制御回路に関する。[Industrial application field] The present invention relates to an elastic memory control circuit.
ディジタル伝送装置のデータ速度変換のためにエラステ
ィックメモリが使用されている。エラスティックメモリ
を用いる場合、書き込みアドレスが読み出しアドレスを
追い越してしまうと伝送されたデータが壊れてしまうた
め、書き込みアドレスが読み出しアドレスを追い越され
ないような制御が必要となる。Elastic memories are used for data rate conversion in digital transmission devices. When using elastic memory, if the write address overtakes the read address, the transmitted data will be destroyed, so control is required to prevent the write address from overtaking the read address.
〔従来の技術および発明が解決しようとする課題〕第７
図は、エラスティックメモリにおける、書き込みアドレ
スを読み出しアドレスが追い越す様子を示すものである
。すなわち、データの読み出し速度が書き込み速度より
大きいときには、データの書き込み開始タイミング（ラ
イトリセットＷＲタイミング）から所定の危険領域内の
時間にデータの読み出しを開始すると、データの書き込
みおよび読み出しの途中で書き込みアドレスを読み出し
アドレスが追い越すという問題が発生する。[Prior art and problems to be solved by the invention] No. 7
The figure shows how a read address overtakes a write address in an elastic memory. In other words, when the data read speed is higher than the write speed, if data read is started within a predetermined dangerous area from the data write start timing (write reset WR timing), the write address is A problem occurs in which the read address overtakes the .
従来は、第８図に示されるように、エラスティックメモ
リを並列に２つ設けて、一方のエラスティックメモリに
データを書き込むときは、他方のエラスティックメモリ
からデータを読み出すという制御を行うことにより、エ
ラスティックメモリにおいて書き込みアドレスが読み出
しアドレスを追い越すことを防いでいた。Conventionally, as shown in Figure 8, two elastic memories are provided in parallel, and when data is written to one elastic memory, data is read from the other elastic memory. , prevents the write address from overtaking the read address in elastic memory.
そのため、エラスティックメモリを二重に設けることに
より、回路規模、および、コストが増加するという問題
があった。Therefore, there is a problem in that the provision of double elastic memories increases the circuit scale and cost.
本発明は、上記の問題点に鑑み、なされたもので、回路
規模、および、コストを増加させることなく、書き込み
アドレスが読み出しアドレスを追い越すことがないよう
に制御するエラスティックメモリ制御回路を提供するこ
とを目的とするものである。The present invention has been made in view of the above problems, and provides an elastic memory control circuit that controls the write address so that it does not overtake the read address without increasing the circuit scale and cost. The purpose is to
第１図は、本発明による、エラスティックメモリにおけ
る所定のアドレスからの書き込み開始、および、該所定
のアドレスからの読み出し開始のタイミング制御を行う
エラスティックメモリ制御回路の基本構成を示すもので
ある。第１図において、ｌはエラスティックメモリ、２
は書き込み開始タイミング発生手段、３は危険領域信号
発生手段、そして、４は読み出し開始タイミング発生手
段である。FIG. 1 shows the basic configuration of an elastic memory control circuit according to the present invention that controls the timing of starting writing from a predetermined address in an elastic memory and starting reading from the predetermined address. In FIG. 1, l is elastic memory, 2
3 is a write start timing generating means, 3 is a dangerous area signal generating means, and 4 is a read start timing generating means.
書き込み開始タイミング発生手段２は、外部がらのデー
タ書き込み指示に応じて、前記エラスティックメモリ１
における所定のアドレスからの書き込み開始のタイミン
グを発生する。The write start timing generating means 2 generates the elastic memory 1 in response to an external data write instruction.
The timing for starting writing from a predetermined address at is generated.
危険領域信号発生手段３は、前記書き込み開始のタイミ
ングから第１の所定の時間、アドレス追い越しの危険領
域を示す信号を出力する。The dangerous area signal generating means 3 outputs a signal indicating the dangerous area of address overtaking for a first predetermined time from the writing start timing.
読み出し開始タイミング発生手段４は、外部からのデー
タ読み出し要求を受けて、前記アドレス追い越しの危険
領域を示す信号が有効でないときは、前記エラスティッ
クメモリ１における所定のアドレスからの読み出し開始
のタイミングを発生し、前記アドレス追い越しの危険領
域を示す信号が有効であるときは、前記エラスティック
メモリ１における所定のアドレスからの読み出し開始の
タイミングを第２の所定の時間遅延して発生する。The read start timing generating means 4 receives a data read request from the outside and generates a read start timing from a predetermined address in the elastic memory 1 when the signal indicating the dangerous area of address overtaking is not valid. However, when the signal indicating the dangerous area of address overtaking is valid, the timing of starting reading from a predetermined address in the elastic memory 1 is delayed by a second predetermined time.
読み出し開始タイミング発生手段４は、外部からのデー
タ読み出し要求を受けても、前記アドレス追い越しの危
険領域を示す信号が有効であるときは、前記エラスティ
ックメモリ１における所定のアドレスからの読み出し開
始のタイミングを前記第２の所定の時間遅延して発生す
るので、書き込みアドレスが読み出しアドレスを追い越
すことがなくなり、また、エラスティックメモリを二重
に設けることがないので、回路規模、および、コストが
増加するという問題もない。The read start timing generating means 4 determines the read start timing from a predetermined address in the elastic memory 1 when the signal indicating the dangerous area of address overtaking is valid even if a data read request is received from the outside. is generated with a delay of the second predetermined time, so the write address will not overtake the read address, and since there is no need to provide duplicate elastic memory, the circuit size and cost will increase. There is no problem.
第２図は、本発明の実施例の構成を示すものである。第
２図において、１０はエラスティックメモリ、１１は１
／２分周回路、１２はリードリセット信号発生回路、１
３および１４はデコード回路、そして、１５および１６
はカウンタである。FIG. 2 shows the configuration of an embodiment of the present invention. In Figure 2, 10 is elastic memory, 11 is 1
/2 frequency divider circuit, 12 is read reset signal generation circuit, 1
3 and 14 are decoding circuits, and 15 and 16
is a counter.
第２図の構成は、データの速度変換を行うために、例え
ば、受信データのフレーム同期信号に同期して受信デー
タを１フレ一ム単位でエラスティックメモリ１０に書き
込んで、図示しない出力側からのデータ読み出し要求に
応じて、エラスティックメモリ１０に書き込まれたデー
タを読み出すものである。In the configuration shown in FIG. 2, in order to perform speed conversion of data, for example, the received data is written to the elastic memory 10 frame by frame in synchronization with the frame synchronization signal of the received data, and the received data is written from the output side (not shown) to the elastic memory 10. The data written in the elastic memory 10 is read out in response to a data read request from the elastic memory 10.
カウンタ１５は、上記のフレーム同期信号等のような、
１回のデータ書き込みの開始のタイミングを指示する周
期的なライトデータ周期信号によってリセットされ、デ
ータ書き込みクロックＷＣＬＫをカウントするもの、そ
して、カウンタ１６は、読み出し側からの、１回のデー
タ読み出しの要求のタイミングを指示する周期的なリー
ドデータ周期信号によってリセットされ、データ読み出
しクロックＲＣＬＫをカウントするものである。The counter 15 receives a signal such as the above-mentioned frame synchronization signal, etc.
The counter 16 is reset by a periodic write data cycle signal that indicates the start timing of one data write and counts the data write clock WCLK, and the counter 16 receives a request for one data read from the read side. The data read clock RCLK is reset by a periodic read data cycle signal that indicates the timing of the data read clock RCLK.
カウンタ１５および１６各々の出力は、それぞれ、デコ
ード回路１３および１４にてデコードされ、それぞれ、
カウントが所定の値になると、原ライトリセット信号Ｗ
Ｒ’および、原リードリセット信号ＲＲ’を出力する。The outputs of counters 15 and 16 are decoded by decoding circuits 13 and 14, respectively, and are
When the count reaches a predetermined value, the original write reset signal W
R' and the original read reset signal RR' are output.
さらに、デコード回路１３は、本発明によって、前記書
き込み開始のタイミングから所定の時間、アドレス追い
越しの危険領域を示す信号を出力する。この所定の時間
は、前述の第８図に危険領域として示されたような、１
周期のデータ書き込みの間にデータ読み出しのアドレス
がデータ書き込みのアドレスを追い越す危険のある時間
として、予め、１周期に書き込まれるデータ量、データ
書き込み速度、および、データ読み出し速度から決定し
て、デコード回路１３に設定しておく。また、デコード
回路１４は、読み出し側の要求により、各周期のデータ
読み出し毎に所定の時間データの読み出しを停止する読
み出し禁止信号（リードインヒビット信号ＲＩＮＨ）を
エラスティックメモリ１０に対して出力する。Further, according to the present invention, the decoding circuit 13 outputs a signal indicating a dangerous area of address overtaking for a predetermined period of time from the writing start timing. This predetermined time is 1
The time when there is a risk that the data read address will overtake the data write address during the data write cycle is determined in advance from the amount of data written in one cycle, the data write speed, and the data read speed, and the decoding circuit Set it to 13. Further, in response to a request from the read side, the decoding circuit 14 outputs a read inhibit signal (read inhibit signal RINH) to the elastic memory 10 to stop reading data for a predetermined time every data read cycle.
分周回路１１は、上記の原ライトリセット信号ＷＲ’を
１／２分周して、エラスティックメモリ１０に対して、
初期アドレスからのデータ書き込みを指示するライトリ
セット信号ＷＲとして出力する。これに対応して、本実
施例におけるエラスティックメモリ１０は、少なくとも
２周期分のデータを書き込む容量を有しているものとす
る。The frequency dividing circuit 11 divides the frequency of the original write reset signal WR' by 1/2, and transmits the frequency to the elastic memory 10.
It is output as a write reset signal WR instructing data writing from the initial address. Corresponding to this, the elastic memory 10 in this embodiment is assumed to have a capacity to write data for at least two cycles.
リードリセット信号発生回路１２は、前記危険領域を示
す信号および上記の原リードリセット信号ＲＲ’を入力
して、もし、危険領域を示す信号が有効でないならば、
エラスティックメモリ１０に対して、原リードリセット
信号ＲＲ’を２分周した信号を生成して、初期アドレス
からのデータ読み出しを指示するリードリセット信号Ｒ
Ｒとして出力する。 第３図は、第２図の構成のタイミ
ングを示すものである。The read reset signal generation circuit 12 inputs the signal indicating the dangerous area and the original read reset signal RR', and if the signal indicating the dangerous area is not valid,
A read reset signal R that instructs the elastic memory 10 to read data from the initial address by generating a signal obtained by dividing the original read reset signal RR' by two.
Output as R. FIG. 3 shows the timing of the configuration of FIG. 2.
第３図に示されるように、ライトデータ周期信号に応じ
てデコード回路１３より原ライトリセット信号ＷＲ’が
出力され、１／２分周回路１１より、ライトリセット信
号ＷＲが出力され、エラスティックメモリ１０に印加さ
れる。これにより、２周期分のデータ１のエラスティッ
クメモリ１０への書き込みが開始される。As shown in FIG. 3, the decode circuit 13 outputs the original write reset signal WR' in response to the write data cycle signal, the 1/2 frequency divider circuit 11 outputs the write reset signal WR, and the elastic memory 10 is applied. As a result, writing of data 1 for two cycles into the elastic memory 10 is started.
上記と並行して、読み出し側から１回のデータ読み出し
の要求のタイミングを指示する周期的なリードデータ周
期信号がデコード回路１４へ入力されると、デコード回
路１４から原リードリセット信号ＲＲ’がリードリセッ
ト信号発生回路１２に対して出力されるとき、もし、危
険領域を示す信号が有効でないならば、エラスティック
メモリ１０に対して、初期アドレスからのデータ読み出
しを指示するリードリセット信号ＲＲとして出力する。In parallel with the above, when a periodic read data cycle signal indicating the timing of one data read request is input from the read side to the decoding circuit 14, the original read reset signal RR' is output from the decoding circuit 14. When output to the reset signal generation circuit 12, if the signal indicating the dangerous area is not valid, it is output to the elastic memory 10 as a read reset signal RR instructing to read data from the initial address. .
これに応じて、エラスティックメモリ１０の初期アドレ
スからは、データの読み出しが開始される。危険領域を
示す信号が有効であるときは、エラスティックメモリ１
０に対してのリードリセット信号ＲＲの出力を原リード
リセット信号ＲＲ’の１周期の時間延期する。但し、読
み出し禁止信号（リードインヒピット信号ＲＩＮＨ）が
有効である間は、データの読み出しは停止される。In response, data reading starts from the initial address of the elastic memory 10. When the signal indicating the danger area is valid, elastic memory 1
The output of the read reset signal RR for 0 is postponed for one period of the original read reset signal RR'. However, data reading is stopped while the read inhibit signal (read in hip signal RINH) is valid.
第４図は、エラスティックメモリのアドレスと、データ
書き込みおよび読み出しのタイミングとの関係を示す図
である。FIG. 4 is a diagram showing the relationship between elastic memory addresses and data write and read timings.
第４図に示されるように、第３図の最初の原リードリセ
ット信号ＲＲ’のタイミングでは、危険領域にあるため
、その時点から読み出しを開始しても、点Ａにおいて読
み出しアドレスが書き込みアドレスを追い越してしまう
が、本実施例においては、原リードリセット信号ＲＲ’
のタイミングが危険領域にあるときは、１周期遅らせて
リードリセット信号ＲＲをエラスティックメモリｌＯに
出力するようにするため、読み出しアドレスが書き込み
アドレスを追い越してしまうことはなくなる。As shown in FIG. 4, the timing of the first original read reset signal RR' in FIG. However, in this embodiment, the original read reset signal RR'
When the timing of is in the dangerous region, the read reset signal RR is output to the elastic memory IO with a delay of one cycle, so that the read address will not overtake the write address.
第５図は、第２図のリードリセット信号発生回路の構成
例を示すものである。FIG. 5 shows an example of the configuration of the read reset signal generation circuit shown in FIG. 2.
第５図において、２１，２３，２６．および。In FIG. 5, 21, 23, 26. and.
２日はＡＮＤ回路、２２．２５．および、３０はＤフリ
ップフロップ回路、２４および２９はＯＲ回路、２７は
インバータ、そして、３１はＥＯＲ回路である。AND circuit on the 2nd, 22.25. 30 is a D flip-flop circuit, 24 and 29 are OR circuits, 27 is an inverter, and 31 is an EOR circuit.
リードリセット信号発生回路には、エラスティックメモ
リ１０をイネーブルにする制御信号（ＥＳイネーブル）
、前記危険領域を示す信号、データ読み出しクロックＲ
ＣＬ Ｋ、および、原リードリセット信号ＲＲ’を入力
して、上記のリードリセット信号ＲＲを出力する。The read reset signal generation circuit includes a control signal (ES enable) that enables the elastic memory 10.
, a signal indicating the dangerous area, a data read clock R
CLK and the original read reset signal RR' are input, and the above-mentioned read reset signal RR is output.
ＡＮＤ回路２１は、ＥＳイネーブルおよび危険領域を示
す信号を入力し、その出力は、Ｄフリップフロップ回路
２２のＤ入力端子およびＡＮＤ回路２３の一方の入力端
子に入力される。ＡＮＤ回路２３の他方の入力端子には
、Ｄフリップフロップ回路２２の百出力が印加される。The AND circuit 21 inputs a signal indicating ES enable and a dangerous area, and its output is input to the D input terminal of the D flip-flop circuit 22 and one input terminal of the AND circuit 23 . The 100 output of the D flip-flop circuit 22 is applied to the other input terminal of the AND circuit 23.
ＡＮＤ回路２３の出力は、ＯＲ回路２４の一方の入力端
子に入力され、ＯＲ回路２４の出力はＤフリップフロッ
プ回路２５のＤ入力として印加される。ここで、Ｄフリ
ップフロップ回路２２および２３のエツジトリガ入力端
子には読み出しクロックＲＣＬＫが印加される。Ｄフリ
ップフロップ回路２５のクリア入力としては、前記ＥＳ
イネーブル信号が反転されて入力されている。Ｄフリッ
プフロップ回路２５のＱ出力は、ＡＮＤ回路２６の一方
の入力および前記ＯＲ回路２４の他方の入力として印加
される。ＡＮＤ回路２６の他方の入力端子には、前記危
険領域を示す信号が入力される。ＡＮＤ回路２６の出力
は、ＡＮＤ回路２８の１つの入力として印加されると共
に、インバータ２７において反転されて、ＯＲ回路２９
の一方の入力端子に印加される。The output of the AND circuit 23 is input to one input terminal of the OR circuit 24, and the output of the OR circuit 24 is applied as the D input of the D flip-flop circuit 25. Here, the read clock RCLK is applied to the edge trigger input terminals of the D flip-flop circuits 22 and 23. As the clear input of the D flip-flop circuit 25, the ES
The enable signal is inverted and input. The Q output of the D flip-flop circuit 25 is applied as one input of the AND circuit 26 and the other input of the OR circuit 24. The other input terminal of the AND circuit 26 receives a signal indicating the dangerous area. The output of the AND circuit 26 is applied as one input to the AND circuit 28, and is inverted at the inverter 27 and sent to the OR circuit 29.
is applied to one input terminal of
前記原リードリセット信号ＲＲ’は上記のＡＮＤ回路２
８の他の１つの入力端子に印加されると共に、ＥＯＲ回
路３１の一方の入力端子に印加される。ＥＯＲ回路３１
の出力はＯＲ回路２９の他方の入力端子に印加される。The original read reset signal RR' is supplied to the AND circuit 2 described above.
8 and one input terminal of the EOR circuit 31. EOR circuit 31
The output of is applied to the other input terminal of the OR circuit 29.
ＯＲ回路２９の出力はＤフリップフロップ回路３０のＤ
入力端子に印加される。Ｄフリップフロップ回路３０の
エツジトリガ入力端子には前記読み出しクロックＲＣＬ
Ｋが印加されている。Ｄフリップフロップ回路３０のＱ
出力は前記ＡＮＤ回路２８のもう１つの入力端子に印加
されている。Ｄフリップフロップ回路３０の−ｑ−出力
は前記ＥＯＲ回路３１の他方の入力端子に印加されてい
る。The output of the OR circuit 29 is the D of the D flip-flop circuit 30.
Applied to the input terminal. The edge trigger input terminal of the D flip-flop circuit 30 is connected to the read clock RCL.
K is applied. Q of D flip-flop circuit 30
The output is applied to another input terminal of the AND circuit 28. The -q- output of the D flip-flop circuit 30 is applied to the other input terminal of the EOR circuit 31.
第６図は、第５図の構成のタイミングを示すものである
。第６図に示されるように、上記の危険領域を示す信号
が有効でなくなって、第５図のＡＮＤ回路２６の出力Ｂ
がＨレベルとなると、以後、原リードリセット信号ＲＲ
’が入力される毎にＤフリップフロン１回路３０のＱ出
力Ｃは反転し、ＡＮＤ回路２８は、信号ＢおよびＣが共
にＨレベルであるときのみ、原リードリセット信号ＲＲ
’を通過させる。すなわち、危険領域を示す信号が有効
でないとき、原リードリセット信号ＲＲ’を１／２分周
した信号をリードリセ・ント信号ＲＲとして出力する。FIG. 6 shows the timing of the configuration of FIG. 5. As shown in FIG. 6, the signal indicating the dangerous area is no longer valid, and the output B of the AND circuit 26 in FIG.
When becomes H level, from then on, the original read reset signal RR
' is input, the Q output C of the D flip-flop 1 circuit 30 is inverted, and the AND circuit 28 outputs the original read reset signal RR only when the signals B and C are both at H level.
' to pass. That is, when the signal indicating the dangerous area is not valid, a signal obtained by dividing the original read reset signal RR' by 1/2 is output as the read reset signal RR.
本発明のエラスティックメモリ制御回路によれば、回路
規模、および、コストを増加させることなく、書き込み
アドレスが読み出しアドレスを追い越すことがないよう
に制御することができる。According to the elastic memory control circuit of the present invention, it is possible to control the write address so that it does not overtake the read address without increasing the circuit scale and cost.
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、
第３図は、第２図の構成のタイミングを示す図、第４図
は、エラスティックメモリのアドレスと、データ書き込
みおよび読み出しのタイミングとの関係を示す図、
第５図は、第２図のリードリセット信号発生回路の構成
例を示す図、
第６図は、第５図の構成のタイミングを示す図、第７図
は、エラスティックメモリにおける、書き込みアドレス
を読み出しアドレスが追い越す様子を示す図、そして、
第８図は、従来のエラスティックメモリにおいて書き込
みアドレスが読み出しアドレスを追い越すことを防ぐた
めの構成例を示す図である。
〔符号の説明〕
１−エラスティックメモリ、２−・・書き込み開始タイ
ミング発生手段、３−・危険領域信号発生手段、４−１
み出し開始タイミング発生手段、１０−エラスティック
メモリ、１１−４／２分周回路、１２− リードリセッ
ト信号発生回路、１３ 、 １ ／ｌ−デコード回路、
１５．１６・−カウンタ、２１．２３ 、 ２６ 、
２８−ＡＮ Ｄ回路、２２．２５．３０−・０７９７１
７０７１回路、２４ 、 ２９−ＯＲ回路、２７−・−
インバータ、３１−Ｅ ＯＲ回路。Figure 1 is a basic configuration diagram of the present invention, Figure 2 is a configuration diagram of an embodiment of the present invention, Figure 3 is a diagram showing the timing of the configuration of Figure 2, and Figure 4 is an address diagram of the elastic memory. 5 is a diagram showing a configuration example of the read reset signal generation circuit of FIG. 2, and FIG. 6 is a diagram showing the timing of the configuration of FIG. 5. 7 is a diagram showing how a read address overtakes a write address in an elastic memory, and FIG. 8 is a configuration for preventing a write address from overtaking a read address in a conventional elastic memory. It is a figure which shows an example. [Explanation of symbols] 1-Elastic memory, 2-.Writing start timing generation means, 3-.Dangerous area signal generation means, 4-1
Extending start timing generation means, 10-elastic memory, 11-4/2 frequency dividing circuit, 12-read reset signal generation circuit, 13, 1/l-decoding circuit,
15.16 - counter, 21.23, 26,
28-AND circuit, 22.25.30-・07971
7071 circuit, 24, 29-OR circuit, 27-・-
Inverter, 31-E OR circuit.
Claims (1)
スからの書き込み開始、および、該所定のアドレスから
の読み出し開始のタイミング制御を行うエラスティック
メモリ制御回路において、外部からのデータ書き込み指
示に応じて、前記エラスティックメモリ（１）における
所定のアドレスからの書き込み開始のタイミングを発生
する書き込み開始タイミング発生手段（２）と、前記書
き込み開始のタイミングから第１の所定の時間、アドレ
ス追い越しの危険領域を示す信号を出力する危険領域信
号発生手段（３）と、外部からのデータ読み出し要求を
受けて、前記アドレス追い越しの危険領域を示す信号が
有効でないときは、前記エラスティックメモリ（１）に
おける所定のアドレスからの読み出し開始のタイミング
を発生し、前記アドレス追い越しの危険領域を示す信号
が有効であるときは、前記エラスティックメモリ（１）
における所定のアドレスからの読み出し開始のタイミン
グを第２の所定の時間遅延して発生する読み出し開始タ
イミング発生手段（４）とを有しなることを特徴とする
エラスティックメモリ制御回路。 ２、前記外部からのデータ書き込み指示、および、前記
外部からのデータ読み出し要求は、それぞれ、周期的に
なされ、前記外部からのデータ書き込み、および、前記
外部からのデータ読み出しは、それぞれ、所定の単位デ
ータ長毎に行われ、前記第２の所定の時間は、該所定の
単位データ長の１／２のよみだし時間に対応する時間で
ある請求項１記載のエラスティックメモリ制御回路。[Claims] 1. In an elastic memory control circuit that controls the timing of starting writing from a predetermined address in the elastic memory (1) and starting reading from the predetermined address, data writing from the outside is performed. write start timing generating means (2) for generating a timing to start writing from a predetermined address in the elastic memory (1) in response to an instruction; and address overtaking for a first predetermined time from the write start timing. Dangerous area signal generating means (3) outputs a signal indicating a dangerous area of the address overtaking, and when the signal indicating the dangerous area of address overtaking is not valid in response to an external data read request, the elastic memory (1) ), and when the signal indicating the dangerous area of address overtaking is valid, the elastic memory (1)
1. An elastic memory control circuit comprising: read start timing generating means (4) for generating a read start timing from a predetermined address by delaying the read start timing from a predetermined address by a second predetermined time. 2. The external data write instruction and the external data read request are each made periodically, and the external data write and external data read are each performed in a predetermined unit. 2. The elastic memory control circuit according to claim 1, wherein the process is performed for each data length, and the second predetermined time is a time corresponding to a reading time of 1/2 of the predetermined unit data length.
Priority Applications (1)
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|---|---|---|---|
| JP2234566A JP2897787B2 (en) | 1990-09-06 | 1990-09-06 | Elastic memory control circuit |
Applications Claiming Priority (1)
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| JP2234566A JP2897787B2 (en) | 1990-09-06 | 1990-09-06 | Elastic memory control circuit |
Publications (2)
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|---|---|
| JPH04115753A true JPH04115753A (en) | 1992-04-16 |
| JP2897787B2 JP2897787B2 (en) | 1999-05-31 |
Family
ID=16973025
Family Applications (1)
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| JP2234566A Expired - Lifetime JP2897787B2 (en) | 1990-09-06 | 1990-09-06 | Elastic memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897787B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535378B1 (en) | 1994-06-09 | 2003-03-18 | Citizen Watch Co., Ltd. | Portable computer with detachable battery pack |
| US6557109B1 (en) | 1998-12-07 | 2003-04-29 | Nec Corporation | Synchronizing device and method that adjusts readout speed according to remaining quantity of data in memory while operating decoder on fixed frequency system clock |
| US6560100B1 (en) | 1996-10-24 | 2003-05-06 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6894893B2 (en) | 1999-03-10 | 2005-05-17 | Fujitsu Limited | Electronic apparatus |
-
1990
- 1990-09-06 JP JP2234566A patent/JP2897787B2/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535378B1 (en) | 1994-06-09 | 2003-03-18 | Citizen Watch Co., Ltd. | Portable computer with detachable battery pack |
| US6560100B1 (en) | 1996-10-24 | 2003-05-06 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6563702B1 (en) | 1996-10-24 | 2003-05-13 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6674637B2 (en) | 1996-10-24 | 2004-01-06 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6956734B2 (en) | 1996-10-24 | 2005-10-18 | Fujitsu Limited | Portable computer equipped with add-on battery |
| US6557109B1 (en) | 1998-12-07 | 2003-04-29 | Nec Corporation | Synchronizing device and method that adjusts readout speed according to remaining quantity of data in memory while operating decoder on fixed frequency system clock |
| US6894893B2 (en) | 1999-03-10 | 2005-05-17 | Fujitsu Limited | Electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2897787B2 (en) | 1999-05-31 |
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