JPH039549A - 複合集積記憶装置 - Google Patents
複合集積記憶装置Info
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- JPH039549A JPH039549A JP2124305A JP12430590A JPH039549A JP H039549 A JPH039549 A JP H039549A JP 2124305 A JP2124305 A JP 2124305A JP 12430590 A JP12430590 A JP 12430590A JP H039549 A JPH039549 A JP H039549A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般に記憶装置の分野に関するものでおる。
更に詳細には、異なる種類の記憶装置、たとえば、ラン
ダムアクセス記憶装置（ＲＡＭ）、固定記憶装置（ＲＯ
Ｍ） 、電気的書込み可能ＲＯＭ （ＥＦＲＯＭ）など
の各アレイをピッチを整合させて組合せた複合記憶装置
に関する。
ダムアクセス記憶装置（ＲＡＭ）、固定記憶装置（ＲＯ
Ｍ） 、電気的書込み可能ＲＯＭ （ＥＦＲＯＭ）など
の各アレイをピッチを整合させて組合せた複合記憶装置
に関する。
（従来技術および解決すべき課題）
多数の電子回路、典型的にはマイクロコンピュータに基
づく回路は、−時的にまたは持続的にディジタル情報を
格納する必要があり、更に情報に迅速にアクセスしなけ
ればならない。更に、多くの電子回路は同じシステムに
一時的および持続的の両格納装置を必要とすることが普
通である。格納装置に必要なピッ１〜の数、したがって
メモリーセルの数はシステムによってかなり変ることが
ある。必要な格納ビット数は大きくなることがあるから
、所定の領域に対する記憶ビットの密度を増すことが有
利である。
づく回路は、−時的にまたは持続的にディジタル情報を
格納する必要があり、更に情報に迅速にアクセスしなけ
ればならない。更に、多くの電子回路は同じシステムに
一時的および持続的の両格納装置を必要とすることが普
通である。格納装置に必要なピッ１〜の数、したがって
メモリーセルの数はシステムによってかなり変ることが
ある。必要な格納ビット数は大きくなることがあるから
、所定の領域に対する記憶ビットの密度を増すことが有
利である。
特定用途向は集積回路（Ａｓ Ｉ Ｃ＞は、記憶装置の
異なる組合せ、および異なる徂の各種記憶装置をしばし
ば必要とする用途の一例である。記憶装置は典型的には
それぞれチップ上の別々の場所に設置され、それぞれが
孤立の記憶装置になっている。典型的に各記憶装置は、
ｙ軸に沿って設置されて詔の復号を行う行デコーダー、
およびＸ軸に沿って設置されてビットの復帰を行う列デ
コーダーを備えたｘ−ｙアレイ状に配列されたメモリー
セルから構成されている。各メモリーアレイのメモリー
セルは各々ＸピッチおよびＸピッチ（各セルのそれぞれ
幅および高さ）を有しており、これらは典型的には、そ
れぞれ、行デコーダーのＸピッチおよび列デコーダーの
Ｘピッチに整合している。
異なる組合せ、および異なる徂の各種記憶装置をしばし
ば必要とする用途の一例である。記憶装置は典型的には
それぞれチップ上の別々の場所に設置され、それぞれが
孤立の記憶装置になっている。典型的に各記憶装置は、
ｙ軸に沿って設置されて詔の復号を行う行デコーダー、
およびＸ軸に沿って設置されてビットの復帰を行う列デ
コーダーを備えたｘ−ｙアレイ状に配列されたメモリー
セルから構成されている。各メモリーアレイのメモリー
セルは各々ＸピッチおよびＸピッチ（各セルのそれぞれ
幅および高さ）を有しており、これらは典型的には、そ
れぞれ、行デコーダーのＸピッチおよび列デコーダーの
Ｘピッチに整合している。
メモリーセルの７レイは通常大きな区域を占めるので、
メモリーセルはまずＸおよびｙの両ピッチに関して可能
なかぎり密集するように設計される。次に行デコーダー
および列デコーダーをメモリーセルの既に決定したＸピ
ッチおよびＸピッチに合うように設計される。これは、
特に大型記憶装置において、効率的且つ効果的設訂方法
である。
メモリーセルはまずＸおよびｙの両ピッチに関して可能
なかぎり密集するように設計される。次に行デコーダー
および列デコーダーをメモリーセルの既に決定したＸピ
ッチおよびＸピッチに合うように設計される。これは、
特に大型記憶装置において、効率的且つ効果的設訂方法
である。
ＡＳＩＣの用途では、メモリーセルの数が一般に大きく
ないが、行デコーダーおよび列デコーダーが比較的大ぎ
な面積を占める。更に、ＲＡＭのセルは、−船釣に、固
定記憶装置（ＲＯＭ＞セルより大きい電気的書込み可能
固定記憶装置（ＥＰＲＯＭ＞セルよりもさらに大きい。
ないが、行デコーダーおよび列デコーダーが比較的大ぎ
な面積を占める。更に、ＲＡＭのセルは、−船釣に、固
定記憶装置（ＲＯＭ＞セルより大きい電気的書込み可能
固定記憶装置（ＥＰＲＯＭ＞セルよりもさらに大きい。
容母が異なり形式の異なる記憶装置を必要とするＡＳＩ
Ｃ応用の場合、異なる記憶装置を同じクロックサイクル
で（または非同期的に）アクセスする必要のないことが
非常に多い。異なる形式の記憶装置は個別にアクセスさ
れ１通常そのアドレスされた内容を母線に載せる。事実
、各メモリー７レイの行デコーダーまたは列デコーダー
は冗長的であり、その上かなりな串の面積を必要とする
。
Ｃ応用の場合、異なる記憶装置を同じクロックサイクル
で（または非同期的に）アクセスする必要のないことが
非常に多い。異なる形式の記憶装置は個別にアクセスさ
れ１通常そのアドレスされた内容を母線に載せる。事実
、各メモリー７レイの行デコーダーまたは列デコーダー
は冗長的であり、その上かなりな串の面積を必要とする
。
小さなメモリーセルを最大メモリーセルとピッチ整合す
るようにｊＵｆｆｆＬだとすれば、行デコーダーおよび
／または列デコーダーを共有させることができる。これ
は少量の小さなメモリーセルが存在するとぎ特に効率が
Ｑい。
るようにｊＵｆｆｆＬだとすれば、行デコーダーおよび
／または列デコーダーを共有させることができる。これ
は少量の小さなメモリーセルが存在するとぎ特に効率が
Ｑい。
ピッチ整合したアレイは従来のコンピュータ援助ｇＨｔ
（ＣＡＤ）技法を用いて構成することができる。しかし
ながら階層構造的設計法、更に詳細にはシリコンコンパ
イラ−はこのような集積回路ｆ５３ａを配置する上で一
層効率的になっている。シリコンコンパイラ−は、シス
テムの高レベル記述を読んで、これを回路のパラメータ
ー化配置に変換することができる。設計ソフトウェアを
作製する初期には長々と時間がかかるが、複数の回路に
対するその後の回路１１Ｕ 、ｉ−１には必要とする時
間がかなり少い。最大メモリーセルのＸピッチおよびｙ
ピッチを一旦決定すれば、これらパラメーターを使用し
て他のピッチ整合記憶装置を迅速に配置することができ
る。
（ＣＡＤ）技法を用いて構成することができる。しかし
ながら階層構造的設計法、更に詳細にはシリコンコンパ
イラ−はこのような集積回路ｆ５３ａを配置する上で一
層効率的になっている。シリコンコンパイラ−は、シス
テムの高レベル記述を読んで、これを回路のパラメータ
ー化配置に変換することができる。設計ソフトウェアを
作製する初期には長々と時間がかかるが、複数の回路に
対するその後の回路１１Ｕ 、ｉ−１には必要とする時
間がかなり少い。最大メモリーセルのＸピッチおよびｙ
ピッチを一旦決定すれば、これらパラメーターを使用し
て他のピッチ整合記憶装置を迅速に配置することができ
る。
したがって、必要なのは、異なる種類の記憶装置、たと
えば、ランダムアクセス記憶装置（ＲＡＭ）、固定記憶
装置（ＲＯＭ＞ 、電気的書込み可能ＲＯＭ （ＥＰＲ
ＯＭ＞などのアレイをピッチ整合して組合せた複合記憶
装置である。
えば、ランダムアクセス記憶装置（ＲＡＭ）、固定記憶
装置（ＲＯＭ＞ 、電気的書込み可能ＲＯＭ （ＥＰＲ
ＯＭ＞などのアレイをピッチ整合して組合せた複合記憶
装置である。
したがって、改良された記憶装置を提供するのが本発明
の目的でおる。
の目的でおる。
本発明の伯の目的は共通のデコーダーを共有する異なる
メモリーアレイを備えた記憶装置を提供することである
。
メモリーアレイを備えた記憶装置を提供することである
。
本発明の更に他の目的はピッチ整合したアレイを有する
複合記憶装置を提供することである。
複合記憶装置を提供することである。
（課題を解決するための手段）
本発明の上述および伯の目的を達成するモノリシック集
積記憶装置は、アドレスを受取り複数の重線を発生する
ように結合された行デコーダーから構成され、如何なる
任意の時刻にも前記重線のうち１本のみを能動にする。
積記憶装置は、アドレスを受取り複数の重線を発生する
ように結合された行デコーダーから構成され、如何なる
任意の時刻にも前記重線のうち１本のみを能動にする。
行デコーダーは、複数の、ただし異なるメーしリーアレ
イの内最大のメモリーセルにピッチ整合している複数の
デコーダー１ルを備えている。ディジタル情報を格納す
る第１のメモリー７レイは複数の語線の少くとも一つを
受取る行デコーダーに結合されてあり、第１のメモリー
アレイは複数のセルを有し、各セルがＸピッチおよびＸ
ピッチを備えている。第１のメモリーアレイと異なる方
式でディジタル情報を格納する第２のメモリーアレイは
、行デコーダーに結合されており、第２のメモリーアレ
イは第１のメモリーアレイに対して隣接し且つ整合して
配置されている複数のセルを有し、各セルがＸピッチお
よびＸピッチを備え、Ｘピッチは第１のメモリーアレイ
のセルのＸピッチとは異なっている。前記第１および第
２のメモリーアレイのセルのＸピッチは実質上等しい。
イの内最大のメモリーセルにピッチ整合している複数の
デコーダー１ルを備えている。ディジタル情報を格納す
る第１のメモリー７レイは複数の語線の少くとも一つを
受取る行デコーダーに結合されてあり、第１のメモリー
アレイは複数のセルを有し、各セルがＸピッチおよびＸ
ピッチを備えている。第１のメモリーアレイと異なる方
式でディジタル情報を格納する第２のメモリーアレイは
、行デコーダーに結合されており、第２のメモリーアレ
イは第１のメモリーアレイに対して隣接し且つ整合して
配置されている複数のセルを有し、各セルがＸピッチお
よびＸピッチを備え、Ｘピッチは第１のメモリーアレイ
のセルのＸピッチとは異なっている。前記第１および第
２のメモリーアレイのセルのＸピッチは実質上等しい。
本発明の上述のおよび他の目的、特徴および利点は添付
図面と関連して行う以下の詳細な説明から一層良く理解
されるであろう。
図面と関連して行う以下の詳細な説明から一層良く理解
されるであろう。
（実施例の説明）
第１図においてランダムアクセス記憶装置（ＲＡＭ）セ
ル１を固定記ｇ！！、装置（ＲＯＭ）セル２と比較する
。ＲＡ Ｍ セル１は内部に通常４乃至６個のデバイス
を備えているがＲＯＭセル２は通常１個のデバイスを陥
えている。それ故、ＲＡＭセル１は所定の技術について
ＲＯＭセル２の約４倍の面積を典型的には占有する。更
に、ＲＡＭセル１は重線および選択用の並を必要とし、
ビットおよびビットを出力する。ＲＯＭセル２は選択用
語線だけを必要とし、単一ビットのみを出力する。
ル１を固定記ｇ！！、装置（ＲＯＭ）セル２と比較する
。ＲＡ Ｍ セル１は内部に通常４乃至６個のデバイス
を備えているがＲＯＭセル２は通常１個のデバイスを陥
えている。それ故、ＲＡＭセル１は所定の技術について
ＲＯＭセル２の約４倍の面積を典型的には占有する。更
に、ＲＡＭセル１は重線および選択用の並を必要とし、
ビットおよびビットを出力する。ＲＯＭセル２は選択用
語線だけを必要とし、単一ビットのみを出力する。
ＲＡ Ｍ セル１の幅をＸピッチである距離Ｘで示し、
高さをＸピッチである距ｍｙで示しである。同様にＲＯ
Ｍセル２のＸピッチおよびＸピッチをそれぞれ×１およ
びｙｌで示しである。ＲＡＭセル１はＲＯＭセル２より
かなり大きいが、ピッチｙおよびｙｌはＸピッチを大き
くし、Ｘ１ピツチを小さくすることにより等しくするこ
とができる。更にＲＡＭセル１およびＲＯＭセル２の面
積を更に効率良く合わせるために（れぞれの列デコーダ
ーで別の復号を行ってＲＯＭセル２内に２または４ビツ
トのＲＯＭを入れることも可能である。ＲＡＭセル１お
よびＲＯＭセル２は単なる例示であり、ピッチ整合は必
らゆる形式のメモリーセルに適用可能である。
高さをＸピッチである距ｍｙで示しである。同様にＲＯ
Ｍセル２のＸピッチおよびＸピッチをそれぞれ×１およ
びｙｌで示しである。ＲＡＭセル１はＲＯＭセル２より
かなり大きいが、ピッチｙおよびｙｌはＸピッチを大き
くし、Ｘ１ピツチを小さくすることにより等しくするこ
とができる。更にＲＡＭセル１およびＲＯＭセル２の面
積を更に効率良く合わせるために（れぞれの列デコーダ
ーで別の復号を行ってＲＯＭセル２内に２または４ビツ
トのＲＯＭを入れることも可能である。ＲＡＭセル１お
よびＲＯＭセル２は単なる例示であり、ピッチ整合は必
らゆる形式のメモリーセルに適用可能である。
第２図は、ＲＡＭアレイ４、ＲＯＭアレイ５、および電
気的書込み可能ＲＯＭアレイ６を組合せた部分記憶装置
３を示づ。ＲＡＭアレイ４は複数のＲＡＭセル１を備え
ており、ＲＯＭアレイ５は複数のＲＯＭ セル２を協え
ており、ＥＰＲＯＭアレイは複数のＥＰＲＯＭセル２１
を備えている。
気的書込み可能ＲＯＭアレイ６を組合せた部分記憶装置
３を示づ。ＲＡＭアレイ４は複数のＲＡＭセル１を備え
ており、ＲＯＭアレイ５は複数のＲＯＭ セル２を協え
ており、ＥＰＲＯＭアレイは複数のＥＰＲＯＭセル２１
を備えている。
アドレスバッフ７−７はアドレスを受取り、メモリーア
レイ４．５、または６の一つからメモリーの特定のビッ
トを選択する。アドレスバラフッ・−７は、ｎビットを
有する母線１７により行デコーダー８に接続されており
、ｎ１ビツトを有する母線１８により列デコーダー１１
、列デコーダー１２、および列デコーダー１３に接続さ
れている。
レイ４．５、または６の一つからメモリーの特定のビッ
トを選択する。アドレスバラフッ・−７は、ｎビットを
有する母線１７により行デコーダー８に接続されており
、ｎ１ビツトを有する母線１８により列デコーダー１１
、列デコーダー１２、および列デコーダー１３に接続さ
れている。
アドレスバッフ？−７は母線１７および１８にアドレス
信号用の別のドライブを発生する。行デコ−ダー８は複
数のデコーダーセル１９から構成されており、行デコー
ダー８は複数の重線９によりＲＡＭアレイ４、ＲＯＭア
レイ５、およびＥＰＲＯＭアレイ６に接続されている。
信号用の別のドライブを発生する。行デコ−ダー８は複
数のデコーダーセル１９から構成されており、行デコー
ダー８は複数の重線９によりＲＡＭアレイ４、ＲＯＭア
レイ５、およびＥＰＲＯＭアレイ６に接続されている。
各デコーダーセル１９はＲＡ Ｍ セル１とＸ方向にピ
ッチ整合しており、ＲＡＭセル１は更にＲＯＭセル２お
よびＥＰＲＯＭセル２１とＸ方向にピッチ整合している
。ＲＡＭセル１、ＲＯＭセル２、およびＥＰＲＯＭセル
２１のＸピッチは典型的にはピッチ整合していない。Ｒ
ＡＭアレイ４からの複数のビット線２５は列デコーダー
１１に接続されている。列デコーダー１１は複数のデコ
ーダーセル２２から構成されており、デコーダーセル２
２はＲＡ Ｍ セル１とＸ方向に典型的にピッチ整合し
ている。同様にＲＯＭアレイは複数のビット線２３によ
り列デコーダー１２に接続されており、ＥＰＲＯＭアレ
イ６は複数のビット線２４により列デコーダー１３に接
続されている。
ッチ整合しており、ＲＡＭセル１は更にＲＯＭセル２お
よびＥＰＲＯＭセル２１とＸ方向にピッチ整合している
。ＲＡＭセル１、ＲＯＭセル２、およびＥＰＲＯＭセル
２１のＸピッチは典型的にはピッチ整合していない。Ｒ
ＡＭアレイ４からの複数のビット線２５は列デコーダー
１１に接続されている。列デコーダー１１は複数のデコ
ーダーセル２２から構成されており、デコーダーセル２
２はＲＡ Ｍ セル１とＸ方向に典型的にピッチ整合し
ている。同様にＲＯＭアレイは複数のビット線２３によ
り列デコーダー１２に接続されており、ＥＰＲＯＭアレ
イ６は複数のビット線２４により列デコーダー１３に接
続されている。
アドレスバッファー７が新しいアドレスを受取ると、母
線１７および１８に戟っているアドレス信号がそれぞれ
行デコーダー８および列デコーダー１１．１２、および
１３により復号される。その結果、複数の飴線９の一つ
が能動となり、ＲＡＭセル１、ＲＯＭセル２、およびＥ
Ｐ ＲＯ’Ｍセル２１の各行が選択されることになる
。同時に、列デコーダーがＲＡＭセル１、ＲＯＭセル２
、またはＥＰＲＯＭ２１の一つから複数のビットを選択
する。列デコーダー１１．１２、および１３は異なる数
のデコーダーセルを備えることができるからＲＡＭアレ
イ４、ＲＯＭアレイ５、またはＥＰＲＯＭアレイ６に対
して詔の大きさを同じにする（ｇ線あたりのビット数を
同じにする）必要はない。ＲＡＭセル１、ＲＯＭセル２
、およびＥＰＲＯＭセル２１は、幾つかの別の形式の記
憶装置を代りに使用することができるので、ここでは−
例として使用したものである。
線１７および１８に戟っているアドレス信号がそれぞれ
行デコーダー８および列デコーダー１１．１２、および
１３により復号される。その結果、複数の飴線９の一つ
が能動となり、ＲＡＭセル１、ＲＯＭセル２、およびＥ
Ｐ ＲＯ’Ｍセル２１の各行が選択されることになる
。同時に、列デコーダーがＲＡＭセル１、ＲＯＭセル２
、またはＥＰＲＯＭ２１の一つから複数のビットを選択
する。列デコーダー１１．１２、および１３は異なる数
のデコーダーセルを備えることができるからＲＡＭアレ
イ４、ＲＯＭアレイ５、またはＥＰＲＯＭアレイ６に対
して詔の大きさを同じにする（ｇ線あたりのビット数を
同じにする）必要はない。ＲＡＭセル１、ＲＯＭセル２
、およびＥＰＲＯＭセル２１は、幾つかの別の形式の記
憶装置を代りに使用することができるので、ここでは−
例として使用したものである。
複合メモリーアレイ１４の別のｌｆ’ｔ３ｍを第３°図
に示す。同等の構造を示すのに第２図に使用した数を第
３図に繰返しである。第３図にあける接続は第２図にお
けるものと同じでおるが、３対１マルヂプレクサ−１５
おにび列デコーダー１６が列デコーダー１１．１２、お
よび１３と置き換わっている。３対１マルチプレクサ−
１５は第２図の列デコーダー１１．１２、および１３と
同じ様式で接続されているが、列デコーダー１６に接続
されているその出力に複数のビット２６を備えている。
に示す。同等の構造を示すのに第２図に使用した数を第
３図に繰返しである。第３図にあける接続は第２図にお
けるものと同じでおるが、３対１マルヂプレクサ−１５
おにび列デコーダー１６が列デコーダー１１．１２、お
よび１３と置き換わっている。３対１マルチプレクサ−
１５は第２図の列デコーダー１１．１２、および１３と
同じ様式で接続されているが、列デコーダー１６に接続
されているその出力に複数のビット２６を備えている。
この構成において、簡単な３対１マルチプレクサ−１５
および単一の列デコーダー１６により面積が節約されて
いる。しかし、これにはＲＡＭアレイ４、ＲＯＭ７レイ
５、およびＥＰＲＯＭ７Ｌ／イ６の各々からの詔の大き
さを等しくしなければならない。
および単一の列デコーダー１６により面積が節約されて
いる。しかし、これにはＲＡＭアレイ４、ＲＯＭ７レイ
５、およびＥＰＲＯＭ７Ｌ／イ６の各々からの詔の大き
さを等しくしなければならない。
第２図および第３図において、アレイあたりのビットの
数を等しくする必要はない。またアレイあたりの詔の数
を等しくする必要もない。たとえば、ＲＡＭアレイ４に
２００詔があり、ＲＯＭアレイ５に１００詰しかないと
すれば、複数の語線９の下半分がＲＡＭアレイ４だけに
接続され、ＲＯＭ７レイ５には接続されないことになる
。−絹の行デコーダーだけしか必要としないからメモリ
ー７レイを組合わせることにより面積のかなりな節約が
実現される。また冗長な電力母線の他に冗長な重線およ
びビット線の必要性も除かれることによっても面積が節
約される。
数を等しくする必要はない。またアレイあたりの詔の数
を等しくする必要もない。たとえば、ＲＡＭアレイ４に
２００詔があり、ＲＯＭアレイ５に１００詰しかないと
すれば、複数の語線９の下半分がＲＡＭアレイ４だけに
接続され、ＲＯＭ７レイ５には接続されないことになる
。−絹の行デコーダーだけしか必要としないからメモリ
ー７レイを組合わせることにより面積のかなりな節約が
実現される。また冗長な電力母線の他に冗長な重線およ
びビット線の必要性も除かれることによっても面積が節
約される。
複合複数記憶装置の構成はシリコンコンパイラ−を使用
することにより自動化することができる。
することにより自動化することができる。
コンパイラーセルは、入力バラメーターがメモリーセル
の数、行および列の数、およびメモリーセルのＸピッチ
およびｙピッチを含んでいる責なるメモリーアレイに対
して規定することができる。
の数、行および列の数、およびメモリーセルのＸピッチ
およびｙピッチを含んでいる責なるメモリーアレイに対
して規定することができる。
最大のメモリーセルを有するメモリーアレイのｙピッチ
が、最小限界となるので、最初に配置する。
が、最小限界となるので、最初に配置する。
別の各アレイに対する残りのメモリーセルを次に、ｙピ
ッチは同じであるがＸピッチが可変であるように配置す
る。次に、行デコーダーを整合ｙピッチあＪ：び可変Ｘ
ピッチを備えるように配置する。
ッチは同じであるがＸピッチが可変であるように配置す
る。次に、行デコーダーを整合ｙピッチあＪ：び可変Ｘ
ピッチを備えるように配置する。
次の段階ではＸピッチが整合されることになる列デコー
ダーをそのそれぞれのメモリーアレイのメモリーセルに
加える。＠後にアレイおよびデコーダーを普通の設計規
則に従って配置し、相互に接続する。
ダーをそのそれぞれのメモリーアレイのメモリーセルに
加える。＠後にアレイおよびデコーダーを普通の設計規
則に従って配置し、相互に接続する。
一つのピッチ整合したシステムに組合せることができる
多様な記憶装置が異なる記憶装置を一つの雄板上に同時
に実施する技術の能力のみによって制限されることを当
業者は認めることができる。
多様な記憶装置が異なる記憶装置を一つの雄板上に同時
に実施する技術の能力のみによって制限されることを当
業者は認めることができる。
別の記憶装置には、たとえば、電気的消去可能書込み可
能記憶装置（ＥＥＰＲＯＭ） 、書込み可能固定記憶装
置（ＰＲＯＭ） 、および電気的古き換え可能固定記憶
装置（ＥＡＲＯＭ＞がおる。
能記憶装置（ＥＥＰＲＯＭ） 、書込み可能固定記憶装
置（ＰＲＯＭ） 、および電気的古き換え可能固定記憶
装置（ＥＡＲＯＭ＞がおる。
（発明の効果）
これまで述べたことにより、異なる形式の記憶装置、た
とえば、ランダムアクセス記憶装置（ＲＡＭ）、固定記
憶装置（ＲＯＭ＞ 、電気的書込み可能固定記憶装置（
ＦＰＲＯＭ＞ 、または（の幾つかの組合ｕ１のピッチ
整合したアレイを融合する複合記憶装置が提供されたこ
とが認められるはずである。
とえば、ランダムアクセス記憶装置（ＲＡＭ）、固定記
憶装置（ＲＯＭ＞ 、電気的書込み可能固定記憶装置（
ＦＰＲＯＭ＞ 、または（の幾つかの組合ｕ１のピッチ
整合したアレイを融合する複合記憶装置が提供されたこ
とが認められるはずである。
第１図は従来の静的ＲＡＭセルおにびＲＯＭセルのブロ
ック図である。 第２図は本発明の一実施例のブロック図である。 第３図は本発明の他の実施例のブロック図である。 １・・・・・・ＲＡＭセル、２・・・・・・ＲＯＭ セ
ル、３・・・・・・部分記憶装置システム、１４・・・
・・・複合メモリーアレイ
ック図である。 第２図は本発明の一実施例のブロック図である。 第３図は本発明の他の実施例のブロック図である。 １・・・・・・ＲＡＭセル、２・・・・・・ＲＯＭ セ
ル、３・・・・・・部分記憶装置システム、１４・・・
・・・複合メモリーアレイ
Claims (11)
- （１）モノリシック集積記憶装置であつて：アドレスを
受取り複数の語線を発生する手段であり、如何なる任意
の時刻にも前記語線のうち１本のみを能動にする第１の
手段； 前記第１の手段に結合し、ディジタル情報を格納する複
数のセルを有し、且つ前記複数の語線の少くとも一つを
受ける手段であり、前記セルの各々がｘピッチおよびｙ
ピッチを有するところの第２の手段；および 前記第２の手段とは異なる方式でディジタル情報を格納
する複数のセルを有し、前記第１の手段に結合し、前記
複数の語線の少くとも一つを受けるように構成され、且
つ前記第２の手段に対して隣接し且つ整合して配置され
ている第３の手段であり、前記セルの各々はｘピッチお
よびｙピッチを有し、前記第２の手段および第３の手段
の前記セルのｙピッチは実質上等しいところの第３の手
段； から成るモノリシック集積記憶装置。 - （２）前記第１の手段に結合し、前記第３の手段に対し
て隣接し且つ整合して設置され、前記第２および第３の
手段とは異なる方式でディジタル情報を格納し、且つ複
数のセルを有する手段であり、該セルの各々はｘピッチ
およびｙピッチを有し、前記セルのｙピッチは前記第１
の手段の前記セルのｙピッチと実質上等しいところの第
４の手段；をさらに備えている請求項１記載のモノリシ
ック集積記憶装置。 - （３）前記第２の手段に結合している複数のデコーダー
セルを備えており、該デコーダーセルの各々が前記第２
の手段のセルの少くとも一つに結合した少くとも一つの
ビット線を有し、前記第２の手段のセルのｘピッチに実
質上等しいｘピッチを有する第１の列デコーダー；およ
び 前記第３の手段に結合している複数のデコーダーセルを
備えており、該デコーダーセルの各々が前記第３の手段
のセルの少くとも一つに結合した少くとも一つのビット
線を有し、前記第３の手段のセルのｘピッチに実質上等
しいｘピッチを有する第２の列デコーダー； をさらに備えている請求項２記載のモノリシック集積記
憶装置。 - （４）前記第２および第３の手段に結合して該第２およ
び第３の手段に格納されているディジタル情報を選択的
に受取るマルチプレクサー；および該マルチプレクサー
に結合して選択されたディジタル情報を受取り、更に所
要ディジタル情報を選択する列デコーダー； をさらに備えている請求項２記載のモノリシック集積記
憶装置。 - （５）モノリシック集積回路であつて； 複数のデコーダーセルを備え、該デコーダーセルの各々
がｙピッチを有すると共に少くとも一つの語線を備えて
いる行デコーダー； 該行デコーダーに結合し、且つ複数のＲＡＭセルを備え
ており、該ＲＡＭセルの各々が前記語線の少くとも一つ
により選択され、前記ＲＡＭセルの各々がｘピッチおよ
びｙピッチを有しており、前記ＲＡＭセルは前記デコー
ダーセルと同じｙピッチを有するように配置されている
ＲＡＭアレイ；および 前記行デコーダーに結合され、前記ＲＡＭアレイの近傍
に設置され、且つ複数のＲＯＭセルを備えており、該複
数のＲＯＭセルは前記語線の少くとも一つにより選択さ
れ、前記ＲＯＭセルの各々はｘピッチおよびｙピッチを
有しており、前記ＲＯＭセルはそのｙピッチが前記ＲＡ
Ｍセルのｙピッチと等しくなるように配置されているＲ
ＯＭアレイ； から成るモノリシック集積回路。 - （６）前記行デコーダーに結合し、且つ複数のＥＰＲＯ
Ｍセルを備えており、該ＥＰＲＯＭセルの各々が前記語
線の少くとも一つにより選択され、前記ＥＰＲＯＭセル
がｘピッチおよびｙピッチを有し、該ｙピッチが前記デ
コーダーセルのｙピッチに等しいＥＰＲＯＭアレイ； をさらに備えている請求項５記載のモノリシック集積回
路。 - （７）前記ＲＯＭアレイは電気的に書換え可能なメモリ
ーアレイである請求項５記載のモノリシック集積回路。 - （８）複数のデコーダーセルを備えており、該デコーダ
ーセルの各々が前記ＲＡＭセルの少くとも一つに結合し
た少くとも一つのビット線を有し、前記デコーダーセル
が前記ＲＡＭセルのｘピッチに実質上等しいｘピッチを
有するところの第１の列デコーダー；および 複数のデコーダーセルを備えており、該デコーダーセル
の各々が前記ＲＯＭセルの少くとも一つに結合した少く
とも一つのビット線を有し、前記デコーダーセルが前記
ＲＯＭセルのｘピッチに実質上等しいｘピッチを有する
第２の列デコーダー；をさらに備えている請求項５記載
のモノリシック集積回路。 - （９）複数のデコーダーセルを備えており、該デコーダ
ーセルの各々が前記ＥＰＲＯＭセルの少くとも一つに結
合した少くとも一つのビット線を有し、前記デコーダー
セルが前記ＥＰＲＯＭセルのｘピッチに実質上等しいｘ
ピッチを有する第３の列デコーダー； をさらに備えている請求項６記載のモノリシック集積回
路。 - （１０）前記ＥＰＲＯＭアレイはＥＥＰＲＯＭアレイで
ある請求項６記載のモノリシック集積回路。 - （１１）デコーダーならびに第１および第２のメモリー
アレイを備え、前記デコーダーはｙピッチを有する複数
のセルを備えており、前記第１および第２のメモリーア
レイはｘピッチおよびｙピッチを有する複数のメモリー
セルを備えているところの複合記憶装置の配置を行う方
法であつて；最大面積を必要とするメモリーセルを有す
る第１のメモリーアレイを配置する段階； 前記第２のメモリーアレイのメモリーセルが最初に配置
した第１のメモリーアレイのメモリーセルとｙ方向のピ
ッチが合うように第２のメモリーアレイを配置する段階
； 前記デコーダーのセルが、最初に配置した第１のメモリ
ーアレイのメモリーセルとｙ方向にピッチが合うように
、前記デコーダーを配置する段階；および 前記デコーダーを第１および第２のメモリーアレイに結
合させる段階； から成る方法。
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