JPH039549A - 複合集積記憶装置 - Google Patents
複合集積記憶装置Info
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- JPH039549A JPH039549A JP2124305A JP12430590A JPH039549A JP H039549 A JPH039549 A JP H039549A JP 2124305 A JP2124305 A JP 2124305A JP 12430590 A JP12430590 A JP 12430590A JP H039549 A JPH039549 A JP H039549A
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- 239000011295 pitch Substances 0.000 claims description 77
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- 238000005859 coupling reaction Methods 0.000 claims 1
- 150000001875 compounds Chemical class 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、一般に記憶装置の分野に関するものでおる。
更に詳細には、異なる種類の記憶装置、たとえば、ラン
ダムアクセス記憶装置(RAM)、固定記憶装置(RO
M) 、電気的書込み可能ROM (EFROM)など
の各アレイをピッチを整合させて組合せた複合記憶装置
に関する。
ダムアクセス記憶装置(RAM)、固定記憶装置(RO
M) 、電気的書込み可能ROM (EFROM)など
の各アレイをピッチを整合させて組合せた複合記憶装置
に関する。
(従来技術および解決すべき課題)
多数の電子回路、典型的にはマイクロコンピュータに基
づく回路は、−時的にまたは持続的にディジタル情報を
格納する必要があり、更に情報に迅速にアクセスしなけ
ればならない。更に、多くの電子回路は同じシステムに
一時的および持続的の両格納装置を必要とすることが普
通である。格納装置に必要なピッ1〜の数、したがって
メモリーセルの数はシステムによってかなり変ることが
ある。必要な格納ビット数は大きくなることがあるから
、所定の領域に対する記憶ビットの密度を増すことが有
利である。
づく回路は、−時的にまたは持続的にディジタル情報を
格納する必要があり、更に情報に迅速にアクセスしなけ
ればならない。更に、多くの電子回路は同じシステムに
一時的および持続的の両格納装置を必要とすることが普
通である。格納装置に必要なピッ1〜の数、したがって
メモリーセルの数はシステムによってかなり変ることが
ある。必要な格納ビット数は大きくなることがあるから
、所定の領域に対する記憶ビットの密度を増すことが有
利である。
特定用途向は集積回路(As I C>は、記憶装置の
異なる組合せ、および異なる徂の各種記憶装置をしばし
ば必要とする用途の一例である。記憶装置は典型的には
それぞれチップ上の別々の場所に設置され、それぞれが
孤立の記憶装置になっている。典型的に各記憶装置は、
y軸に沿って設置されて詔の復号を行う行デコーダー、
およびX軸に沿って設置されてビットの復帰を行う列デ
コーダーを備えたx−yアレイ状に配列されたメモリー
セルから構成されている。各メモリーアレイのメモリー
セルは各々XピッチおよびXピッチ(各セルのそれぞれ
幅および高さ)を有しており、これらは典型的には、そ
れぞれ、行デコーダーのXピッチおよび列デコーダーの
Xピッチに整合している。
異なる組合せ、および異なる徂の各種記憶装置をしばし
ば必要とする用途の一例である。記憶装置は典型的には
それぞれチップ上の別々の場所に設置され、それぞれが
孤立の記憶装置になっている。典型的に各記憶装置は、
y軸に沿って設置されて詔の復号を行う行デコーダー、
およびX軸に沿って設置されてビットの復帰を行う列デ
コーダーを備えたx−yアレイ状に配列されたメモリー
セルから構成されている。各メモリーアレイのメモリー
セルは各々XピッチおよびXピッチ(各セルのそれぞれ
幅および高さ)を有しており、これらは典型的には、そ
れぞれ、行デコーダーのXピッチおよび列デコーダーの
Xピッチに整合している。
メモリーセルの7レイは通常大きな区域を占めるので、
メモリーセルはまずXおよびyの両ピッチに関して可能
なかぎり密集するように設計される。次に行デコーダー
および列デコーダーをメモリーセルの既に決定したXピ
ッチおよびXピッチに合うように設計される。これは、
特に大型記憶装置において、効率的且つ効果的設訂方法
である。
メモリーセルはまずXおよびyの両ピッチに関して可能
なかぎり密集するように設計される。次に行デコーダー
および列デコーダーをメモリーセルの既に決定したXピ
ッチおよびXピッチに合うように設計される。これは、
特に大型記憶装置において、効率的且つ効果的設訂方法
である。
ASICの用途では、メモリーセルの数が一般に大きく
ないが、行デコーダーおよび列デコーダーが比較的大ぎ
な面積を占める。更に、RAMのセルは、−船釣に、固
定記憶装置(ROM>セルより大きい電気的書込み可能
固定記憶装置(EPROM>セルよりもさらに大きい。
ないが、行デコーダーおよび列デコーダーが比較的大ぎ
な面積を占める。更に、RAMのセルは、−船釣に、固
定記憶装置(ROM>セルより大きい電気的書込み可能
固定記憶装置(EPROM>セルよりもさらに大きい。
容母が異なり形式の異なる記憶装置を必要とするASI
C応用の場合、異なる記憶装置を同じクロックサイクル
で(または非同期的に)アクセスする必要のないことが
非常に多い。異なる形式の記憶装置は個別にアクセスさ
れ1通常そのアドレスされた内容を母線に載せる。事実
、各メモリー7レイの行デコーダーまたは列デコーダー
は冗長的であり、その上かなりな串の面積を必要とする
。
C応用の場合、異なる記憶装置を同じクロックサイクル
で(または非同期的に)アクセスする必要のないことが
非常に多い。異なる形式の記憶装置は個別にアクセスさ
れ1通常そのアドレスされた内容を母線に載せる。事実
、各メモリー7レイの行デコーダーまたは列デコーダー
は冗長的であり、その上かなりな串の面積を必要とする
。
小さなメモリーセルを最大メモリーセルとピッチ整合す
るようにjUfffLだとすれば、行デコーダーおよび
/または列デコーダーを共有させることができる。これ
は少量の小さなメモリーセルが存在するとぎ特に効率が
Qい。
るようにjUfffLだとすれば、行デコーダーおよび
/または列デコーダーを共有させることができる。これ
は少量の小さなメモリーセルが存在するとぎ特に効率が
Qい。
ピッチ整合したアレイは従来のコンピュータ援助gHt
(CAD)技法を用いて構成することができる。しかし
ながら階層構造的設計法、更に詳細にはシリコンコンパ
イラ−はこのような集積回路f53aを配置する上で一
層効率的になっている。シリコンコンパイラ−は、シス
テムの高レベル記述を読んで、これを回路のパラメータ
ー化配置に変換することができる。設計ソフトウェアを
作製する初期には長々と時間がかかるが、複数の回路に
対するその後の回路11U 、i−1には必要とする時
間がかなり少い。最大メモリーセルのXピッチおよびy
ピッチを一旦決定すれば、これらパラメーターを使用し
て他のピッチ整合記憶装置を迅速に配置することができ
る。
(CAD)技法を用いて構成することができる。しかし
ながら階層構造的設計法、更に詳細にはシリコンコンパ
イラ−はこのような集積回路f53aを配置する上で一
層効率的になっている。シリコンコンパイラ−は、シス
テムの高レベル記述を読んで、これを回路のパラメータ
ー化配置に変換することができる。設計ソフトウェアを
作製する初期には長々と時間がかかるが、複数の回路に
対するその後の回路11U 、i−1には必要とする時
間がかなり少い。最大メモリーセルのXピッチおよびy
ピッチを一旦決定すれば、これらパラメーターを使用し
て他のピッチ整合記憶装置を迅速に配置することができ
る。
したがって、必要なのは、異なる種類の記憶装置、たと
えば、ランダムアクセス記憶装置(RAM)、固定記憶
装置(ROM> 、電気的書込み可能ROM (EPR
OM>などのアレイをピッチ整合して組合せた複合記憶
装置である。
えば、ランダムアクセス記憶装置(RAM)、固定記憶
装置(ROM> 、電気的書込み可能ROM (EPR
OM>などのアレイをピッチ整合して組合せた複合記憶
装置である。
したがって、改良された記憶装置を提供するのが本発明
の目的でおる。
の目的でおる。
本発明の伯の目的は共通のデコーダーを共有する異なる
メモリーアレイを備えた記憶装置を提供することである
。
メモリーアレイを備えた記憶装置を提供することである
。
本発明の更に他の目的はピッチ整合したアレイを有する
複合記憶装置を提供することである。
複合記憶装置を提供することである。
(課題を解決するための手段)
本発明の上述および伯の目的を達成するモノリシック集
積記憶装置は、アドレスを受取り複数の重線を発生する
ように結合された行デコーダーから構成され、如何なる
任意の時刻にも前記重線のうち1本のみを能動にする。
積記憶装置は、アドレスを受取り複数の重線を発生する
ように結合された行デコーダーから構成され、如何なる
任意の時刻にも前記重線のうち1本のみを能動にする。
行デコーダーは、複数の、ただし異なるメーしリーアレ
イの内最大のメモリーセルにピッチ整合している複数の
デコーダー1ルを備えている。ディジタル情報を格納す
る第1のメモリー7レイは複数の語線の少くとも一つを
受取る行デコーダーに結合されてあり、第1のメモリー
アレイは複数のセルを有し、各セルがXピッチおよびX
ピッチを備えている。第1のメモリーアレイと異なる方
式でディジタル情報を格納する第2のメモリーアレイは
、行デコーダーに結合されており、第2のメモリーアレ
イは第1のメモリーアレイに対して隣接し且つ整合して
配置されている複数のセルを有し、各セルがXピッチお
よびXピッチを備え、Xピッチは第1のメモリーアレイ
のセルのXピッチとは異なっている。前記第1および第
2のメモリーアレイのセルのXピッチは実質上等しい。
イの内最大のメモリーセルにピッチ整合している複数の
デコーダー1ルを備えている。ディジタル情報を格納す
る第1のメモリー7レイは複数の語線の少くとも一つを
受取る行デコーダーに結合されてあり、第1のメモリー
アレイは複数のセルを有し、各セルがXピッチおよびX
ピッチを備えている。第1のメモリーアレイと異なる方
式でディジタル情報を格納する第2のメモリーアレイは
、行デコーダーに結合されており、第2のメモリーアレ
イは第1のメモリーアレイに対して隣接し且つ整合して
配置されている複数のセルを有し、各セルがXピッチお
よびXピッチを備え、Xピッチは第1のメモリーアレイ
のセルのXピッチとは異なっている。前記第1および第
2のメモリーアレイのセルのXピッチは実質上等しい。
本発明の上述のおよび他の目的、特徴および利点は添付
図面と関連して行う以下の詳細な説明から一層良く理解
されるであろう。
図面と関連して行う以下の詳細な説明から一層良く理解
されるであろう。
(実施例の説明)
第1図においてランダムアクセス記憶装置(RAM)セ
ル1を固定記g!!、装置(ROM)セル2と比較する
。RA M セル1は内部に通常4乃至6個のデバイス
を備えているがROMセル2は通常1個のデバイスを陥
えている。それ故、RAMセル1は所定の技術について
ROMセル2の約4倍の面積を典型的には占有する。更
に、RAMセル1は重線および選択用の並を必要とし、
ビットおよびビットを出力する。ROMセル2は選択用
語線だけを必要とし、単一ビットのみを出力する。
ル1を固定記g!!、装置(ROM)セル2と比較する
。RA M セル1は内部に通常4乃至6個のデバイス
を備えているがROMセル2は通常1個のデバイスを陥
えている。それ故、RAMセル1は所定の技術について
ROMセル2の約4倍の面積を典型的には占有する。更
に、RAMセル1は重線および選択用の並を必要とし、
ビットおよびビットを出力する。ROMセル2は選択用
語線だけを必要とし、単一ビットのみを出力する。
RA M セル1の幅をXピッチである距離Xで示し、
高さをXピッチである距myで示しである。同様にRO
Mセル2のXピッチおよびXピッチをそれぞれ×1およ
びylで示しである。RAMセル1はROMセル2より
かなり大きいが、ピッチyおよびylはXピッチを大き
くし、X1ピツチを小さくすることにより等しくするこ
とができる。更にRAMセル1およびROMセル2の面
積を更に効率良く合わせるために(れぞれの列デコーダ
ーで別の復号を行ってROMセル2内に2または4ビツ
トのROMを入れることも可能である。RAMセル1お
よびROMセル2は単なる例示であり、ピッチ整合は必
らゆる形式のメモリーセルに適用可能である。
高さをXピッチである距myで示しである。同様にRO
Mセル2のXピッチおよびXピッチをそれぞれ×1およ
びylで示しである。RAMセル1はROMセル2より
かなり大きいが、ピッチyおよびylはXピッチを大き
くし、X1ピツチを小さくすることにより等しくするこ
とができる。更にRAMセル1およびROMセル2の面
積を更に効率良く合わせるために(れぞれの列デコーダ
ーで別の復号を行ってROMセル2内に2または4ビツ
トのROMを入れることも可能である。RAMセル1お
よびROMセル2は単なる例示であり、ピッチ整合は必
らゆる形式のメモリーセルに適用可能である。
第2図は、RAMアレイ4、ROMアレイ5、および電
気的書込み可能ROMアレイ6を組合せた部分記憶装置
3を示づ。RAMアレイ4は複数のRAMセル1を備え
ており、ROMアレイ5は複数のROM セル2を協え
ており、EPROMアレイは複数のEPROMセル21
を備えている。
気的書込み可能ROMアレイ6を組合せた部分記憶装置
3を示づ。RAMアレイ4は複数のRAMセル1を備え
ており、ROMアレイ5は複数のROM セル2を協え
ており、EPROMアレイは複数のEPROMセル21
を備えている。
アドレスバッフ7−7はアドレスを受取り、メモリーア
レイ4.5、または6の一つからメモリーの特定のビッ
トを選択する。アドレスバラフッ・−7は、nビットを
有する母線17により行デコーダー8に接続されており
、n1ビツトを有する母線18により列デコーダー11
、列デコーダー12、および列デコーダー13に接続さ
れている。
レイ4.5、または6の一つからメモリーの特定のビッ
トを選択する。アドレスバラフッ・−7は、nビットを
有する母線17により行デコーダー8に接続されており
、n1ビツトを有する母線18により列デコーダー11
、列デコーダー12、および列デコーダー13に接続さ
れている。
アドレスバッフ?−7は母線17および18にアドレス
信号用の別のドライブを発生する。行デコ−ダー8は複
数のデコーダーセル19から構成されており、行デコー
ダー8は複数の重線9によりRAMアレイ4、ROMア
レイ5、およびEPROMアレイ6に接続されている。
信号用の別のドライブを発生する。行デコ−ダー8は複
数のデコーダーセル19から構成されており、行デコー
ダー8は複数の重線9によりRAMアレイ4、ROMア
レイ5、およびEPROMアレイ6に接続されている。
各デコーダーセル19はRA M セル1とX方向にピ
ッチ整合しており、RAMセル1は更にROMセル2お
よびEPROMセル21とX方向にピッチ整合している
。RAMセル1、ROMセル2、およびEPROMセル
21のXピッチは典型的にはピッチ整合していない。R
AMアレイ4からの複数のビット線25は列デコーダー
11に接続されている。列デコーダー11は複数のデコ
ーダーセル22から構成されており、デコーダーセル2
2はRA M セル1とX方向に典型的にピッチ整合し
ている。同様にROMアレイは複数のビット線23によ
り列デコーダー12に接続されており、EPROMアレ
イ6は複数のビット線24により列デコーダー13に接
続されている。
ッチ整合しており、RAMセル1は更にROMセル2お
よびEPROMセル21とX方向にピッチ整合している
。RAMセル1、ROMセル2、およびEPROMセル
21のXピッチは典型的にはピッチ整合していない。R
AMアレイ4からの複数のビット線25は列デコーダー
11に接続されている。列デコーダー11は複数のデコ
ーダーセル22から構成されており、デコーダーセル2
2はRA M セル1とX方向に典型的にピッチ整合し
ている。同様にROMアレイは複数のビット線23によ
り列デコーダー12に接続されており、EPROMアレ
イ6は複数のビット線24により列デコーダー13に接
続されている。
アドレスバッファー7が新しいアドレスを受取ると、母
線17および18に戟っているアドレス信号がそれぞれ
行デコーダー8および列デコーダー11.12、および
13により復号される。その結果、複数の飴線9の一つ
が能動となり、RAMセル1、ROMセル2、およびE
P RO’Mセル21の各行が選択されることになる
。同時に、列デコーダーがRAMセル1、ROMセル2
、またはEPROM21の一つから複数のビットを選択
する。列デコーダー11.12、および13は異なる数
のデコーダーセルを備えることができるからRAMアレ
イ4、ROMアレイ5、またはEPROMアレイ6に対
して詔の大きさを同じにする(g線あたりのビット数を
同じにする)必要はない。RAMセル1、ROMセル2
、およびEPROMセル21は、幾つかの別の形式の記
憶装置を代りに使用することができるので、ここでは−
例として使用したものである。
線17および18に戟っているアドレス信号がそれぞれ
行デコーダー8および列デコーダー11.12、および
13により復号される。その結果、複数の飴線9の一つ
が能動となり、RAMセル1、ROMセル2、およびE
P RO’Mセル21の各行が選択されることになる
。同時に、列デコーダーがRAMセル1、ROMセル2
、またはEPROM21の一つから複数のビットを選択
する。列デコーダー11.12、および13は異なる数
のデコーダーセルを備えることができるからRAMアレ
イ4、ROMアレイ5、またはEPROMアレイ6に対
して詔の大きさを同じにする(g線あたりのビット数を
同じにする)必要はない。RAMセル1、ROMセル2
、およびEPROMセル21は、幾つかの別の形式の記
憶装置を代りに使用することができるので、ここでは−
例として使用したものである。
複合メモリーアレイ14の別のlf’t3mを第3°図
に示す。同等の構造を示すのに第2図に使用した数を第
3図に繰返しである。第3図にあける接続は第2図にお
けるものと同じでおるが、3対1マルヂプレクサ−15
おにび列デコーダー16が列デコーダー11.12、お
よび13と置き換わっている。3対1マルチプレクサ−
15は第2図の列デコーダー11.12、および13と
同じ様式で接続されているが、列デコーダー16に接続
されているその出力に複数のビット26を備えている。
に示す。同等の構造を示すのに第2図に使用した数を第
3図に繰返しである。第3図にあける接続は第2図にお
けるものと同じでおるが、3対1マルヂプレクサ−15
おにび列デコーダー16が列デコーダー11.12、お
よび13と置き換わっている。3対1マルチプレクサ−
15は第2図の列デコーダー11.12、および13と
同じ様式で接続されているが、列デコーダー16に接続
されているその出力に複数のビット26を備えている。
この構成において、簡単な3対1マルチプレクサ−15
および単一の列デコーダー16により面積が節約されて
いる。しかし、これにはRAMアレイ4、ROM7レイ
5、およびEPROM7L/イ6の各々からの詔の大き
さを等しくしなければならない。
および単一の列デコーダー16により面積が節約されて
いる。しかし、これにはRAMアレイ4、ROM7レイ
5、およびEPROM7L/イ6の各々からの詔の大き
さを等しくしなければならない。
第2図および第3図において、アレイあたりのビットの
数を等しくする必要はない。またアレイあたりの詔の数
を等しくする必要もない。たとえば、RAMアレイ4に
200詔があり、ROMアレイ5に100詰しかないと
すれば、複数の語線9の下半分がRAMアレイ4だけに
接続され、ROM7レイ5には接続されないことになる
。−絹の行デコーダーだけしか必要としないからメモリ
ー7レイを組合わせることにより面積のかなりな節約が
実現される。また冗長な電力母線の他に冗長な重線およ
びビット線の必要性も除かれることによっても面積が節
約される。
数を等しくする必要はない。またアレイあたりの詔の数
を等しくする必要もない。たとえば、RAMアレイ4に
200詔があり、ROMアレイ5に100詰しかないと
すれば、複数の語線9の下半分がRAMアレイ4だけに
接続され、ROM7レイ5には接続されないことになる
。−絹の行デコーダーだけしか必要としないからメモリ
ー7レイを組合わせることにより面積のかなりな節約が
実現される。また冗長な電力母線の他に冗長な重線およ
びビット線の必要性も除かれることによっても面積が節
約される。
複合複数記憶装置の構成はシリコンコンパイラ−を使用
することにより自動化することができる。
することにより自動化することができる。
コンパイラーセルは、入力バラメーターがメモリーセル
の数、行および列の数、およびメモリーセルのXピッチ
およびyピッチを含んでいる責なるメモリーアレイに対
して規定することができる。
の数、行および列の数、およびメモリーセルのXピッチ
およびyピッチを含んでいる責なるメモリーアレイに対
して規定することができる。
最大のメモリーセルを有するメモリーアレイのyピッチ
が、最小限界となるので、最初に配置する。
が、最小限界となるので、最初に配置する。
別の各アレイに対する残りのメモリーセルを次に、yピ
ッチは同じであるがXピッチが可変であるように配置す
る。次に、行デコーダーを整合yピッチあJ:び可変X
ピッチを備えるように配置する。
ッチは同じであるがXピッチが可変であるように配置す
る。次に、行デコーダーを整合yピッチあJ:び可変X
ピッチを備えるように配置する。
次の段階ではXピッチが整合されることになる列デコー
ダーをそのそれぞれのメモリーアレイのメモリーセルに
加える。@後にアレイおよびデコーダーを普通の設計規
則に従って配置し、相互に接続する。
ダーをそのそれぞれのメモリーアレイのメモリーセルに
加える。@後にアレイおよびデコーダーを普通の設計規
則に従って配置し、相互に接続する。
一つのピッチ整合したシステムに組合せることができる
多様な記憶装置が異なる記憶装置を一つの雄板上に同時
に実施する技術の能力のみによって制限されることを当
業者は認めることができる。
多様な記憶装置が異なる記憶装置を一つの雄板上に同時
に実施する技術の能力のみによって制限されることを当
業者は認めることができる。
別の記憶装置には、たとえば、電気的消去可能書込み可
能記憶装置(EEPROM) 、書込み可能固定記憶装
置(PROM) 、および電気的古き換え可能固定記憶
装置(EAROM>がおる。
能記憶装置(EEPROM) 、書込み可能固定記憶装
置(PROM) 、および電気的古き換え可能固定記憶
装置(EAROM>がおる。
(発明の効果)
これまで述べたことにより、異なる形式の記憶装置、た
とえば、ランダムアクセス記憶装置(RAM)、固定記
憶装置(ROM> 、電気的書込み可能固定記憶装置(
FPROM> 、または(の幾つかの組合u1のピッチ
整合したアレイを融合する複合記憶装置が提供されたこ
とが認められるはずである。
とえば、ランダムアクセス記憶装置(RAM)、固定記
憶装置(ROM> 、電気的書込み可能固定記憶装置(
FPROM> 、または(の幾つかの組合u1のピッチ
整合したアレイを融合する複合記憶装置が提供されたこ
とが認められるはずである。
第1図は従来の静的RAMセルおにびROMセルのブロ
ック図である。 第2図は本発明の一実施例のブロック図である。 第3図は本発明の他の実施例のブロック図である。 1・・・・・・RAMセル、2・・・・・・ROM セ
ル、3・・・・・・部分記憶装置システム、14・・・
・・・複合メモリーアレイ
ック図である。 第2図は本発明の一実施例のブロック図である。 第3図は本発明の他の実施例のブロック図である。 1・・・・・・RAMセル、2・・・・・・ROM セ
ル、3・・・・・・部分記憶装置システム、14・・・
・・・複合メモリーアレイ
Claims (11)
- (1)モノリシック集積記憶装置であつて:アドレスを
受取り複数の語線を発生する手段であり、如何なる任意
の時刻にも前記語線のうち1本のみを能動にする第1の
手段; 前記第1の手段に結合し、ディジタル情報を格納する複
数のセルを有し、且つ前記複数の語線の少くとも一つを
受ける手段であり、前記セルの各々がxピッチおよびy
ピッチを有するところの第2の手段;および 前記第2の手段とは異なる方式でディジタル情報を格納
する複数のセルを有し、前記第1の手段に結合し、前記
複数の語線の少くとも一つを受けるように構成され、且
つ前記第2の手段に対して隣接し且つ整合して配置され
ている第3の手段であり、前記セルの各々はxピッチお
よびyピッチを有し、前記第2の手段および第3の手段
の前記セルのyピッチは実質上等しいところの第3の手
段; から成るモノリシック集積記憶装置。 - (2)前記第1の手段に結合し、前記第3の手段に対し
て隣接し且つ整合して設置され、前記第2および第3の
手段とは異なる方式でディジタル情報を格納し、且つ複
数のセルを有する手段であり、該セルの各々はxピッチ
およびyピッチを有し、前記セルのyピッチは前記第1
の手段の前記セルのyピッチと実質上等しいところの第
4の手段;をさらに備えている請求項1記載のモノリシ
ック集積記憶装置。 - (3)前記第2の手段に結合している複数のデコーダー
セルを備えており、該デコーダーセルの各々が前記第2
の手段のセルの少くとも一つに結合した少くとも一つの
ビット線を有し、前記第2の手段のセルのxピッチに実
質上等しいxピッチを有する第1の列デコーダー;およ
び 前記第3の手段に結合している複数のデコーダーセルを
備えており、該デコーダーセルの各々が前記第3の手段
のセルの少くとも一つに結合した少くとも一つのビット
線を有し、前記第3の手段のセルのxピッチに実質上等
しいxピッチを有する第2の列デコーダー; をさらに備えている請求項2記載のモノリシック集積記
憶装置。 - (4)前記第2および第3の手段に結合して該第2およ
び第3の手段に格納されているディジタル情報を選択的
に受取るマルチプレクサー;および該マルチプレクサー
に結合して選択されたディジタル情報を受取り、更に所
要ディジタル情報を選択する列デコーダー; をさらに備えている請求項2記載のモノリシック集積記
憶装置。 - (5)モノリシック集積回路であつて; 複数のデコーダーセルを備え、該デコーダーセルの各々
がyピッチを有すると共に少くとも一つの語線を備えて
いる行デコーダー; 該行デコーダーに結合し、且つ複数のRAMセルを備え
ており、該RAMセルの各々が前記語線の少くとも一つ
により選択され、前記RAMセルの各々がxピッチおよ
びyピッチを有しており、前記RAMセルは前記デコー
ダーセルと同じyピッチを有するように配置されている
RAMアレイ;および 前記行デコーダーに結合され、前記RAMアレイの近傍
に設置され、且つ複数のROMセルを備えており、該複
数のROMセルは前記語線の少くとも一つにより選択さ
れ、前記ROMセルの各々はxピッチおよびyピッチを
有しており、前記ROMセルはそのyピッチが前記RA
Mセルのyピッチと等しくなるように配置されているR
OMアレイ; から成るモノリシック集積回路。 - (6)前記行デコーダーに結合し、且つ複数のEPRO
Mセルを備えており、該EPROMセルの各々が前記語
線の少くとも一つにより選択され、前記EPROMセル
がxピッチおよびyピッチを有し、該yピッチが前記デ
コーダーセルのyピッチに等しいEPROMアレイ; をさらに備えている請求項5記載のモノリシック集積回
路。 - (7)前記ROMアレイは電気的に書換え可能なメモリ
ーアレイである請求項5記載のモノリシック集積回路。 - (8)複数のデコーダーセルを備えており、該デコーダ
ーセルの各々が前記RAMセルの少くとも一つに結合し
た少くとも一つのビット線を有し、前記デコーダーセル
が前記RAMセルのxピッチに実質上等しいxピッチを
有するところの第1の列デコーダー;および 複数のデコーダーセルを備えており、該デコーダーセル
の各々が前記ROMセルの少くとも一つに結合した少く
とも一つのビット線を有し、前記デコーダーセルが前記
ROMセルのxピッチに実質上等しいxピッチを有する
第2の列デコーダー;をさらに備えている請求項5記載
のモノリシック集積回路。 - (9)複数のデコーダーセルを備えており、該デコーダ
ーセルの各々が前記EPROMセルの少くとも一つに結
合した少くとも一つのビット線を有し、前記デコーダー
セルが前記EPROMセルのxピッチに実質上等しいx
ピッチを有する第3の列デコーダー; をさらに備えている請求項6記載のモノリシック集積回
路。 - (10)前記EPROMアレイはEEPROMアレイで
ある請求項6記載のモノリシック集積回路。 - (11)デコーダーならびに第1および第2のメモリー
アレイを備え、前記デコーダーはyピッチを有する複数
のセルを備えており、前記第1および第2のメモリーア
レイはxピッチおよびyピッチを有する複数のメモリー
セルを備えているところの複合記憶装置の配置を行う方
法であつて;最大面積を必要とするメモリーセルを有す
る第1のメモリーアレイを配置する段階; 前記第2のメモリーアレイのメモリーセルが最初に配置
した第1のメモリーアレイのメモリーセルとy方向のピ
ッチが合うように第2のメモリーアレイを配置する段階
; 前記デコーダーのセルが、最初に配置した第1のメモリ
ーアレイのメモリーセルとy方向にピッチが合うように
、前記デコーダーを配置する段階;および 前記デコーダーを第1および第2のメモリーアレイに結
合させる段階; から成る方法。
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