JPH0362396A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To quicken the access time by adopting the constitution such that a bit line drive current branched to a bypass circuit does not flow to a sense circuit and controlling a base level of a bypass transistor (TR) driving a bit line. CONSTITUTION:When a word line W1 and a bit line selection signal line Y1 are selected, for example at readout state and a TR QM0 of a memory cell M11 is turned on, a TR QC10 of a bypass circuit BNKP1 is turned on and a base level of a TR QPB11 is decreased. As a result, a bit line drive current IRO partly flows to the cell M11 and partly flows to the TR QBP10 but does not flow to a sense line SL0. On the other hand, a bit line drive current IR1 entirely flows to a sense line SL1 through a read write control TR QR11. Since a current difference flowing to the sense lines SL0 and SL1 required for the sense operation is large, the sense circuit SA is operated at a high speed.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

半導体記憶装置に係り、特にバイポーラ半導体記憶装置
に関する。The present invention relates to semiconductor memory devices, and particularly to bipolar semiconductor memory devices.

【従来の技術】[Conventional technology]

半導体記憶装置ではメモリセルの高集積化に伴い、ビッ
ト線につながるメモリセルが増加し、ビット線の負荷が
重くなる傾向にある。このため、アクセス時間の高速化
のためにビット線の高速駆動が重要になってきている。 従来から、ビット線の高速駆動の方法として、ビット線
につながるメモリセルを増加しないこと、或いはビット
線駆動電流を増大する方法がある。 しかし、前者はセルアレイ及びビット線廃動回路の多分
割化を要し、消費電力とチップ面積の増加を招くため後
者の方法が望ましい。 しかしこの場合も、大きなビット線駆動電流が全てメモ
リセルに供給されると、メモリセルの記憶内容の保護に
支障を招く。 この問題を対策した従来の方法として、特開昭５８−４
５６８７に記載のように、バイパス回路を設ける方法が
ある。この方法ではメモリセルには従来の電流を供給し
、他はバイパス回路に分流させ、メモリセルの動作安定
を確保したままビット線駆動電流の増大を図りビット線
の高速開動を達成している。 上記従来例を第８図を用いて説明する。Ｍｌｌ、Ｍ２１
はメモリセルで、ワード線Ｗ１とビット線ＢＬＩＯ，Ｂ
ＬＩＩが接続されている。ＱＲＩＯとＱＲＩＩはリード
ライトコントロール用トランジスタでありコレクタがセ
ンス線ＳＬＯ，ＳＬＩに、エミッタがビット線ＢＬＩＯ
，ＢＬ１１に、ベースがリードライトコントロール用信
号線ｖＷＣｏ、ＶＷＣＩに各々接続されている。 ＢＰＩはバイパス回路でありベースが抵抗Ｒ１０、Ｒ１
１の一端に各々接続されたバイパストランジスタＱＢＰ
ＩＯ，ＱＢＰＩＩが上記トランジスタＱＲＩＯ，ＱＲＩ
Ｉに各々並列に接続され、上記抵抗の他端は基準電位線
ＶＲに接続されている。該バイパストランジスタＱＢＰ
ＩＯ，ＱＢＰｌｌはセルトランジスタ例えばＱＭＯ，Ｑ
ＭＩと同一デイメンジョンに、該抵抗はセル負荷抵抗と
同−或いはそれ以上のインピーダンスに選ばれる。 また、該基準電位線ＶＲは選択されたワード線電位と同
一の電位に駆動される。 この回路構成において読出し状態では、Ｙｌが選択の場
合ビット線駆動電流ＩＲＱ、ＩＲＩの内、セルオン（Ｏ
ｎ）側は一部はメモリセルに他の一部はバイパス回路に
流れる。また、セルオフ（Ｏｆｆ）側はリードライトコ
ントロール用トランジスタＱＲＩＯまたはＱＲＩＩとバ
イパス回路に分流してセンス回路ＳＡに流れる。従って
、メモリセルに流れる電流を従来と変えずに、ビット線
能動電流を従来の２倍に増大することができ、ビット線
の高速邪動に有効である。In semiconductor memory devices, as memory cells become highly integrated, the number of memory cells connected to a bit line increases, and the load on the bit line tends to become heavier. For this reason, high-speed driving of bit lines has become important in order to speed up access time. Conventionally, methods for high-speed driving of bit lines include not increasing the number of memory cells connected to the bit line, or increasing the bit line drive current. However, the former method requires multi-division of the cell array and bit line deactivation circuit, which increases power consumption and chip area, so the latter method is preferable. However, in this case as well, if all the large bit line drive current is supplied to the memory cells, protection of the stored contents of the memory cells will be hindered. As a conventional method to deal with this problem, JP-A-58-4
5687, there is a method of providing a bypass circuit. In this method, a conventional current is supplied to the memory cell, and the other current is shunted to a bypass circuit, and the bit line drive current is increased while maintaining the stability of memory cell operation, thereby achieving high-speed bit line opening. The above conventional example will be explained using FIG. 8. Mll, M21
is a memory cell, word line W1 and bit line BLIO,B
LII is connected. QRIO and QRII are read/write control transistors whose collectors are connected to the sense lines SLO and SLI, and whose emitters are connected to the bit line BLIO.
, BL11, the bases of which are connected to read/write control signal lines vWCo and VWCI, respectively. BPI is a bypass circuit whose base is resistors R10 and R1.
Bypass transistors QBP each connected to one end of 1
IO, QBPII are the above transistors QRIO, QRI
I, and the other ends of the resistors are connected to the reference potential line VR. The bypass transistor QBP
IO, QBPll are cell transistors such as QMO, Q
With the same dimensions as MI, the resistor is chosen to have an impedance equal to or greater than the cell load resistance. Further, the reference potential line VR is driven to the same potential as the selected word line potential. In this circuit configuration, in the read state, when Yl is selected, the bit line drive currents IRQ and IRI are set to cell on (O
On the n) side, one part flows to the memory cell and the other part flows to the bypass circuit. Further, the cell-off (Off) side is shunted to the read/write control transistor QRIO or QRII and a bypass circuit, and then flows to the sense circuit SA. Therefore, the bit line active current can be increased twice as much as the conventional one without changing the current flowing through the memory cell, which is effective for high-speed fluctuation of the bit line.

【発明が解決しようとする課題】[Problem to be solved by the invention]

しかし、この回路構成では、バイパス回路に分流した電
流をセンス回路ＳＡに流す構成になっているため、セン
ス線ＳＬＯとＳＬＩに流れ゛る電流の差はメモリセルに
流れた電流値と同一となる。 このため、ビット線能動電流を従来の２倍に増大できて
いるにもかかわらず、センスＩＲ８ＬＯとＳＬｌに流れ
る電流の差は従来と同一であるためセンス回路の高速化
に結び付いていない。 また、選択されたワード線電位、例えばＷｌの電位とバ
イパス回路の基準電位ＶＲ電位との電位差がＯ，ＩＶ程
度でも生じると、メモリセルに流れる電流は約３０％増
減するためメモリセルの記憶内容の保護が難しい。また
、メモリセルとバイパス回路に分流する電流の比は１対
１に固定されているので、ビット線駆動電流を増大でき
るのは従来の２倍が限度となる。 本発明は、上述の如き従来例の問題点を解決し。 センス回路の高速化をはかり、記憶装置のアクセス時間
の高速化をはかることを目的としてなされたものである
。However, in this circuit configuration, the current shunted to the bypass circuit is made to flow to the sense circuit SA, so the difference between the currents flowing to the sense lines SLO and SLI is the same as the current value flowing to the memory cell. . For this reason, even though the bit line active current can be increased to twice that of the conventional one, the difference between the currents flowing through the sense IR8LO and SL1 is the same as that of the conventional one, so this does not lead to an increase in the speed of the sense circuit. Furthermore, if a potential difference between the selected word line potential, for example, Wl potential, and the reference potential VR potential of the bypass circuit occurs, even if it is only about O or IV, the current flowing through the memory cell will increase or decrease by about 30%, so the memory content of the memory cell will increase or decrease. difficult to protect. Further, since the ratio of the current divided into the memory cell and the bypass circuit is fixed at 1:1, the bit line drive current can only be increased by twice as much as in the past. The present invention solves the problems of the prior art as described above. This was done with the aim of speeding up the sense circuit and speeding up the access time of the storage device.

【課題を解決するための手段】[Means to solve the problem]

本発明は、バイパス回路に分流したビット線駆動電流を
センス線に流さない構成とし、且つビット線対の内、高
電位側のビット線を駆動するバイパストランジスタのベ
ース電位は高電位に、低電位側のビット線を駆動するバ
イパストランジスタのベース電位は低電位に制御したこ
とを特徴としている。また、バイパス電流が流れるバイ
パストランジスタのエミッタとコレクタ（或いはいずれ
か一方）に抵抗を付加したことを特徴としている。 また、バイパストランジスタのエミッタサイズを分流比
に応じ、大きく（或いは小さく）したことを特徴として
いる。The present invention has a structure in which the bit line drive current shunted to the bypass circuit does not flow to the sense line, and the base potential of the bypass transistor that drives the bit line on the high potential side of the bit line pair is set to a high potential, and the base potential is set to a low potential. A feature is that the base potential of the bypass transistor that drives the side bit line is controlled to a low potential. Another feature is that a resistor is added to the emitter and/or collector of the bypass transistor through which the bypass current flows. Another feature is that the emitter size of the bypass transistor is made larger (or smaller) depending on the shunt ratio.

【作用】[Effect]

本発明によれば、バイパス回路に分流したビット線駆動
電流がセンス線に流れないのでセル。ｎ側のセンス線に
はビット線能動電流が流れず、セルｏｆｆ側のセンス線
にはリードライトコントロール用トランジスタを通して
ビット線能動電流が全て流れる。従って、センスに必要
なセンス線ＳＬＯとＳＬＩに流れる電流の差は従来より
大きくなるのでセンス回路の高速化が可能となる。 また、上記バイパストランジスタのエミッタとコレクタ
（或いはいずれか一方）に抵抗を付加することにより、
選択されたワード線電位とバイパス回路の基準電位線Ｖ
Ｒの電位との電位差の変動に対する、メモリセルとバイ
パス回路に分流する電流の変化の感度を下げる。この結
果、メモリセル電流の変動が低減され、記憶内容の保護
に有効である。 また、バイパストランジスタのエミッタサイズをメモリ
セルトランジスタのエミッタサイズより分流比倍大きく
することにより、メモリセルには従来と同じ大きさの電
流しか流さずに、ビット線寵動電流を従来の分流比倍に
増大できるので、ビット線及び、センス回路の高速能動
が可能になる。According to the present invention, the bit line drive current shunted to the bypass circuit does not flow to the sense line. No bit line active current flows through the sense line on the n side, and all bit line active current flows through the sense line on the cell OFF side through the read/write control transistor. Therefore, the difference between the currents flowing through the sense lines SLO and SLI required for sensing becomes larger than in the conventional case, so that the speed of the sensing circuit can be increased. Also, by adding a resistor to the emitter and collector (or either one) of the bypass transistor,
Selected word line potential and bypass circuit reference potential line V
The sensitivity of the current shunted to the memory cell and the bypass circuit to changes in the potential difference with respect to the potential of R is reduced. As a result, fluctuations in memory cell current are reduced, which is effective in protecting stored contents. In addition, by making the emitter size of the bypass transistor twice as large as the emitter size of the memory cell transistor at a shunt ratio, the bit line drift current can be reduced to twice the shunt ratio as before, while only allowing the same amount of current to flow through the memory cell. This allows high-speed activation of bit lines and sense circuits.

【実施例】【Example】

本発明による実施例を第１図を用いて説明する。 第１図の回路構成は第８図に示す従来の回路構成と比べ
、バイパス回路の構成のみが異なる。 本発明によるバイパス回路ＮＢＰＩは、ベースがビット
線ＢＬＩＯに接続されたトランジスタＱＣＩＯと、ベー
スがビット線ＢＬＩＩに接続されたＱＣＩＩの各々のエ
ミッタが共通に電流源ＩＣに接続されたカレントスイッ
チを持っている。また、ＱＣｌｏのコレクタが抵抗ＲＩ
Ｏに、ＱＣｌｌのコレクタが抵抗Ｒ１１に接続され、各
々の抵抗の他端は基準電位線ＶＲに接続されている。ま
た、エミッタがビット線ＢＬＩＯに接続され、ビット線
ＢＬＩＯに流れるビット線駆動電流をバイパスするため
の、バイパストランジスタＱＢＰＩＯのベースがＱＣＩ
Ｉのコレクタに接続されている。 一方、エミッタがビット線ＢＬＩＩに接続され、ビット
線ＢＬＩＩに流れるビット線間動電流をバイパスするた
めのバイパストランジスタＱＢＰ１１のベースがＱＣｌ
ｏのコレクタに接続されている。 さらに、ＱＢＰＩＯとＱＢＰＩＩのコレクタは従来回路
と異なり、センス線に接続されずグランドに接続されて
いる。また、ＱＷは書込み制御用トランジスタであり書
込み時にＱＢＰＩＯとＱＢＰＩＩのベース電位を両方高
くするためにある。 この回路構成において読出し状態では、例えばワード線
Ｗｌ、及びビット線選択信号線Ｙ１が選択で、メモリセ
ルＭｌｌのトランジスタＱＭＯがｏｎとすると、この時
の電位関係はビット線ＢＬ１０の方がビット線ＢＬＩ　
１より電位が高く、また、書込み制御用トランジスタＱ
Ｗのベース電位が両ビット線電位より低い設定であるた
め、バイパス回路のトランジスタＱＣ１０がｏｎとなり
、バイパストランジスタＱＰＢ　１１のベース電位が低
下する。 このため、リードライトコントロール用トランジスタＱ
ＲＩＯ及びＱＲｌｌのベース電位ＶＷＣＯ及びＶＷＣｌ
は、メモリセルトランジスタＱＭＯ及びバイパストラン
ジスタＱＢＰＩＯのベース電位より低く、一方、メモリ
セルトランジスタＱＭ１及びバイパストランジスタＱＢ
ＰＩＩのベース電位より高い電位関係となる。 この結果、ビット線廃動電流ＩＲＱは、一部はメモリセ
ルに他の一部はバイパストランジスタＱＰＢ１．Ｏに流
れ、センスＩ！ｓＬｏに流れない。−方、ビット線廃動
電流ＩＲＩは、リードライトコントロール用トランジス
タＱＲＩＩを通して全てセンス線ＳＬＩに流れる。この
ように、センスに必要なセンス線ＳＬＯとＳＬＩに流れ
る電流差は従来より大きくなるのでセンス回路の高速化
が可能となる。 次に書込み動作を説明する。 上記読出し状態の電位関係において、リードライトコン
トロール用トランジスタＱＲＩＯのベース電位ｖｗｃｏ
をメモリセルトランジスタＱＭＯのベース電位より高く
し、同時にバイパス回路の書込み制御用トランジスタＱ
Ｗのベースｔ　位ＶＷを両ビット線電位より高くする。 この結果、トランジスタＱＭＯ及びＱＣｌｏはｏ　ｆ　
ｆ　Ｌ、、メモリセルトランジスタＱＭＩ及びバイパス
トランジスタＱＰＢ　１１のベース電位が高くなり、ビ
ット線陳動電流ＩＲＩがトランジスタＱＭＩとＱＰＢＩ
Ｉから分流することになり、情報が書き換わる。 このように、書込み時もビット線駆動電流がメモリセル
とバイパス回路に分流するので、メモリセルに過大な電
流が流れず安定な書込みが可能である。書込み後、書込
み制御用トランジスタＱＷのベース電位ＶＷが元の読出
し時の電位になると、両ビット線の内、ＢＬｌｌの電位
の方がＢＬＩＯの電位より高いのでトランジスタＱＣＩ
ＯがＯｆｆでトランジスタＱＣ１１がＯｎとなり、バイ
パストランジスタＱＰＢ１０のベース電位がリードライ
トコントロール用トランジスタＱＲＩＯのベース電位ｖ
ｗｃｏより低くなる。この結果、ビット線暉動電流ＩＲ
Ｑは全てトランジスタＱＲＩＯを通してセンス線ＳＬＯ
に流れ、書込み後の情報が読出される。 以上、ビット線駆動電流を一方のセンス線には全て流し
、他方のセンス線には全く流さない回路構成にすること
でセンスに必要なセンス線ｓＬ。 とＳＬＩに流れる電流の差は従来より大きくなるのでセ
ンス回路の高速化が可能となる。 次に別の実施例を第２図を用いて説明する。 第２図の回路構成は第１図の実施例とほとんど同じであ
り、第１図では書込み制御用トランジスタを１つ備えて
いるのに対し、第２図では書込み制御用トランジスタＱ
Ｗ１０とＱＷＩＩの２つを備えていることが異なる。Ｑ
ＷｌｏはＱＣＩＩと並列に、また、ＱＷＩＩはＱＣｌｏ
と並列に接続され、カレントスイッチを形成している。 この回路構成において読出し状態では、ＱＷＩＯとＱＷ
ＩＩのベース電位は両ビット線電位より低く設定され、
読出し動作は第１図の実施例で説明の動作と全く同じで
ある。一方、書込み動作は例えばメモリセルＭｌｌのト
ランジスタＱＭＯがｏｎであるとすると、リードライト
コントロール用トランジスタＱＲＩＯのベース電位ｖｗ
ｃｏをメモリセルトランジスタＱＭＯのベース電位より
高くし、同時にバイパス回路の書込み制御用トランジス
タＱＷ１．１のベース電位ｖＷＯを両ビット線電位より
高くする。 この結果、情報は書き換わり、また、電流源ＩＣの電流
がトランジスタＱＷ１１を通して抵抗Ｒ１０し４即流れ
、バイパストランジスタＱＰＢ　１０のベース電位がリ
ードライトコントロール用トランジスタＱＲ１０のベー
ス電位ｖｗｃｏより低くなる。従って、第１図の実施例
の場合より書込み動作が高速に行なわれる。 次に第３図を用いて、メモリセルの情報を安定に読出す
ために、メモリセルとバイパス回路に分流して流れる電
流の比を補償するのに好適な実施例を説明する。 第３図のバイパス回路ＮＢＰＩは第１図のバイパス回路
を基にしており、抵抗ＲＩＯ及びＲ１１と、基準電位線
ＶＲとの間に抵抗ＲＦＩＯ及びＲＦｌｌを各々挿入し、
抵抗ＲＩＯとＲＦＩＯの接続点、及び抵抗Ｒ１１とＲＦ
ＩＩの接続点にバイパストランジスタＱＢＰＩＯ及びＱ
ＢＰＩＩのコレクタを各々接続している。また、バイパ
ストランジスタＱＢＰＩＯ及びＱＢＰＩＩのエミッタと
ビット線ＢＬＩＯ及びＢＬＩ　１の間に抵抗ＲＥＩＯ及
びＲＥＩＩを各々挿入した回路構成になっている。 ＲＥＩＩは第４図に示すように１選択されたワード線電
位とバイパス回路の基準電位線ＶＲの電位との電位差に
対する、メモリセルとバイパス回路に分流する電流の変
化を小さくする効果がある。 従って、本発明の場合、メモリセルに流れる電流を許容
範囲内にするには上記電位差の変動をＶ２で示す変動よ
り小さくすれば良く、この許容変動幅ｖ２は従来の場合
の許容変動幅ｖ１より広くなる。このことは、上記電位
差の変動に対する動作の安定性を拡大する効果がある。 次に第５図を用いて上記と同様にメモリセルとバイパス
回路に分流して流れる電流の比を補償するのに好適な別
の実施例を説明する。 第５図のバイパス回路ＮＢＰ１は第２図のバイパス回路
を基にしており、抵抗ＲＩＯ及びＲ１１の接続点と、基
準電位線ＶＲとの間に抵抗ＲＦＩを挿入し、該抵抗ＲＦ
Ｉと、抵抗ＲＩＯ及びＲ１１の接続点にバイパストラン
ジスタＱＢＰＩＯ及びＱＢＰＩＩのコレクタを接続して
いる。また、バイパストランジスタＱＢＰＩＯ及びＱＢ
ＰＩＩのエミッタとビット線ＢＬＩＯ及びＢＬＩ　１の
間に抵抗ＲＥＩＯ及びＲＥＩＩを各々挿入した回路構成
になっている。 この回路構成においても抵抗ＲＦ１．ＲＥＩＯ１ＲＥ１
１により、第３図の実施例同様、メモリセルとバイパス
回路に分流して流れる電流の比を補償する効果があり、
メモリセルの記憶内容の保護に有効である。 尚、第３図及び第５図ではバイパス電路であるバイパス
トランジスタのエミッタとコレクタに抵抗を付加してい
るが、いずれか一方に付加しても効果がある。 従って、第６図の実施例に示すように従来のバイパス回
路ＢＰＩのバイパストランジスタＱＢＰ１０及びＱＢＰ
ＩＩのエミッタとビットｆｉＢＬ１０及びＢＬＩＩの間
に抵抗ＲＥＩＯ及びＲＥｌｌを各々挿入した回路構成の
場合でも第３図の実施例の説明と同様の効果がある。 また、第７図に示す別の実施例の場合でも同様１は、エ
ミッタに抵抗ＲＥＩＯ及びＲＥＩＩが各々付加されたバ
イパストランジスタＱＢＰＩＯ及びＱＢＰＩＩと、リー
ドライトコントロール用トランジスタＱＲＩＯ及びＱＲ
Ｉ　１が各々並列に接続され、各々のコレクタはセンス
線ＳＬＯ及びＳＬｌに接続されており従来のセンス方式
をとっている。 しかし、バイパストランジスタＱＢＰＩＯと抵抗ＲＩＯ
の接続点、及びバイパストランジスタＱＢＰＩＩと抵抗
Ｒ１１の接続点に、ベースがビット線選択信号線Ｙ１に
接続されたトランジスタＱＣＩＯ及びＱＣＩＩのコレク
タが各々接続されている。該トランジスタＱＣＩＯ及び
ＱＣｌｌのエミッタは他のビット線対に設けられるバイ
パス回路と共通に用いられる電流源ＩＣＯ及びＩＣＩに
各々接続されている。また、トランジスタＱＣＩＯ及び
ＱＣＩＩのコレクタには書込み制御用トランジスタＱＷ
ＩＯ及びＱＷＩＩのエミッタが接続されている。 この回路構成では、Ｙ１電位が選択のときバイパス回路
のトランジスタＱＣＩＯ及びＱＣｌｌを通して電流源Ｉ
ＣＯ及びＩＣＵの電流が抵抗Ｒ１０及びＲ１１に各々流
れ１両バイパストランジスタのベース電位が決まる。こ
の時、従来回路の説明と同様にメモリセルとバイパス回
路にビット線開動電流が所定の分流比で分流して流れ、
情報が読出される。この場合も、バイパストランジスタ
に付加した抵抗により該分流比の補償効果が得られる。 一方、Ｙ１電位が非選択のときは電流ｇＩｃ。 及びＩＣＩの電流が抵抗ＲＩＯ及びＲＬｌに流れず、両
バイパストランジスタのベース電位が高くなる。この結
果、ビット線ＢＬＩＯ１Ｂ　Ｌ　１．１の電位は高く、
且つ同電位にクランプされるため、ワード線半選択のメ
モリセルの情報保持の安定化に効果がある。 次にビット線の開動、及びセンス回路の高速化を行なう
別の方法について説明する。 高速化はビット線凍動電流を増大し、メモリセパストラ
ンジスタに流すことで遠戚される。このためには、第１
図〜第３図、及び第５図〜第７図に示すバイパス回路の
基準電位！ＩＶＲの電位を高くし、バイパストランジス
タのベース電位をメモリセルのｏｎ側トランジスタのベ
ース電位より高くすることが一つの方法である。 他の方法としては、バイパストランジスタのエミッタサ
イズをメモリセルトランジスタのエミッタサイズより分
流比倍大きくする方法がある。この方法では、ビット線
開動電流を従来の分流比倍に増大してもメモリセルには
従来と同じ大きさの電流しか流さないことができるので
、ピッ１〜線及び、センス回路の高速駆動が可能になる
。この方法は前者の方法しこ比べ、バイパス回路の基準
電位線ＶＲの電位とメモリセルのｏｎ側トランジスタの
ベース電位との電位差をあまり大きくせずにビット線開
動電流の増大が遠戚できる。このため、ＶＲ電位の設計
及び分流比の補償が容易である。 ［発明の効果１ 以上、本発明によれば、ビット線開動電流の増大に伴い
、ビット線及びセンス回路の高速駆動が可能となり、ア
クセス時間の高速化ができる。An embodiment according to the present invention will be described with reference to FIG. The circuit configuration shown in FIG. 1 differs from the conventional circuit configuration shown in FIG. 8 only in the configuration of the bypass circuit. The bypass circuit NBPI according to the present invention includes a transistor QCIO whose base is connected to the bit line BLIO, a transistor QCII whose base is connected to the bit line BLII, and a current switch whose emitters are commonly connected to a current source IC. There is. Also, the collector of QClo is resistor RI
0, the collector of QCll is connected to a resistor R11, and the other end of each resistor is connected to a reference potential line VR. Further, the emitter is connected to the bit line BLIO, and the base of the bypass transistor QBPIO is connected to the QCI for bypassing the bit line drive current flowing to the bit line BLIO.
It is connected to the collector of I. On the other hand, the emitter is connected to the bit line BLII, and the base of the bypass transistor QBP11 for bypassing the bit line dynamic current flowing to the bit line BLII is QCl.
connected to the collector of o. Furthermore, unlike the conventional circuit, the collectors of QBPIO and QBPII are not connected to the sense line but to the ground. Further, QW is a write control transistor and is provided to raise both the base potentials of QBPIO and QBPII during writing. In this circuit configuration, in a read state, for example, if the word line Wl and the bit line selection signal line Y1 are selected and the transistor QMO of the memory cell Mll is turned on, the potential relationship at this time is that the bit line BL10 is higher than the bit line BLI.
1, and the write control transistor Q
Since the base potential of W is set lower than both bit line potentials, the transistor QC10 of the bypass circuit is turned on, and the base potential of the bypass transistor QPB11 decreases. For this reason, the read/write control transistor Q
Base potentials VWCO and VWCl of RIO and QRll
is lower than the base potential of memory cell transistor QMO and bypass transistor QBPIO, while memory cell transistor QM1 and bypass transistor QB
The potential relationship is higher than the base potential of PII. As a result, bit line deactivation current IRQ flows partly to the memory cells and partly to the bypass transistors QPB1. Flow to O, sense I! Does not flow to sLo. On the other hand, the bit line dead current IRI flows entirely to the sense line SLI through the read/write control transistor QRII. In this way, the difference in current flowing through the sense lines SLO and SLI required for sensing is greater than in the conventional case, so the speed of the sensing circuit can be increased. Next, the write operation will be explained. In the above potential relationship in the read state, the base potential vwco of the read/write control transistor QRIO
is made higher than the base potential of the memory cell transistor QMO, and at the same time, the write control transistor Q of the bypass circuit
The base t potential of W (VW) is made higher than both bit line potentials. As a result, transistors QMO and QClo are of
f L,, the base potential of the memory cell transistor QMI and the bypass transistor QPB11 becomes high, and the bit line operating current IRI increases to the level of the transistors QMI and QPBI.
The flow will be diverted from I, and the information will be rewritten. In this way, even during writing, the bit line drive current is divided between the memory cell and the bypass circuit, so that stable writing is possible without excessive current flowing through the memory cell. After writing, when the base potential VW of the write control transistor QW returns to the original read potential, the potential of BLll is higher than the potential of BLIO among both bit lines, so transistor QCI
When O is off, the transistor QC11 is turned on, and the base potential of the bypass transistor QPB10 becomes the base potential v of the read/write control transistor QRIO.
It will be lower than wco. As a result, the bit line perturbation current IR
Q is all connected to sense line SLO through transistor QRIO
The information after writing is read out. As described above, the sense line sL necessary for sensing is achieved by configuring the circuit to allow all of the bit line drive current to flow through one sense line and not to flow it at all through the other sense line. Since the difference between the current flowing through the SLI and the current flowing through the SLI is larger than that in the conventional case, the speed of the sense circuit can be increased. Next, another embodiment will be explained using FIG. 2. The circuit configuration in FIG. 2 is almost the same as the embodiment in FIG. 1, and while FIG. 1 has one write control transistor, FIG.
The difference is that it has two components: W10 and QWII. Q
Wlo is in parallel with QCII, and QWII is in parallel with QClo.
and is connected in parallel to form a current switch. In this circuit configuration, in the read state, QWIO and QW
The base potential of II is set lower than both bit line potentials,
The read operation is exactly the same as that described in the embodiment of FIG. On the other hand, in the write operation, for example, if the transistor QMO of the memory cell Mll is on, the base potential of the read/write control transistor QRIO is vw.
co is made higher than the base potential of the memory cell transistor QMO, and at the same time, the base potential vWO of the write control transistor QW1.1 of the bypass circuit is made higher than both bit line potentials. As a result, the information is rewritten, and the current from the current source IC immediately flows through the transistor QW11 to the resistor R10, and the base potential of the bypass transistor QPB10 becomes lower than the base potential vwco of the read/write control transistor QR10. Therefore, the write operation can be performed faster than in the embodiment of FIG. Next, with reference to FIG. 3, a preferred embodiment will be described for compensating the ratio of the currents that are divided into the memory cell and the bypass circuit in order to stably read information from the memory cell. The bypass circuit NBPI in FIG. 3 is based on the bypass circuit in FIG. 1, and includes resistors RFIO and RFll inserted between the resistors RIO and R11 and the reference potential line VR, respectively.
Connection point between resistors RIO and RFIO, and resistors R11 and RF
Bypass transistors QBPIO and Q
BPII collectors are connected to each. Further, the circuit configuration is such that resistors REIO and REII are inserted between the emitters of bypass transistors QBPIO and QBPII and bit lines BLIO and BLI1, respectively. As shown in FIG. 4, REII has the effect of reducing the change in the current shunted to the memory cell and the bypass circuit with respect to the potential difference between the potential of one selected word line and the potential of the reference potential line VR of the bypass circuit. Therefore, in the case of the present invention, in order to keep the current flowing through the memory cell within the permissible range, it is sufficient to make the fluctuation in the potential difference smaller than the fluctuation indicated by V2, and this permissible fluctuation range v2 is smaller than the permissible fluctuation range v1 in the conventional case. It becomes wider. This has the effect of increasing the stability of operation against fluctuations in the potential difference. Next, another embodiment suitable for compensating the ratio of the current divided into the memory cell and the bypass circuit will be described using FIG. 5 in the same manner as described above. The bypass circuit NBP1 shown in FIG. 5 is based on the bypass circuit shown in FIG.
The collectors of bypass transistors QBPIO and QBPII are connected to the connection point between I and resistors RIO and R11. In addition, bypass transistors QBPIO and QB
The circuit has a circuit configuration in which resistors REIO and REII are inserted between the emitter of PII and the bit lines BLIO and BLI1, respectively. Also in this circuit configuration, the resistor RF1. REIO1RE1
1 has the effect of compensating the ratio of the current divided into the memory cell and the bypass circuit, as in the embodiment shown in FIG.
This is effective in protecting the storage contents of memory cells. In FIGS. 3 and 5, a resistor is added to the emitter and collector of the bypass transistor, which is a bypass circuit, but it is also effective to add it to either one. Therefore, as shown in the embodiment of FIG. 6, the bypass transistors QBP10 and QBP of the conventional bypass circuit BPI
Even in the case of a circuit configuration in which resistors REIO and REll are inserted between the emitter of II and bits fiBL10 and BLII, respectively, the same effect as described in the embodiment of FIG. 3 can be obtained. Similarly, in the case of another embodiment shown in FIG.
I1 are connected in parallel, and the collectors of each are connected to sense lines SLO and SL1 in a conventional sensing manner. However, bypass transistor QBPIO and resistor RIO
The collectors of transistors QCIO and QCII, whose bases are connected to the bit line selection signal line Y1, are respectively connected to the connection point between the bypass transistor QBPII and the resistor R11. The emitters of the transistors QCIO and QCll are connected to current sources ICO and ICI, respectively, which are used in common with bypass circuits provided for other bit line pairs. In addition, the write control transistor QW is connected to the collectors of the transistors QCIO and QCII.
The emitters of IO and QWII are connected. In this circuit configuration, when the Y1 potential is selected, the current source I
The currents of CO and ICU flow through resistors R10 and R11, respectively, and the base potential of both bypass transistors is determined. At this time, as in the explanation of the conventional circuit, the bit line opening current flows through the memory cell and the bypass circuit at a predetermined dividing ratio.
Information is read. In this case as well, the effect of compensating for the shunt ratio can be obtained by the resistance added to the bypass transistor. On the other hand, when the Y1 potential is not selected, the current gIc. The currents of ICI and ICI do not flow through resistors RIO and RLl, and the base potentials of both bypass transistors become high. As a result, the potential of the bit line BLIO1B L 1.1 is high,
In addition, since they are clamped to the same potential, it is effective in stabilizing information retention in memory cells with half-selected word lines. Next, another method for opening and operating the bit line and increasing the speed of the sense circuit will be described. Speeding up can be achieved by increasing the bit line freezing current and passing it through the memory separation transistor. For this, the first
The reference potential of the bypass circuit shown in Figures 3 and 5 and 7! One method is to increase the potential of IVR and make the base potential of the bypass transistor higher than the base potential of the on-side transistor of the memory cell. Another method is to make the emitter size of the bypass transistor twice as large as the shunt ratio than the emitter size of the memory cell transistor. With this method, even if the bit line opening current is increased to double the current shunt ratio, only the same current can flow through the memory cell as before, so high-speed driving of the pin 1~ line and sense circuit is possible. It becomes possible. Compared to the former method, this method allows the bit line opening current to increase by a distant degree without increasing the potential difference between the potential of the reference potential line VR of the bypass circuit and the base potential of the on-side transistor of the memory cell. Therefore, it is easy to design the VR potential and compensate for the shunt ratio. [Effect of the Invention 1] As described above, according to the present invention, as the bit line opening current increases, the bit line and the sense circuit can be driven at high speed, and the access time can be increased.

【図面の簡単な説明】[Brief explanation of drawings]

第１図〜第３図、及び第５図〜第７図は本発明ｌこ係る
半導体記憶装置の実施例を示す回路図。第４図は本発明
による効果の説明図。第８図は従来の半導体記憶装置の
回路図である。 符号の説明 Ｍｌｌ、Ｍ２１・・・メモリセル、ＳＡ・・・センス回
路、ＮＢＰＩ・・・バイパス回路、Ｗｌ、Ｗ２・・・ワ
ード線、ＢＬＩＯｌＢＬＩＩ・・・ビット線対、ＩＲＱ
、ＩＲＩ・・・ビット線駆動電流、ＱＢＰＩＯ２ＱＢｐ
Ｈ・・・バイパストランジスタ 第？−田1 to 3 and 5 to 7 are circuit diagrams showing embodiments of a semiconductor memory device according to the present invention. FIG. 4 is an explanatory diagram of the effects of the present invention. FIG. 8 is a circuit diagram of a conventional semiconductor memory device. Explanation of symbols Mll, M21...Memory cell, SA...Sense circuit, NBPI...Bypass circuit, Wl, W2...Word line, BLIOlBLII...Bit line pair, IRQ
, IRI...Bit line drive current, QBPIO2QBp
H... Bypass transistor number? - field

Claims (1)

【特許請求の範囲】 １、ワード線とビット線材で駆動されるメモリセルがマ
トリクスに配置されたメモリセルアレイと、ビット線に
供給された駆動電流をバイパスするトランジスタを持つ
半導体記憶装置において、ビット線対の内、高電位側の
ビット線を駆動する該バイパストランジスタのベース電
位は高電位に、低電位側のビット線を駆動する該バイパ
ストランジスタのベース電位は低電位に制御したことを
特徴とする半導体記憶装置。 ２、上記バイパストランジスタのエミッタとコレクタの
いずれか一方もしくは双方に抵抗を付加したことを特徴
とする請求項１記載の半導体記憶装置。 ３、上記バイパストランジスタのエミッタサイズをバイ
パス比に応じ、大きく（或いは小さく）したことを特徴
とする請求項１記載の半導体記憶装置。[Claims] 1. In a semiconductor memory device having a memory cell array in which memory cells driven by word lines and bit lines are arranged in a matrix, and a transistor that bypasses the drive current supplied to the bit lines, The base potential of the bypass transistor that drives the bit line on the high potential side of the pair is controlled to a high potential, and the base potential of the bypass transistor that drives the bit line on the low potential side of the pair is controlled to a low potential. Semiconductor storage device. 2. The semiconductor memory device according to claim 1, wherein a resistor is added to one or both of the emitter and collector of the bypass transistor. 3. The semiconductor memory device according to claim 1, wherein the emitter size of the bypass transistor is increased (or decreased) in accordance with the bypass ratio.