JPH033193A - 半導体記憶回路デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野］ 本発明は高集積半導体記憶回路デバイスに関する。 【従来の技術１ 本発明に関連する技術として例えば「発明協会公開技報
７８−２４０１」が挙げられる。 従来のメモリセルアレーの構成法を第２図及び第３図に
示す。前者はワード線及びビット線を分割しない例であ
り、後者は共に２分割した例である。両者共に比較的小
規模の高速ＲＡＭに用いられている。 この図でワード線選択回路ＷＳおよびワード線駆動回路
ＷＤでワード線が、ビット線選択回路ＢＳ及びビット線
駆動回路ＢＤでビット線が選択駆動されることにより、
メモリセルアレーＣＡの中のメモリセルが選択され、そ
の記憶情報が読み出される。 上記公開技報７８−２４０１の技術は、例えば、第３図
のワード線選択及び駆動回路ＷＳ−，ＷＤに適用される
。この様に従来例ではワード線およびビット線共に２分
割までは可能であるが、さらに多分割することは容易で
ない。 一方、高集積ＲＡＭのアクセス時間を高速化する場合の
課題は、ワード線及びビット線の浮遊容量をいかに高速
で充電及び放電できるかである。 このためには、浮遊容量を小さくするか、大電流で駆動
する必要がある。しかし例えばビット線の駆動電流を大
きくするためには、メモリセルも大電流乱動ができるセ
ルである必要があり、現状ではメモリセルの駆動電流の
制限から、高速化に限度がある。 そこで高速化には、浮遊容量の低減が必要となる。この
ためにはビット線に接続されるメモリセルの浮遊容量の
低減が効果的であるが、メモリセルが駆動される時の動
作余裕度を確保した上でのメモリセルの浮遊容量の低減
は非常に難しい。従って最も効果的なワード線及びビッ
ト線の浮遊容量の低減法は、ワード線及びビット線を多
分割することである。 【発明が解決しようとする課題１ 本発明は高速、高集積ＲＡＭの実現のため、ワード線及
びビット線を多分割し、両線の浮遊容量の充放電に伴う
遅延時間を短縮し、高速なアクセス時間の、高集積なＲ
ＡＭの実現を目的とする。 【課題を解決するための手段ｌ ワード線及びビット線の分割は、両線の選択駆動回路を
２段接続したエミッタホロワ回路で構成し、分割された
ワード線及びビット線を直接駆動する２段目のトランジ
スタのベースを１段目のトランジスタで駆動することに
より可能となる。 【作用】 ワード線及びビット線をｎ分割（ｎ≧３）することによ
り、両線の浮遊容量は分割前に比較して、１　／　ｎと
なり、これらの浮遊容量の充放電に要する遅延時間を短
縮でき、アクセス時間の高速化ができる。又同様にして
、アクセス時間のほぼ等しい、より高集積のＲＡＭを実
現できる。

【実施例】

本発明の一実施例としてのメモリセルアレーＬＣＡの構
成法を第１図に示す。この例はワード線およびビット線
を４分割した例である。 中央にワード線及びビット線選択回路ＷＳ。 ＢＳを配置し、それぞれのメモリセルアレーＣＡの周囲
にワード線及びビット線駆動回路ＷＤ及びＢＤを配置し
ている。選択回路ＷＳ、ＢＳはアドレス信号をデコード
した信号で駆動される。これらの選択回路ＷＳ、ＢＳは
、隣接して配置された駆動回路ＷＤ、ＢＤを駆動すると
共に、メモリセルアレーＣＡにより隔てられて配置され
た駆動回路をも駆動する。これにより従来例の如く各駆
動回路を選択回路ＷＳ、ＢＳに隣接して設ける必要がな
くなり、分割数を大きくしても各選択回路数は、分割し
ない場合と同じにできる。 一般的に選択回路ＷＳ、ＢＳは、電流切り換え回路構成
されるため、消費電力は比較的大きく、そのレイアウト
面積も大きいことから、本発明によれば、多分割してア
クセス時間の高速化を実現出来ると共に、消費電力及び
チップ面積の面でも効果が大きい。 さらに、この時、各駆動回路の全て或いはその１部をマ
ルチエミッタトランジスタで形成し、第４図に示す実施
例のように、メモリセルアレーＣＡの間にまとめて配置
することによりチップ面積を縮小することも可能である
。この図は、第２図の１部（メモリセルアレーの１７４
部分ＬＣＡ−Ｑ）を示している。 第５図にワード線及びビット線の選択回路と駆動回路の
回路構成法の具体例を示す。ワード線選択回路ＷＳは、
ゲート回路ＧＡＸ１とエミッタホロア用トランジスタＱ
ＷＳＩで構成され、ワード線駆動回路を構成するエミッ
タホロア用トランジスタＱＷＤ　１０−ＱＷＤ　１３の
ベースをサブワード線ＸＤＩで駆動する。同様にして、
サブワード線ＸＤＩ、ＸＤｍ、ＸＤｎがアドレス情報に
応じて選択駆動される。一方ビット線選択回路ＢＳは、
ゲート回路ＧＡＹ１とエミッタホロア用トランジスタＱ
ＢＳ１で構成され、ワード線駆動回路を構成するエミッ
タホロア用トランジスタＱＢＤＩＯ〜ＱＢＤ１３のベー
スをサブワード線ＹＤ１で駆動する。同様にして、サブ
ビット線ＹＤＩ。 ＹＤｍ、ＹＤｎがアドレス情報に応じて選択駆動される
。 第６図及び第７図は、両選択翻動回路をより詳細に示し
た回路図である。分割されたメモリセルアレーの各ワー
ド線ＷＬＩＯ−ＷＬ１３はトランジスタＱＷＤＩＯ〜Ｑ
ＷＤｌ　３で駆動される。これらのトランジスタのベー
スは、サブワード線ＸＤＩを介してトランジスタＱＷＳ
Ｉで駆動される。ゲート回路ＧＡＸＬの入力はデコーダ
回路の出力で駆動される。分割されたメモリセルアレー
の各ビット匪動線ＹＤ１０〜ＹＤ１３はトランジスタＱ
ＢＤＩＯ〜ＱＢＤ１３で駆動される。これらのトランジ
スタのベースは、サブビットＩＸＸＤ１を介してトラン
ジスタＱＢＳＬで駆動される。 ゲート回路ＧＡＹ１の人力はデコーダ回路の出力で駆動
される。電流源ＩＥＷ及びＩＥＢＩ。 ＩＥＢＯ〜ＩＥＢ１３は、エミッタホロア電流用の電流
源である。 第８図は、両選択湘動回路でメモリセルアレーを駆動し
た例を示す回路図である。ワード線ＸＤ１０でメモリセ
ルＣＥＩ〜ＣＥｎｔａ：駆動する。−方ビット駆動線Ｙ
ＤＩＯで、ビット線切り換え回路を構成するトランジス
タＱ１）Ｑ３．Ｑ５を駆動する。この切り換え回路は、
読出し電流ＩＲ及びビット線駆動電流ＩＹを１選択され
るビット線対、例えば、ビット駆動線ＹＤＩＯが他の駆
動線ＹＤ２０より高電位に駆動されると、ビット線対Ｄ
１を選択し、ワード線が選択されたメモリセルＣＥＩを
選択し、この記憶情報を読出す。電流源ＩＳＴは、メモ
リセルの記憶情報を保持するための電流を供給する。抵
抗Ｒ１及びＲ２とトランジスタＱＢＩ及びＱＢ２は、ビ
ット線駆動電流ＩＹと共にビット線の電位を規定する回
路を構成している。 第９図は、サブワード線及びサブビット線を構成するに
好適な４層配線構造の断面図を示した図である。配線層
ＭＥＩ〜ＭＥ４と、１間絶縁膜ＩＮＳ及び保護膜ＰＲＯ
とで構成されている。 、本発明では、配線層ＭＥ３とＭＥ４で、サブワード線
とサブビット線を構成するのが望ましい。 無論、サブワード線はワード線と並行して走るため、両
者を配置１ＮＭＥ４で構成することも可能である。 同様にサブビット線はビット線と並行して走るため１両
者を配線層ＭＥ３で構成することも可能である。この時
、サブワード線又はサブビット線が走る必要のない周辺
のメモリセルを構成するメモリセルの配ＡＩ（中央部の
メモリセルで、サブワード線又はサブビット線用に用い
た配線）を、例えば制御回路の制御信号、アドレス信号
あるいはクロック信号用など、他の信号線用として用い
ることにより、これらの信号線用のレイアウト領域が不
要となり、チップ面積の縮小が可能になる。 さらにこの時５周辺のメモリセルアレーを構成するメモ
リセルと、中心部のメモリセルアレーを構成するメモリ
セルとで異なったレイアウトのメモリセルを用いること
も可能である。 さらに４層以上の多層配線技術を用いることも可能であ
る。なお、サブワード線及びサブビット線は、エミッタ
ホロアで駆動されているので、配線の浮遊容量等の充放
電は、高速に行われるため、両線を設けたことによる遅
延時間の増大は小さくできる。 第１０図はメモリセルの代表例としてのバイポーラＲＡ
Ｍに使用されているメモリセルの回路図である。ワード
線ＷＬＵと保持電流供給線ＷＬＬ及びビット線ＢＬＬと
ＢＬＲとでメモリセルは駆動されている。 第１１図に本発明適用時の配線層の１実施例を示す。ワ
ード線ＷＬＵと保持電流供給線ＷＬＬに並行して、サブ
ワード線ＸＤが設けられている。 またビット線ＢＬＬとＢＬＲに並行して、サブビット線
ＹＤが設けられている。この実施例では、ワード線及び
サブワード線を配線層ＭＥ３で、ビット線及びサブビッ
ト線を配線／１ＭＥ４で形成した例である。 第１２図は、もう１つの配線層の構成例を示す。 サブワード線ＸＤＩとＸＤｍ及びサブビット線ＹＤ１と
ＹＤｍが隣接して配置されていることに特徴がある。こ
れによりサブワード線及びサブビット線が不要な、例え
ば第４図のセルアレーＣＡ−１を構成するメモリセルの
配線層の配置を、第１３図に示すように、第１２図の隣
接するサブワード線及びサブビット線を一体化すること
ができ、例えばこれを電源線として用いた時、その配線
抵抗による電圧降下を小さくする事が可能になる。 第１４図は上記のメモリセルアレー群ＬＣＡを４個、さ
らに１チツプに集積化した実施例である。 この場合、各メモリセルアレー群ＬＣＡで入力信号を共
通に使用する場合がある。この時、例えば。 メモリセルアレーへのアドレス信号の分配を高速に行な
うことにより、より高速のＲＡＭを実現できる。 第１５図に示すベース接地トランジスタを用いた論理回
路は、このための１実施例を示す回路図である。この論
理回路は、信号線の電位をほぼ一定に保ったままで信号
の伝達が出来るので、信号線が長く配線の浮遊容量が大
きい場合でも、この容部充放電による遅延時間が小さく
、高速化に適した回路である。この回路は、トランジス
タＱ１０、Ｑｌｌ及び電流源１１０で構成された電流切
り換え回路と、ベース接地トランジスタＱ２０゜Ｑ２１
を主に構成された検出回路ＳＡと、エミッタホロアトラ
ンジスタＱ２０．Ｑ２１を主に構成された出力回路ＯＢ
とからなっている。ベース接地トランジスタの作用によ
り５、信号線５ＧＩＯ。 ５Ｇ１１の電位変化は、電流変化分に相当する、トラン
ジスタのベース・エミッタ順方向電圧ＶＢＥの変化分の
みであり、数１０ｍＶ以下と小さくできる。これにより
浮遊容量ＣＷの充放電に要する遅延時間を小さくできる
ため、第１４図に示すようなチップ構成のＲＡＭ内の信
号伝達に好適である。 このようにワード線及びビット線を多分割したメモリセ
ルアレーとベース接地トランジスタを用いた論理回路で
アドレス信号等を分配することにより、高速で、高集積
のＲＡＭ、あるいは、ＲＡＭを含むＡＳ　ＩＣ−ＲＡＭ
等の半導体回路デバイス、を実現出来る。 第１６図は、入力段の電流切り換え回路を、シリーズゲ
ートとクロック信号ＣＬＫを用いてラッチ化した例であ
る。レベルシフト回路ＬＳを用いてラッチに用いるフィ
ードバック信号を発生している。これにより、メモリセ
ルアレー群の入力信号のタイミングを揃えることが可能
になり、例えばアドレス信号間の位相差（スキュー）に
よるメモリセルの記憶動作余裕度の減少等の問題を解消
できるので、より動作の安定なＲＡＭの実現が可能にな
る。同様な論理回路を、メモリセルアレーの出力信号に
適用しても、同様な効果が得られる。 第１７図は、ＲＡＭと論理回路を同一チップに集積した
論理付きＲＡＭ、いわゆるＡｓ　Ｉ　ＣＲＡＭに適用し
た実施例である。論理回路等と１チツプ化することによ
り、論理回路とＲＡＭ間の信号の伝送に要する時間が、
大幅に軽減できるので本発明の効果を有効にシステムの
性能向上に役立てることが出来る。

【発明の効果］ 第１８図にビット線光たりのメモリセル数とアクセス時
間の関係を示す。セル数が６４個までは、アクセス時間
の増加は小さいが、１２８個にした場合、アクセス時間
が急激に増大することを示している。さらに２５６個で
は、アクセス時間が６４個の場合に比べ２倍と大きくな
ってしまうことを示している。言い変えれば、２５６個
から６４個へと、４分割することによりアクセス時間を
１７２に高速化できることを示しており１本発明の効果
が大きいことを示している。 以上、ワード線およびビット線を４分割した例で説明し
たが、本発明は、３分割以上の多分割に容易に適用でき
る。またメモリセルに関して、バイポーラのセルについ
てのみ説明しているが、同様なエミッタホロア用トラン
ジスタを２段に縦続接続した形式を主体とする選択回路
及び駆動回路で選択駆動できるメモリセルならば、ＭＯ
Ｓトランジスタを主体に構成されたメモリセルを用いた
ＲＡＭ、すなわち、Ｂｉ−ＣＭＯ８ＲＡＭにも容易に本
発明を適用できる。また上記の説明では、エミッタホロ
ア用トランジスタはバイポーラトランジスタで説明して
いるが、ＭＯＳトランジスタをソースホロア接続して置
換することにより、ＭＯ８ＲＡＭにも本発明を適用でき
る。 ４）【図面の簡単な説明】 第１図、第４図は本発明の一実施例のメモリセルアレー
の構成を示す平面図、第２図及び第３図は従来例のメモ
リセルアレーの構成を示す平面図、第５図はワード線及
びビット線の選択回路と駆動回路の回路構成図、第６図
及び第７図は両選択州動回路をより詳細に示した回路図
、第８図は両選択關動回路でメモリセルアレーを駆動し
た例を示す回路図、第９図はサブワード線及びサブビッ
ト線を構成するに好適な４層配線構造の断面図、第１０
図はメモリセルの一例を示す回路図、第１１図、第１２
図、第１３図は本発明の実施例における配線層の構造を
示す平面図、第１４図はもう１つの実施例を示すチップ
上のメモリセルアレーの配置を示す平面図、第１５図は
アドレス信号等の伝達に好適なベース接地トランジスタ
を用いた論理回路図、第１６図は第１５図に示した論理
回路をラッチ化した回路図、第１７図は第３の実施例を
示すＡＳＩＣＲＡＭのチップ構成を示す平面図、第１８
図はビット縁当たりのメモリセル数とアクセス時間の関
係を示す図である。 符号の説明 ＷＳ、ＢＳ・・・ワード線及びビット線選択回路ＣＡ・
・・メモリセルアレー ＷＤ、ＢＤ・・・ワード線及びビット線駆動回路ＷＳ・
・・ワード線選択回路 ＧＡＸｌ・・・ゲート回路 ＱＷＳＩ、ＱＷＤＩＯ〜ＱＷＤ　１３・・・エミッタホ
ロア用トランジスタ ＸＤＩ、ＸＤｍ、ＸＤｎ−サブワード線ＢＳ・・・ビッ
ト線選択回路 ＧＡＹｌ・・・ゲート回路 ＱＢＤＩ、ＱＢＤＩＯ−ＱＢＤＩ３・・・エミッタホロ
ア用トランジスタ Ｙ　Ｄ　ｌ　、　Ｙ　Ｄ　ｍ　、　Ｙ　Ｄ　ｎ−サブビ
ット線ＷＬ１０〜ＷＬ１３・・・ワード線 ＹＤＩＯ〜ＹＤ１３・・・ビット駆動線ＩＥＢＩ、ＩＥ
Ｂ１０〜ＩＥＢ１３・・・電流源５ＧＩＯ，５Ｇ１１・
・・信号線 ＳＡ・・・検出回路 ＯＢ・・・出力回路 ＬＳ・・・レベルシフト回路 ＣＬＫ・・・クロック信号 寮 ２ 図 第 仄 第 ？ ヌ メ ／２ 図 第 １３区 Ｌ−＋−−＋＋　　　　　　　Ｊ ｒ−一

Claims (1)

1. 【特許請求の範囲】 １）ワード線群とビット線群とそれらで駆動されるメモ
   リセルとからなるメモリセルアレーが二次元的に配置さ
   れた半導体記憶回路デバイスにおいて、上記メモリセル
   アレーが、Ｘ方向Ｙ方向共に、少なくとも３個以上配置
   され、ワード線を駆動する第１のトランジスタ及びビッ
   ト線を騒動する第２のトランジスタは、それぞれのメモ
   リセルアレーに隣接して設けられ、上記第１のトランジ
   スタのベース及び、上記第２のトランジスタのベースは
   、少なくとも１部が、メモリセルアレー部を通過する配
   線層で構成した第１及び第２のそれぞれ別の信号線で接
   続され、第１の信号線は、アドレス信号に応じてワード
   線を選択駆動するデコーダからの信号で駆動される第３
   のトランジスタで駆動され、第２の信号線は、アドレス
   信号に応じてビット線を選択駆動するデコーダからの信
   号で駆動される第４のトランジスタで駆動されているこ
   とを特徴とする半導体記憶回路デバイス。 ２）同１のデコーダの出力信号で駆動される多分割され
   たワード線又はビット線を駆動する駆動信号を伝送する
   に用いられている配線が、１部のメモリセルアレーでは
   、他の信号の伝送用として用いられていることを特徴と
   する請求項第１項記載の半導体記憶回路デバイス。 ３）請求項第１項記載の配置をなすメモリセルアレーが
   、チップ内に少なくとも１個所以上配置されていること
   を特徴とする半導体記憶回路デバイス。 ４）請求項第１項記載の配置をなすメモリセルアレーが
   、チップ内に少なくとも２個所以上配置されており、メ
   モリセルアレー間で共通に使用されている入力信号及び
   メモリセルアレーからの出力信号の伝送に、ベース接地
   トランジスタを用いた論理回路が用いられていることを
   特徴とする、半導体記憶回路デバイス。