JPH033193A - 半導体記憶回路デバイス - Google Patents
半導体記憶回路デバイスInfo
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Abstract
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Description
78−2401」が挙げられる。 従来のメモリセルアレーの構成法を第2図及び第3図に
示す。前者はワード線及びビット線を分割しない例であ
り、後者は共に2分割した例である。両者共に比較的小
規模の高速RAMに用いられている。 この図でワード線選択回路WSおよびワード線駆動回路
WDでワード線が、ビット線選択回路BS及びビット線
駆動回路BDでビット線が選択駆動されることにより、
メモリセルアレーCAの中のメモリセルが選択され、そ
の記憶情報が読み出される。 上記公開技報78−2401の技術は、例えば、第3図
のワード線選択及び駆動回路WS−,WDに適用される
。この様に従来例ではワード線およびビット線共に2分
割までは可能であるが、さらに多分割することは容易で
ない。 一方、高集積RAMのアクセス時間を高速化する場合の
課題は、ワード線及びビット線の浮遊容量をいかに高速
で充電及び放電できるかである。 このためには、浮遊容量を小さくするか、大電流で駆動
する必要がある。しかし例えばビット線の駆動電流を大
きくするためには、メモリセルも大電流乱動ができるセ
ルである必要があり、現状ではメモリセルの駆動電流の
制限から、高速化に限度がある。 そこで高速化には、浮遊容量の低減が必要となる。この
ためにはビット線に接続されるメモリセルの浮遊容量の
低減が効果的であるが、メモリセルが駆動される時の動
作余裕度を確保した上でのメモリセルの浮遊容量の低減
は非常に難しい。従って最も効果的なワード線及びビッ
ト線の浮遊容量の低減法は、ワード線及びビット線を多
分割することである。 【発明が解決しようとする課題1 本発明は高速、高集積RAMの実現のため、ワード線及
びビット線を多分割し、両線の浮遊容量の充放電に伴う
遅延時間を短縮し、高速なアクセス時間の、高集積なR
AMの実現を目的とする。 【課題を解決するための手段l ワード線及びビット線の分割は、両線の選択駆動回路を
2段接続したエミッタホロワ回路で構成し、分割された
ワード線及びビット線を直接駆動する2段目のトランジ
スタのベースを1段目のトランジスタで駆動することに
より可能となる。 【作用】 ワード線及びビット線をn分割(n≧3)することによ
り、両線の浮遊容量は分割前に比較して、1 / nと
なり、これらの浮遊容量の充放電に要する遅延時間を短
縮でき、アクセス時間の高速化ができる。又同様にして
、アクセス時間のほぼ等しい、より高集積のRAMを実
現できる。
成法を第1図に示す。この例はワード線およびビット線
を4分割した例である。 中央にワード線及びビット線選択回路WS。 BSを配置し、それぞれのメモリセルアレーCAの周囲
にワード線及びビット線駆動回路WD及びBDを配置し
ている。選択回路WS、BSはアドレス信号をデコード
した信号で駆動される。これらの選択回路WS、BSは
、隣接して配置された駆動回路WD、BDを駆動すると
共に、メモリセルアレーCAにより隔てられて配置され
た駆動回路をも駆動する。これにより従来例の如く各駆
動回路を選択回路WS、BSに隣接して設ける必要がな
くなり、分割数を大きくしても各選択回路数は、分割し
ない場合と同じにできる。 一般的に選択回路WS、BSは、電流切り換え回路構成
されるため、消費電力は比較的大きく、そのレイアウト
面積も大きいことから、本発明によれば、多分割してア
クセス時間の高速化を実現出来ると共に、消費電力及び
チップ面積の面でも効果が大きい。 さらに、この時、各駆動回路の全て或いはその1部をマ
ルチエミッタトランジスタで形成し、第4図に示す実施
例のように、メモリセルアレーCAの間にまとめて配置
することによりチップ面積を縮小することも可能である
。この図は、第2図の1部(メモリセルアレーの174
部分LCA−Q)を示している。 第5図にワード線及びビット線の選択回路と駆動回路の
回路構成法の具体例を示す。ワード線選択回路WSは、
ゲート回路GAX1とエミッタホロア用トランジスタQ
WSIで構成され、ワード線駆動回路を構成するエミッ
タホロア用トランジスタQWD 10−QWD 13の
ベースをサブワード線XDIで駆動する。同様にして、
サブワード線XDI、XDm、XDnがアドレス情報に
応じて選択駆動される。一方ビット線選択回路BSは、
ゲート回路GAY1とエミッタホロア用トランジスタQ
BS1で構成され、ワード線駆動回路を構成するエミッ
タホロア用トランジスタQBDIO〜QBD13のベー
スをサブワード線YD1で駆動する。同様にして、サブ
ビット線YDI。 YDm、YDnがアドレス情報に応じて選択駆動される
。 第6図及び第7図は、両選択翻動回路をより詳細に示し
た回路図である。分割されたメモリセルアレーの各ワー
ド線WLIO−WL13はトランジスタQWDIO〜Q
WDl 3で駆動される。これらのトランジスタのベー
スは、サブワード線XDIを介してトランジスタQWS
Iで駆動される。ゲート回路GAXLの入力はデコーダ
回路の出力で駆動される。分割されたメモリセルアレー
の各ビット匪動線YD10〜YD13はトランジスタQ
BDIO〜QBD13で駆動される。これらのトランジ
スタのベースは、サブビットIXXD1を介してトラン
ジスタQBSLで駆動される。 ゲート回路GAY1の人力はデコーダ回路の出力で駆動
される。電流源IEW及びIEBI。 IEBO〜IEB13は、エミッタホロア電流用の電流
源である。 第8図は、両選択湘動回路でメモリセルアレーを駆動し
た例を示す回路図である。ワード線XD10でメモリセ
ルCEI〜CEnta:駆動する。−方ビット駆動線Y
DIOで、ビット線切り換え回路を構成するトランジス
タQ1)Q3.Q5を駆動する。この切り換え回路は、
読出し電流IR及びビット線駆動電流IYを1選択され
るビット線対、例えば、ビット駆動線YDIOが他の駆
動線YD20より高電位に駆動されると、ビット線対D
1を選択し、ワード線が選択されたメモリセルCEIを
選択し、この記憶情報を読出す。電流源ISTは、メモ
リセルの記憶情報を保持するための電流を供給する。抵
抗R1及びR2とトランジスタQBI及びQB2は、ビ
ット線駆動電流IYと共にビット線の電位を規定する回
路を構成している。 第9図は、サブワード線及びサブビット線を構成するに
好適な4層配線構造の断面図を示した図である。配線層
MEI〜ME4と、1間絶縁膜INS及び保護膜PRO
とで構成されている。 、本発明では、配線層ME3とME4で、サブワード線
とサブビット線を構成するのが望ましい。 無論、サブワード線はワード線と並行して走るため、両
者を配置1NME4で構成することも可能である。 同様にサブビット線はビット線と並行して走るため1両
者を配線層ME3で構成することも可能である。この時
、サブワード線又はサブビット線が走る必要のない周辺
のメモリセルを構成するメモリセルの配AI(中央部の
メモリセルで、サブワード線又はサブビット線用に用い
た配線)を、例えば制御回路の制御信号、アドレス信号
あるいはクロック信号用など、他の信号線用として用い
ることにより、これらの信号線用のレイアウト領域が不
要となり、チップ面積の縮小が可能になる。 さらにこの時5周辺のメモリセルアレーを構成するメモ
リセルと、中心部のメモリセルアレーを構成するメモリ
セルとで異なったレイアウトのメモリセルを用いること
も可能である。 さらに4層以上の多層配線技術を用いることも可能であ
る。なお、サブワード線及びサブビット線は、エミッタ
ホロアで駆動されているので、配線の浮遊容量等の充放
電は、高速に行われるため、両線を設けたことによる遅
延時間の増大は小さくできる。 第10図はメモリセルの代表例としてのバイポーラRA
Mに使用されているメモリセルの回路図である。ワード
線WLUと保持電流供給線WLL及びビット線BLLと
BLRとでメモリセルは駆動されている。 第11図に本発明適用時の配線層の1実施例を示す。ワ
ード線WLUと保持電流供給線WLLに並行して、サブ
ワード線XDが設けられている。 またビット線BLLとBLRに並行して、サブビット線
YDが設けられている。この実施例では、ワード線及び
サブワード線を配線層ME3で、ビット線及びサブビッ
ト線を配線/1ME4で形成した例である。 第12図は、もう1つの配線層の構成例を示す。 サブワード線XDIとXDm及びサブビット線YD1と
YDmが隣接して配置されていることに特徴がある。こ
れによりサブワード線及びサブビット線が不要な、例え
ば第4図のセルアレーCA−1を構成するメモリセルの
配線層の配置を、第13図に示すように、第12図の隣
接するサブワード線及びサブビット線を一体化すること
ができ、例えばこれを電源線として用いた時、その配線
抵抗による電圧降下を小さくする事が可能になる。 第14図は上記のメモリセルアレー群LCAを4個、さ
らに1チツプに集積化した実施例である。 この場合、各メモリセルアレー群LCAで入力信号を共
通に使用する場合がある。この時、例えば。 メモリセルアレーへのアドレス信号の分配を高速に行な
うことにより、より高速のRAMを実現できる。 第15図に示すベース接地トランジスタを用いた論理回
路は、このための1実施例を示す回路図である。この論
理回路は、信号線の電位をほぼ一定に保ったままで信号
の伝達が出来るので、信号線が長く配線の浮遊容量が大
きい場合でも、この容部充放電による遅延時間が小さく
、高速化に適した回路である。この回路は、トランジス
タQ10、Qll及び電流源110で構成された電流切
り換え回路と、ベース接地トランジスタQ20゜Q21
を主に構成された検出回路SAと、エミッタホロアトラ
ンジスタQ20.Q21を主に構成された出力回路OB
とからなっている。ベース接地トランジスタの作用によ
り5、信号線5GIO。 5G11の電位変化は、電流変化分に相当する、トラン
ジスタのベース・エミッタ順方向電圧VBEの変化分の
みであり、数10mV以下と小さくできる。これにより
浮遊容量CWの充放電に要する遅延時間を小さくできる
ため、第14図に示すようなチップ構成のRAM内の信
号伝達に好適である。 このようにワード線及びビット線を多分割したメモリセ
ルアレーとベース接地トランジスタを用いた論理回路で
アドレス信号等を分配することにより、高速で、高集積
のRAM、あるいは、RAMを含むAS IC−RAM
等の半導体回路デバイス、を実現出来る。 第16図は、入力段の電流切り換え回路を、シリーズゲ
ートとクロック信号CLKを用いてラッチ化した例であ
る。レベルシフト回路LSを用いてラッチに用いるフィ
ードバック信号を発生している。これにより、メモリセ
ルアレー群の入力信号のタイミングを揃えることが可能
になり、例えばアドレス信号間の位相差(スキュー)に
よるメモリセルの記憶動作余裕度の減少等の問題を解消
できるので、より動作の安定なRAMの実現が可能にな
る。同様な論理回路を、メモリセルアレーの出力信号に
適用しても、同様な効果が得られる。 第17図は、RAMと論理回路を同一チップに集積した
論理付きRAM、いわゆるAs I CRAMに適用し
た実施例である。論理回路等と1チツプ化することによ
り、論理回路とRAM間の信号の伝送に要する時間が、
大幅に軽減できるので本発明の効果を有効にシステムの
性能向上に役立てることが出来る。
間の関係を示す。セル数が64個までは、アクセス時間
の増加は小さいが、128個にした場合、アクセス時間
が急激に増大することを示している。さらに256個で
は、アクセス時間が64個の場合に比べ2倍と大きくな
ってしまうことを示している。言い変えれば、256個
から64個へと、4分割することによりアクセス時間を
172に高速化できることを示しており1本発明の効果
が大きいことを示している。 以上、ワード線およびビット線を4分割した例で説明し
たが、本発明は、3分割以上の多分割に容易に適用でき
る。またメモリセルに関して、バイポーラのセルについ
てのみ説明しているが、同様なエミッタホロア用トラン
ジスタを2段に縦続接続した形式を主体とする選択回路
及び駆動回路で選択駆動できるメモリセルならば、MO
Sトランジスタを主体に構成されたメモリセルを用いた
RAM、すなわち、Bi−CMO8RAMにも容易に本
発明を適用できる。また上記の説明では、エミッタホロ
ア用トランジスタはバイポーラトランジスタで説明して
いるが、MOSトランジスタをソースホロア接続して置
換することにより、MO8RAMにも本発明を適用でき
る。 4)【図面の簡単な説明】 第1図、第4図は本発明の一実施例のメモリセルアレー
の構成を示す平面図、第2図及び第3図は従来例のメモ
リセルアレーの構成を示す平面図、第5図はワード線及
びビット線の選択回路と駆動回路の回路構成図、第6図
及び第7図は両選択州動回路をより詳細に示した回路図
、第8図は両選択關動回路でメモリセルアレーを駆動し
た例を示す回路図、第9図はサブワード線及びサブビッ
ト線を構成するに好適な4層配線構造の断面図、第10
図はメモリセルの一例を示す回路図、第11図、第12
図、第13図は本発明の実施例における配線層の構造を
示す平面図、第14図はもう1つの実施例を示すチップ
上のメモリセルアレーの配置を示す平面図、第15図は
アドレス信号等の伝達に好適なベース接地トランジスタ
を用いた論理回路図、第16図は第15図に示した論理
回路をラッチ化した回路図、第17図は第3の実施例を
示すASICRAMのチップ構成を示す平面図、第18
図はビット縁当たりのメモリセル数とアクセス時間の関
係を示す図である。 符号の説明 WS、BS・・・ワード線及びビット線選択回路CA・
・・メモリセルアレー WD、BD・・・ワード線及びビット線駆動回路WS・
・・ワード線選択回路 GAXl・・・ゲート回路 QWSI、QWDIO〜QWD 13・・・エミッタホ
ロア用トランジスタ XDI、XDm、XDn−サブワード線BS・・・ビッ
ト線選択回路 GAYl・・・ゲート回路 QBDI、QBDIO−QBDI3・・・エミッタホロ
ア用トランジスタ Y D l 、 Y D m 、 Y D n−サブビ
ット線WL10〜WL13・・・ワード線 YDIO〜YD13・・・ビット駆動線IEBI、IE
B10〜IEB13・・・電流源5GIO,5G11・
・・信号線 SA・・・検出回路 OB・・・出力回路 LS・・・レベルシフト回路 CLK・・・クロック信号 寮 2 図 第 仄 第 ? ヌ メ /2 図 第 13区 L−+−−++ J r−一
Claims (1)
- 【特許請求の範囲】 1)ワード線群とビット線群とそれらで駆動されるメモ
リセルとからなるメモリセルアレーが二次元的に配置さ
れた半導体記憶回路デバイスにおいて、上記メモリセル
アレーが、X方向Y方向共に、少なくとも3個以上配置
され、ワード線を駆動する第1のトランジスタ及びビッ
ト線を騒動する第2のトランジスタは、それぞれのメモ
リセルアレーに隣接して設けられ、上記第1のトランジ
スタのベース及び、上記第2のトランジスタのベースは
、少なくとも1部が、メモリセルアレー部を通過する配
線層で構成した第1及び第2のそれぞれ別の信号線で接
続され、第1の信号線は、アドレス信号に応じてワード
線を選択駆動するデコーダからの信号で駆動される第3
のトランジスタで駆動され、第2の信号線は、アドレス
信号に応じてビット線を選択駆動するデコーダからの信
号で駆動される第4のトランジスタで駆動されているこ
とを特徴とする半導体記憶回路デバイス。 2)同1のデコーダの出力信号で駆動される多分割され
たワード線又はビット線を駆動する駆動信号を伝送する
に用いられている配線が、1部のメモリセルアレーでは
、他の信号の伝送用として用いられていることを特徴と
する請求項第1項記載の半導体記憶回路デバイス。 3)請求項第1項記載の配置をなすメモリセルアレーが
、チップ内に少なくとも1個所以上配置されていること
を特徴とする半導体記憶回路デバイス。 4)請求項第1項記載の配置をなすメモリセルアレーが
、チップ内に少なくとも2個所以上配置されており、メ
モリセルアレー間で共通に使用されている入力信号及び
メモリセルアレーからの出力信号の伝送に、ベース接地
トランジスタを用いた論理回路が用いられていることを
特徴とする、半導体記憶回路デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1136046A JP2907869B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶回路デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1136046A JP2907869B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶回路デバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH033193A true JPH033193A (ja) | 1991-01-09 |
JP2907869B2 JP2907869B2 (ja) | 1999-06-21 |
Family
ID=15165913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1136046A Expired - Lifetime JP2907869B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体記憶回路デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2907869B2 (ja) |
-
1989
- 1989-05-31 JP JP1136046A patent/JP2907869B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2907869B2 (ja) | 1999-06-21 |
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