JPH03295431A

JPH03295431A - 半導体センサ

Info

Publication number: JPH03295431A
Application number: JP2098383A
Authority: JP
Inventors: Katsuhiko Takebe; 克彦武部
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 1990-04-13
Filing date: 1990-04-13
Publication date: 1991-12-26
Anticipated expiration: 2011-07-31
Also published as: JP2519338B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は電界効果トランジスタ（以下ＦＥＴと記す）
をストレス等の物理量の検出素子として用いた半導体セ
ンサに関する。

（従来の技術）ＦＥＴにストレスを加えるとドレイン電流が変化するこ
とは知られている。従来の半導体センサはＦＥＴの出力
を増幅回路で増幅して検出出力を得るよう構成されてい
る０例えば、特開昭５８−１０５０２９号公報には、第
５図に示すように、Ｆ　Ｅ　Ｔ　１０１のドレインＤ側
に負荷抵抗１０２を接続し、増幅回路１０３を介して検
出出力を取り出す構成が開示されている。なお、このＦ
　Ｅ　Ｔ　１０１のゲートバイアス電圧は、電界効果ト
ランジスタのＶＧＳ−ＩＤＳ特性上において温度依存性
が実質的に零となるようバイアス抵抗１０４，１０５で
調節されている。

（発明が解決しようとする課題）しかし、一定の利得を有する増幅回路を介して出力を取
り出す構成では、検出できるストレスの範囲に限界があ
る。例えば、増幅回路１０３の利得を大きく設定して微
妙なストレスを検出できるようにすると、大きなストレ
ス入力に対しては増幅回路１０３の出力が飽和してしま
う。

また、Ｆ　Ｅ　Ｔ　１０１のストレス検出感度（ストレ
スに対するトレイン電流の変化量）は、ストレスを印加
していない時のドレイン電流値に依存する。したがって
、Ｆ　Ｅ　Ｔ　ｌｏｔのゲートバイアス電圧を前述の温
度依存性が実質的になる点に設定１ノた場合、これに合
わせて増幅回路１０３の利得を調節しなければならない
。Ｆ　Ｅ　Ｔ　１０１の品種が異なれば印加すべきゲー
トバイアス電圧や基準となるドレイン電流値が異なるた
め、各バイアス抵抗１０４　、１０５および増幅回路１
０３の利得調節が必要となり、これらの調節は煩わしい
。

この発明はこのような課題を解決するためなされたもの
で、その目的は広い検出範囲に亘って分解能の高い検出
出力を得るとともに、温度特性補償を行なうための温度
信号出力を備えた半導体センサを提供することにある。

（課題を解決するための手段）前記課題を解決するため請求項１に係る半導体センサは
、半導体基板上に電界効果トランジスタと増幅利得が異
なる複数の増幅回路を設け、電界効果ｌ・ランジスタの
出力をこれら複数の増幅回路へそれぞれ入力して複数の
ストレス検出出力を得るＪ：う構成したことを特徴とす
る請求項２に係る半導体センサは、複数の増幅器の出力が
路間−の値を示す場合には、その値に基づいて温度に係
る信号を出力する温度検出手段を備えたことを特徴とす
る。

（作用）請求項１に係る半導体センサは、電界効果トランジスタ
の出力を例えば１０倍、１００倍等した複数の検出出力
を出力する。よって、これらの検出出力を入力とする制
御装置等は、これらの検出出力の中から最適の出力レベ
ルの信号を選択して使用することにより、広い検出範囲
に亘って、分解能の高い検出を行なうことが可能となる
。

請求項２に係る半導体センサは、複数の増幅回路の出力
を比較することによって、ストレス等の検出出力である
か否かを判断し、ストレス等が加えられていない状態で
の増幅回路の出力に基づいて温度出力を発生ずることか
でざる。よって、ストレス等の検出出力を人力として各
種制御を行なう制御装置は、この半導体センサが出力さ
れる温度出力に基づいてストレス等の検出出力の温度補
償を行なうことが可能となる。

（実施例）以下、この発明の実施例を添付図面に基づいて説明する
。

第１図は請求項１に係る半導体センサのブロック構成図
である。

半導体センサ１は、ストレス等の物理量を検出するＦＥ
Ｔ２と、このＦＥＴ２のドレイン電流ＩＤを入力として
電圧出力を発生する電流−電圧（Ｉ−Ｖ）変換回路３と
、第１および第２の増幅回路４．５等から構成している
。

ＦＥＴ２のド１ツインＤはＶＤＤ電源へ接続され、その
ゲートＧには抵抗Ｒ１，Ｒ２で分圧されたゲートバイア
ス電圧ＶＧが印加される。電流電圧変換回路３は、演算
増幅器３ａと帰環抵抗３ｂとで構成している。この実施
例では、ＦＥＴ２のソースＳを演算増幅器３ａの反転入
力端子３Ｃへ接続している。そして、演算増幅器３ａの
非反転入力端子３ｄをａＮＤｚ位とし、各入力端子３ｃ
、３ｄ間の電位差がほぼＯであることを利用して、ＦＥ
Ｔ２を定電圧駆動する構成としている。

なお、演算増幅器３ａを用いて電流−電圧変換回路３を
設けずに、ＦＥＴ２のソースＳとＧ　Ｎ　Ｄ電位との間
に抵抗を接続し、ＦＥＴ２のソースＳから電圧出力を取
り出す構成としてもよい。

電流−電圧変換回路３の出力３ｅは、各交流結合用コン
デンサ４ａ、５ａを介して、第１および第２に増幅回路
４．５へそれぞれ人力される。第１および第２の増幅回
路４，５は、それぞれ電圧利得を異なえており、この実
施例では第１の増幅回路４の利得は４０ｄＢ、第２の増
幅回路５の利得２０ｄＢに設定している。第１の増幅回
路４の出力４ｂは、第１の出力端子６ａへ接続され、第
２の増幅回路５の出力５ｂは第２の出力端子６ｂへ接続
されている。

また、この半導体センサ１は、第２の増幅回路５の出力
５ｂと、予め設定した基準電圧ＶＣとを比較して、基準
電圧ＶＣより第２の増幅回路５の出力５ｂが大きい時に
はＨレベル出カフａを発生する比較器７と、この比較器
７の出カフａに基づいて動作するタイマ回路８、および
、タイマ回路８の出力８ａに基づいて選択出力端子６Ｃ
へ供給する出力信号を選択するスイッチ回路９を備えて
いる。

タイマ回路８は、比較器７の出カフａがＨレベルになる
と直ちにＨレベルの出力８ａを発生するとともに、比較
器７の出カフａがＨ→Ｌレベルになった場合には所定の
時間経過後Ｌレベルの出力８ａを発生するよう構成して
いる。また、タイマ回路８の出力８ａは、第３の出力端
子６ｄへ接続されている。

第２図は半導体センサの模式構造図であり、この図は、
応力歪、圧力、加速度等を検出するのに適するカンチレ
バータイプの構造を示したものである。

半導体センサ１は、シリコン（Ｓｔ）等からなる半導体
基板１１上に、ガリウムヒ素（ＧａＡｓ）からなる結晶
成長層１２をエピタキシャル成長させ、この結晶成長層
１２にＦＥＴ２を形成している。半導体基板１１の下面
の１部（図中の記号Ａで示す部分）をエツチング等で除
去し、この薄肉部にあたる位置にＦＥＴ２を形成してい
る。

ＦＥＴ２は、接合形ＦＥＴ　（Ｊ−ＦＥＴ）。

ＭＥＳ−ＦＥＴ、ＭＩＳ−ＦＥＴのいずれの構造であフ
てもよい。そして、半導体基板１１の一端側を固定した
状態で、他端側に半導体基板１１の板厚方向へ応力、圧
力、加速度等が加わると、矢印Ａで示す部分の結晶成長
層１２が屈曲する。この屈曲によるストレスがＦＥＴ２
の相互コンダクタンスｇｍ等を変化させる。

また、半導体基板１１の一端側の結晶成長層１２ａ部分
に、電流−電圧変換回路３と、第１および第２の増幅回
路４．５を形成している。各交流結合用コンデンサ４ａ
、５ａは比較的大きな容量が必要なことから、ディスク
リート部品を用いて半導体基板１１上に形成した端子へ
接続する構成としている。

以上の構成であるから、ＦＥＴ２にストレス等が加えら
れると、このＦＥＴ２のドレイン電流ＩＤが変化し、そ
の変化は電流−電圧変換回路３を介して電圧出力３ｅと
して取り出される。この電圧出力３ｅは各増幅回路４，
５でそれぞれ所定の電圧利得分だけ増幅されて、第１お
よび第２の出力端子６ａ、６ｂへ出力される。

第２の増幅回路５は第１の増幅回路４より電圧利得を低
く設定しているので、ＦＥＴ２に加えられるストレス等
が微弱な範囲では、第２の増幅回路５の出力５ｂには比
較的小さな出力しか発生していないので、比較器７の出
カフａ、およびタイマ回路８の出力８ａはＬレベルであ
る。この状態で、スイッチ回路９は第１の増幅回路４の
出力４ｂへ選択出力端子６Ｃへ供給する。

次に、ＦＥＴ２に比較的大きなストレス等が加えられ、
第１の増幅回路４の出力４ｂが飽和もしくは人出力特性
の直線性が劣化する領域になると、第２の増幅回路５の
出力レベルを監視している比較器７の出カフａがＨレベ
ルとなり、タイマ回路８を介してスイッチ回路９を図示
の点線側に切替える。これにより選択出力端子６ｃには
第２の増幅回路５の出力５ｂが供給される。また、タイ
マ回路８の出力８ａは第３の出力端子６ｄへ出力されて
いるから、この出力によって選択出力端子６ｃに出力さ
れている信号がいずれの増幅回路４．５の出力４ｂ、５
ｂであるか判定することができる。

したがって、この半導体センサ１は、微少人力から大入
力までの広い入力範囲に亘って、分解能の高い検出出力
を得ることができる。

第３図は請求項２に係る半導体センサのブロック構成図
である。

この半導体センサ２１は、ＦＥＴ２のドレイン電流ＩＤ
の変化を電流−電圧変換回路３で電圧に変換し、電圧利
得の異なる第１および第２の増幅回路４，５へ入力して
、各出力４ｂ、５ｂを得るところまでは第１図と同じ構
成である。この半導体センサ２１は、これらの他に、Ａ
／Ｄ変換器２２と、検出出力の制御を行なうとともに温
度検出手段を構成する１チツプマイクロコンピユータ（
以下ＣＰＵと記す）２３、および、２個のラッチ回路２
４．２５を備える。なお、第１および第２の増幅回路４
．５は増幅回路の温度特性が路間−となるよう構成して
いる。

Ａ／Ｄ変換器２２は複数のアナログ入力端子２２ａ、２
２ｂの中から指定した入力端子に印加されている電圧を
対応するデジタル信号に変換することのできる入力マル
チプレクサ機能付与のものを使用している。Ａ／Ｄ変換
器２２とＣＰＵ２３はバス２６ａを介して接続しており
、また、ＣＰＯ２３と各ラッチ回路２４．２５はバス２
６ｂを介して接続している。

ＣＰＯ２３内のＲＯＭには、Ａ／Ｄ変換器２２を起動し
、第１の増幅回路４の出力４ｂおよび第２の増幅回路５
の出力５ｂに対応するデジタル信号を読み込んで所定の
処理を行なうためのプログラムが格納されている。また
、ＣＰＵ２３内のＲＯＭには、第１または第２の増幅回
路４．５の出力電圧の温度特性に係るデータを予め記憶
している。さらに、ＣＰＵ２３内のＲＯＭには、第１お
よび第２の増幅回路４，５の電圧利得に係るデータを予
め記憶している。

以下、第４図に示すフローヂャートを参照に、この半導
体センサの動作について説明する。

ＣＰＵ２３は、バス２．６　ａを介してＡ／Ｄ変換器２
２を起動するとともに入力端子２２ａ側を指定して、第
１の増幅回路４の出力４ｂに係るデジタルデータＡＤＩ
を読み込んだ後、入力端子２２ｂ側を指定して、第２の
増幅回路５の出力５ｂに係るデジタルデータＡＤ２を読
み込み、これらのデータＡＤＩ、ＡＤ２をＣＰＵ２３内
のレジスタもしくはＲＡＭ等へ格納する（Ｓｌ）。

次にＣＰＵ２３は、各データＡＤＩとＡＣ３の値を比較
し、その差が予め設定した値以内（路間−）である時は
、ＦＥＴ２へストレス等が加えられていないものと判断
しくＳ２）、検出出力が”０”のデータをバス２６ｂを
介してラッチ回路２４へ送出してラッチさせる（Ｓ３）
。そして、これらのデータＡＤＩ、ＡＤ２をＲＯＭ内に
記憶している各増幅回路４，５の出力電圧の温度特性に
係るデータと比較し、必要によりでは所定の演算を行な
って温度データを求め、この温度データをバス２６ｂを
介してラッチ回路２５へ送出してラッチさせる（Ｓ４）
。

一方、ステップＳ２において、各データＡＤ１、ＡＣ３
の値に差があるときは、ステップＳ５へ進み、各データ
ＡＤＩ、ＡＤ２の値の比が各増幅回路４．５の電圧利得
の比に対応しているか否かを判断する（Ｓ５）。そして
、ＣＰＵ２３は、その比が適正であるとぎは、電圧利得
の大包い第１の増幅回路４の出力４ｂに係るデータＡＤ
Ｉに基づいて検出データを求めて、その検出データをラ
ッチ回路２４ヘラツチさせる（Ｓ６）。また、ＣＰＵ２
３はその比が適正でないときは、第２の増幅回路５の出
力５ｂに係るデータＡＤ２に基づいて検出データを求め
て、その検出データをラッチ回路２４ヘラツチさせる（
Ｓ７）。

そして、ＣＰＵ２３はこれら一連の処理３１〜Ｓ７を周
期的に繰り返すことによってストレス等の検出および温
度の検出を行なう。

なお、第３図に示した半導体センサ２１において、第１
および第２の増幅回路４．５の出力４ｂ、５ｂを所定の
時定数を有する積分回路を人力し、その積分出力を対数
増幅器を介して対数圧縮して得た直流電圧信号をＡ／Ｄ
変換器２２へ入力して、測定可能なレンジ範囲を大幅に
広げる構成としてもよい。

また、Ａ／Ｄ変換器２２を用いるかわりに、各増幅回路
４．５の出力４ｂ、５ｂに基づいて発振周波数が制御さ
れる複数の発振回路を設けて、その発振周波数をＣＰＵ
２３が検出してストレス等の検出出力および温度出力を
得るよう構成しても良い。

また、ラッチ回路２５にラッチされた温度出力データを
Ｄ／Ａ変換器に入力して温度に対応する電圧信号を発生
させ、この電圧信号に基づいてＦＥＴ２のゲートバイア
ス電圧を調整して、ＦＥＴ２の温度特性を補償するよう
構成してもよい。

（発明の効果）以上説明したように請求項１に係る半導体センサは、電
界効果トランジスタの出力を増幅利得の異なる複数の増
幅回路へ入力して複数の検出出力を得る構成としたので
、広い検出範囲に亘って分解能の高い検出を行なうこと
ができる。

請求項２に係る半導体センサは複数の増幅回路の出力を
比較することによって、ストレス等の検出出力であるか
否かを判断し、ストレス等が加えられていない状態での
増幅回路の出力に基づいて温度出力を発生することがで
きる。

【図面の簡単な説明】

第１図はこの発明に係る半導体センサのブロック構成図
、第２図は同半導体センサの模式構造図、第３図は請求
項２に係る半導体センサのブロック構成図、第４図は同
半導体センサの動作を示すフローチャート、第５図は従
来の半導体セン、すのブロック構成図である。１．２１・・・半導体センサ、２・・・電界効果トラン
ジスタ（ＦＥＴ）、３・・・電流−電圧変換回路、４．
５・・・増幅回路、１１・・・半導体基板、２２・・・
Ａ／Ｄ変換器、２３・・・温度検出手段を構成するＣＰ
Ｕ、２４．２５・・・ラッチ回路。

Claims

【特許請求の範囲】

（１）半導体基板上に形成された電界効果トランジスタ
に所定のバイアスを印加し、この電界効果トランジスタ
の出力の変化を検出することによって、この電界効果ト
ランジスタに加わるストレスを検出する半導体センサに
おいて、前記半導体基板上に増幅利得を異なえた複数の
増幅回路を設けるとともに、前記電界効果トランジスタ
の出力をこれら複数の増幅回路へそれぞれ入力して複数
のストレス検出出力を得るよう構成したことを特徴とす
る半導体センサ。
（２）前記複数の増幅器は増幅利得の温度特性が略同一
に形成され、前記複数の増幅器の出力が略同一の値を示
す場合にはその値に基づいて温度に係る信号を出力する
温度検出手段を備えたことを特徴とする請求項１記載の
半導体センサ。