JPH03214818A - ディジタルアナログ変換回路 - Google Patents
ディジタルアナログ変換回路Info
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- JPH03214818A JPH03214818A JP848190A JP848190A JPH03214818A JP H03214818 A JPH03214818 A JP H03214818A JP 848190 A JP848190 A JP 848190A JP 848190 A JP848190 A JP 848190A JP H03214818 A JPH03214818 A JP H03214818A
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- 238000006243 chemical reaction Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 58
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号をアナログ信号に変換するディ
ジタルアナログ変換回路に係わり、特に容量アレイを有
するディジタルアナログ変換回路に関する。
ジタルアナログ変換回路に係わり、特に容量アレイを有
するディジタルアナログ変換回路に関する。
通常用いられている電子装置には、音声または映像等の
アナログ信号のみを取り扱うものやディジタル信号のみ
を取り扱うものもあるが、多くの装置ではこれら双方の
信号を取り扱うようになっている。このような装置では
、最終的にディジタル信号はアナログ信号に、また、ア
ナログ信号はディジタル信号に変換する必要がある。こ
のうち、前者の変換を行うには、いわゆるディジタルア
ナログ変換回路が用いられる。
アナログ信号のみを取り扱うものやディジタル信号のみ
を取り扱うものもあるが、多くの装置ではこれら双方の
信号を取り扱うようになっている。このような装置では
、最終的にディジタル信号はアナログ信号に、また、ア
ナログ信号はディジタル信号に変換する必要がある。こ
のうち、前者の変換を行うには、いわゆるディジタルア
ナログ変換回路が用いられる。
第6図は、従来のディジタルアナログ変換回路の一例を
表わしたもので、6ビットのディジタル信号を63レベ
ルのアナログ信号に変換することができる。
表わしたもので、6ビットのディジタル信号を63レベ
ルのアナログ信号に変換することができる。
この回路には制御回路11が設けられ、ディジタル信号
人力端子部12から6ビットのディジタル信号D。−D
,が入力されると共に、クロック入力端子13からクロ
ック信号CLKが人力されるようになっている。この制
御回路11の出力側からは、6ビットの制御信号S。−
S4、およびS0 が出力され、それぞれスイッチアレ
イ部15のスイッチ15−0〜1 5−4、およびスイ
ッチ16に供給されるようになっている。
人力端子部12から6ビットのディジタル信号D。−D
,が入力されると共に、クロック入力端子13からクロ
ック信号CLKが人力されるようになっている。この制
御回路11の出力側からは、6ビットの制御信号S。−
S4、およびS0 が出力され、それぞれスイッチアレ
イ部15のスイッチ15−0〜1 5−4、およびスイ
ッチ16に供給されるようになっている。
スイッチ15−O〜15−4には、端子G,R,および
共通端子Cが備えられ、このうち端子Gは参照電位V,
が印加された第1の参照電位端子2lに、端子Rは参照
電位vRが印加された第2の参照電位端子22に接続さ
れている。また、共通靖子Cはそれぞれ容量アレイl8
のコンデンサ18−θ〜18−4を介し、アナログ出力
端子19に接続されている。このアナログ8カ端子l9
は、スイッチ16を介して第1の参照電位端子21にも
接続されている。そして、このアナログ出力端子19か
らは、アナログ出力電位v0が出力されるようになって
いる。
共通端子Cが備えられ、このうち端子Gは参照電位V,
が印加された第1の参照電位端子2lに、端子Rは参照
電位vRが印加された第2の参照電位端子22に接続さ
れている。また、共通靖子Cはそれぞれ容量アレイl8
のコンデンサ18−θ〜18−4を介し、アナログ出力
端子19に接続されている。このアナログ8カ端子l9
は、スイッチ16を介して第1の参照電位端子21にも
接続されている。そして、このアナログ出力端子19か
らは、アナログ出力電位v0が出力されるようになって
いる。
容量アレイ18を構成するそれぞれのコンデンサの容量
は、それぞれ単位容量C。に関して2の巾乗の重み付け
が施されたものとなっている。すなわち、図に示すよう
に、コンデンサ18−0〜18−4はそれぞれCo 、
2c 4Co 8Co16C0の容量を有して
いる。
は、それぞれ単位容量C。に関して2の巾乗の重み付け
が施されたものとなっている。すなわち、図に示すよう
に、コンデンサ18−0〜18−4はそれぞれCo 、
2c 4Co 8Co16C0の容量を有して
いる。
スイッチ15−O〜15−4では、制御信号So=34
が論理“0”のとき端子Gと共通端子Cとが接続され
、論理“1”のとき端子Rと共通端子Cとが接続される
ようになっている。また、スイッチ16では、制御信号
S,が論理“0”のときオフ、論理“l”のときオンに
なるよう制御が行われる。
が論理“0”のとき端子Gと共通端子Cとが接続され
、論理“1”のとき端子Rと共通端子Cとが接続される
ようになっている。また、スイッチ16では、制御信号
S,が論理“0”のときオフ、論理“l”のときオンに
なるよう制御が行われる。
第7図は、第6図の制御回路11を詳細に表わしたもの
である。この回路には、5つのオアゲート’25−0〜
25−4が備えられ、それぞれの入力側の一方には、デ
ィジタル信号人力端子部12に与えられたディジタル信
号の下位5ビットDo〜D,が入力されるようになって
いる。このうちDo は最下位ビット (以下、LSB
と呼ぶ。)を示す。また、ディジタル儒号の最上位ビッ
ト(以下、MSBと呼ぶ。)Ds は2つに分岐され、
アンドゲート27、およびオアゲーl・28のそれぞれ
一方へ入力される。このアンドゲート27のもう一方の
入力端子には、クロック人力端子13からのクロック信
号CLKを3つに分岐したうちの1つが入力され、オア
ゲート28のもう一方の入力端子にはこのクロック信号
CLKの第2の分岐信号がインバータ31を介して人力
されるようになっている。また、クロツク慣号CLKの
第3の分岐信号は、制御信号S0 としてそのまま制御
信号出力端子部34の出力端子35から出力される。
である。この回路には、5つのオアゲート’25−0〜
25−4が備えられ、それぞれの入力側の一方には、デ
ィジタル信号人力端子部12に与えられたディジタル信
号の下位5ビットDo〜D,が入力されるようになって
いる。このうちDo は最下位ビット (以下、LSB
と呼ぶ。)を示す。また、ディジタル儒号の最上位ビッ
ト(以下、MSBと呼ぶ。)Ds は2つに分岐され、
アンドゲート27、およびオアゲーl・28のそれぞれ
一方へ入力される。このアンドゲート27のもう一方の
入力端子には、クロック人力端子13からのクロック信
号CLKを3つに分岐したうちの1つが入力され、オア
ゲート28のもう一方の入力端子にはこのクロック信号
CLKの第2の分岐信号がインバータ31を介して人力
されるようになっている。また、クロツク慣号CLKの
第3の分岐信号は、制御信号S0 としてそのまま制御
信号出力端子部34の出力端子35から出力される。
アンドゲート27の出力側は5つに分岐され、それぞれ
オアゲー}25−0〜25−4の一方の入力端子に接続
されている。これら5つのオアゲー}25−0〜25−
4の8カ側は、それぞれアンドゲー}33−0〜33−
4の一方の入力端子に接続されている。これらのアンド
ゲートのそれぞれもう一方の入力端子には、オアゲート
28の5つに分岐されたa力が接続されている。そして
、これらのアンドゲートの出力は、それぞれ制御信号S
。−S,として制御信号出力端子部34から出力される
ようになっている。
オアゲー}25−0〜25−4の一方の入力端子に接続
されている。これら5つのオアゲー}25−0〜25−
4の8カ側は、それぞれアンドゲー}33−0〜33−
4の一方の入力端子に接続されている。これらのアンド
ゲートのそれぞれもう一方の入力端子には、オアゲート
28の5つに分岐されたa力が接続されている。そして
、これらのアンドゲートの出力は、それぞれ制御信号S
。−S,として制御信号出力端子部34から出力される
ようになっている。
結局、この制御回路1lでは、次の(1)〜(6)式で
示す制御信号によりスイッチ15−0〜15−4、およ
びスイッチ16 (第6図)の制御が行われる。
示す制御信号によりスイッチ15−0〜15−4、およ
びスイッチ16 (第6図)の制御が行われる。
So =(CLK’ + D,) ・<(CLK
− Ds)+ IL)・・・・・・(1) Sよ =(CLK’ + D,) ・ (
(CLK D.) + D.)・・・
・・・(2) S2=(CLκ’ + D,,)・((CLK
D,) + D.)(3) S3 −(CLκ’ + [1,) ・ ((
CLK ・ 0,)+ [1,)(4) S4 −(CLK’ + Ds) ・((CL
K − Ds>+ D.)・・・・・・ (5) S, 一CLK ・・・
・・・ (6)ただし、CLK’はCLKの論理を反転
した値を示す。
− Ds)+ IL)・・・・・・(1) Sよ =(CLK’ + D,) ・ (
(CLK D.) + D.)・・・
・・・(2) S2=(CLκ’ + D,,)・((CLK
D,) + D.)(3) S3 −(CLκ’ + [1,) ・ ((
CLK ・ 0,)+ [1,)(4) S4 −(CLK’ + Ds) ・((CL
K − Ds>+ D.)・・・・・・ (5) S, 一CLK ・・・
・・・ (6)ただし、CLK’はCLKの論理を反転
した値を示す。
次に、以上のような構成の従来のデイジタルアナログ変
換回路の動作を説明する。
換回路の動作を説明する。
ここでは、人力されるデイジタル信号のMSBであるD
5 とクロツク信号CLKの論理レベルの組み合わせに
よる4つの場合についてそれぞれ説明する。
5 とクロツク信号CLKの論理レベルの組み合わせに
よる4つの場合についてそれぞれ説明する。
(a)Ds=’“0′゜の場合
(a− 1)CLK= ”1”のタイミングこの場合、
(1)〜(6)式より、制御信号S〜S4 はすべて論
理“0” S0 は論理“1”となる。このため、スイ
ッチ15−0〜15−4の共通端子Cはすべて端子Gの
側に接続されると共に、スイッチ16はオンとなる。こ
れにより、第6図の参照電位端子21、22、およびア
ナログ出力端子19の関係は、等価的に第8図(a1)
のようになる。ここで、CA は次の(7)式のように
容量アレイ18の全合成容量を示す。
(1)〜(6)式より、制御信号S〜S4 はすべて論
理“0” S0 は論理“1”となる。このため、スイ
ッチ15−0〜15−4の共通端子Cはすべて端子Gの
側に接続されると共に、スイッチ16はオンとなる。こ
れにより、第6図の参照電位端子21、22、およびア
ナログ出力端子19の関係は、等価的に第8図(a1)
のようになる。ここで、CA は次の(7)式のように
容量アレイ18の全合成容量を示す。
CA=31co・・・・・・(7)
このとき、容量アレイ18の両端は短絡された状態とな
るため、この容量アレイのコンデンサ18一〇〜18−
4はすべて放電され、蓄積電荷は0となる。
るため、この容量アレイのコンデンサ18一〇〜18−
4はすべて放電され、蓄積電荷は0となる。
(a−2)CLK= ”O”ノタイミンクこの場合には
、(1)〜(6)式より、制御信号So”””S.はそ
れぞれ、ディジタル信号入力端子部12から人力された
ディジタル入力信号D。
、(1)〜(6)式より、制御信号So”””S.はそ
れぞれ、ディジタル信号入力端子部12から人力された
ディジタル入力信号D。
〜D4 の論理レベルと等しくなり、制御信号SGは論
理“0”となる。このため、スイッチ15゛一〇〜l5
−4の共通端子Cはそれぞれ、Do=Dの論理レベルに
応じた側に接続される。すなわち、ディジタル人力慣号
の論理“0“のピットに対応するスイッチでは端子G側
へ、論理“1”のビットに対応するスイッチでは端子R
側へ接続される。これにより、第6図の参照電位端子2
i22、およびアナログ出力端子19の関係は、等価的
に第8図(a−2)のよ′うになる。ここで、cX,
c,はそれぞれ、端子G側、および端子R側に接続され
たコンデンサのグループの合成容量を示し、次の(8)
式の関係がある。
理“0”となる。このため、スイッチ15゛一〇〜l5
−4の共通端子Cはそれぞれ、Do=Dの論理レベルに
応じた側に接続される。すなわち、ディジタル人力慣号
の論理“0“のピットに対応するスイッチでは端子G側
へ、論理“1”のビットに対応するスイッチでは端子R
側へ接続される。これにより、第6図の参照電位端子2
i22、およびアナログ出力端子19の関係は、等価的
に第8図(a−2)のよ′うになる。ここで、cX,
c,はそれぞれ、端子G側、および端子R側に接続され
たコンデンサのグループの合成容量を示し、次の(8)
式の関係がある。
CA= Cx + CY ・・・・・
・(8)従って、このときアナログ出力端子19から出
力されるアナログ出力電位VO は、次の(9)式のよ
うになる。
・(8)従って、このときアナログ出力端子19から出
力されるアナログ出力電位VO は、次の(9)式のよ
うになる。
Vo =(Cx−Vc + CY ・VR ) /
CA(CX−Vc + CY ・VR ) /
31Co・・・・・・(9) 例えば、ディジタル人力信号として次の(10)式のよ
うな信号が与えられたときには、スイッチアレイ15の
各スイッチ15−0〜154は第6図に示した状態にな
るため、Cx SCyはそれぞれ28co 3Co
となる。
CA(CX−Vc + CY ・VR ) /
31Co・・・・・・(9) 例えば、ディジタル人力信号として次の(10)式のよ
うな信号が与えられたときには、スイッチアレイ15の
各スイッチ15−0〜154は第6図に示した状態にな
るため、Cx SCyはそれぞれ28co 3Co
となる。
(D., D,J. D2, D,, Do
’) =(0,(1,0,1.1)・・・・・・ (
1 0) 従って、アナログ出力電位V。は(9)式により次の(
11)式のようになる。
’) =(0,(1,0,1.1)・・・・・・ (
1 0) 従って、アナログ出力電位V。は(9)式により次の(
11)式のようになる。
Vo =(28/31) ・v. + (3/31
) ・VR・・・・・・(11) また、ディジタル入力信号D,〜D0 として(0.0
. 0, O. O) および(1, 1, 1,
1. 1) という値が与えられたときにはミアナロ
グ出力電位V。はそれぞれ次の(12)、(13)式の
ようになる。
) ・VR・・・・・・(11) また、ディジタル入力信号D,〜D0 として(0.0
. 0, O. O) および(1, 1, 1,
1. 1) という値が与えられたときにはミアナロ
グ出力電位V。はそれぞれ次の(12)、(13)式の
ようになる。
V. = VG ・・・・・・(
12〉Va = Vt ・−・・
(1 3)結局、ディジタル入力信号が(0,’0.
0. 0. 0) から(1. 1. 1. 1.
1> まで1ディジットずつ変化すると、これに対応
してアナログ出力電位V。はVcから■Rまで次の(1
4)式に示す量ΔVずつ変化することとなる。
12〉Va = Vt ・−・・
(1 3)結局、ディジタル入力信号が(0,’0.
0. 0. 0) から(1. 1. 1. 1.
1> まで1ディジットずつ変化すると、これに対応
してアナログ出力電位V。はVcから■Rまで次の(1
4)式に示す量ΔVずつ変化することとなる。
Δv=(vR−’V.l, ) / 31 ’
−・−・・− (1 4)(b)D5=“1”の場合 (b−1)CLK=“1″のタイミングこのとき、(1
)〜(6)式より、制御信号S。〜S4、およびS0
はすべて論理“1”となる。
−・−・・− (1 4)(b)D5=“1”の場合 (b−1)CLK=“1″のタイミングこのとき、(1
)〜(6)式より、制御信号S。〜S4、およびS0
はすべて論理“1”となる。
このため、スイッチ15−0〜15−4の共通端子Cは
すべて端子Rの側に接続されると共に、スイッチl6は
オンとなる。これにより、第6図の参照電位端子21,
22、およびアナログ出力端子I9の関係は、等価的に
′M9図(b−1)のようになる。このため、容量アレ
イ18のそれぞれのコンデンサ18−0〜18−4では
充放電が行われることとなる。
すべて端子Rの側に接続されると共に、スイッチl6は
オンとなる。これにより、第6図の参照電位端子21,
22、およびアナログ出力端子I9の関係は、等価的に
′M9図(b−1)のようになる。このため、容量アレ
イ18のそれぞれのコンデンサ18−0〜18−4では
充放電が行われることとなる。
(b−2)CLK= “0”のタイミングこの場合には
、(a−2)の場合と同様に、制御信号S。−54 は
それぞれD0 〜D,の論理レベルと等しくなり、制御
信号S,は論理“0”となる。これにより、第6図の参
照電位端子21、22、およびアナログ出力端子19の
関係は、等価的に第9Em (b−2)のようになる。
、(a−2)の場合と同様に、制御信号S。−54 は
それぞれD0 〜D,の論理レベルと等しくなり、制御
信号S,は論理“0”となる。これにより、第6図の参
照電位端子21、22、およびアナログ出力端子19の
関係は、等価的に第9Em (b−2)のようになる。
このとき、容量アレイ18のコンデンサ18−0〜18
−4には、前記した(b−1)のタイミングで、それぞ
れ所定の電荷が蓄積されているため、このときのアナロ
グ出力電位Vo は、次の(15)式のようになる。
−4には、前記した(b−1)のタイミングで、それぞ
れ所定の電荷が蓄積されているため、このときのアナロ
グ出力電位Vo は、次の(15)式のようになる。
Vo =(Cx VG + Cy
ν.)/31口G+(VG−VR ) ・・
・・・・(15)この場合、ディジタル入力信号として
(0, 0, 0. 00)および(1, 1, 1.
1. 1) という値が与えられたときには、アナ
ログ出力電位V。はそれぞれ次の(16)、く17)式
のようになる。
ν.)/31口G+(VG−VR ) ・・
・・・・(15)この場合、ディジタル入力信号として
(0, 0, 0. 00)および(1, 1, 1.
1. 1) という値が与えられたときには、アナ
ログ出力電位V。はそれぞれ次の(16)、く17)式
のようになる。
Vo = Va +(Vc i’i )=
21’R−Vl1・・・・・・(16) Vo = ll’R +(VG l/l )=
l/c・・・・・・(17) 結局、ディジタル入力信号が(0. O, 0, 0.
0) から(1, 1, 1. 1. 1) ま
で1ディジットずつ変化すると、これに対応してアナロ
グ出力電位Vo は(2Vc−■,)からV,までく1
4)式に示した量Δずつ変化することとなる。
21’R−Vl1・・・・・・(16) Vo = ll’R +(VG l/l )=
l/c・・・・・・(17) 結局、ディジタル入力信号が(0. O, 0, 0.
0) から(1, 1, 1. 1. 1) ま
で1ディジットずつ変化すると、これに対応してアナロ
グ出力電位Vo は(2Vc−■,)からV,までく1
4)式に示した量Δずつ変化することとなる。
以上説明したうちの(12)式および(17)式から明
らかなように、ディジタル入カ信号の値が(0. 0.
0, 0, 0. 0) および(1, 1, l
, 1. 1. 1> のとき、アナログ出力電位V
。は共にV,となる。
らかなように、ディジタル入カ信号の値が(0. 0.
0, 0, 0. 0) および(1, 1, l
, 1. 1. 1> のとき、アナログ出力電位V
。は共にV,となる。
第10図は、(a−1) 〜(b−2) T:説明した
ディジタル入力信号D。−D,、および制御信号S0
〜Ss 、Sc と、アナログ出力電位VO の関係を
表わしたものである。この図に示すように、ディジタル
入力信号の値が(0, O, O, O, O, O)
および(1, 1. 1, 1. 1. 1)
のときのアナログ出力レベルは等しくなってしまう。
ディジタル入力信号D。−D,、および制御信号S0
〜Ss 、Sc と、アナログ出力電位VO の関係を
表わしたものである。この図に示すように、ディジタル
入力信号の値が(0, O, O, O, O, O)
および(1, 1. 1, 1. 1. 1)
のときのアナログ出力レベルは等しくなってしまう。
このように、ディジタル信号がPCM符号等のサインマ
グニチュード表示のときは、第6図のディジタルアナロ
グ変換回路を用いることができるが、通常のディジタル
信号処理で用いられる2の補数表示の場合には、この回
路をそのまま用いると1ステップの誤差が生じることと
なる。そこで、これを避けるため、従来のディジタルア
ナログ変換回路では、その前段に補正回路を設ける必要
があった。
グニチュード表示のときは、第6図のディジタルアナロ
グ変換回路を用いることができるが、通常のディジタル
信号処理で用いられる2の補数表示の場合には、この回
路をそのまま用いると1ステップの誤差が生じることと
なる。そこで、これを避けるため、従来のディジタルア
ナログ変換回路では、その前段に補正回路を設ける必要
があった。
第11図は、このような補正回路の一例を表わしたもの
である。この補正回路4lで、ディジタル信号人力端子
R42から人力されたディジタル信号のMSB以外の5
ビットD0 〜D,は、それぞれ2つに分岐される。こ
れらのそれぞれ一方は加算器43を介して選択器44に
入力され、他方は選択器44に直接入力されるようにな
っている。
である。この補正回路4lで、ディジタル信号人力端子
R42から人力されたディジタル信号のMSB以外の5
ビットD0 〜D,は、それぞれ2つに分岐される。こ
れらのそれぞれ一方は加算器43を介して選択器44に
入力され、他方は選択器44に直接入力されるようにな
っている。
また、MSBであるD,はそのままディジタルアナログ
変換回路45に人力されると共に、選択器44にも入力
される。
変換回路45に人力されると共に、選択器44にも入力
される。
選択器44は、MSBであるD,が論理“0”のとき加
算器43で1を加算された信号47を選択し、ディジタ
ルアナログ変換回路45に送出する。また、D5 が論
理“1”のときには、ディジタル信号入力端子42から
の信号48をそのままディジタルアナログ変換回路45
に与える。これにより、1ステップの誤差の補正を行う
ことができる。
算器43で1を加算された信号47を選択し、ディジタ
ルアナログ変換回路45に送出する。また、D5 が論
理“1”のときには、ディジタル信号入力端子42から
の信号48をそのままディジタルアナログ変換回路45
に与える。これにより、1ステップの誤差の補正を行う
ことができる。
このような補正回路は、第12図に示すように、第11
図の加算器430代わりに減算器49を用いて構成する
こともできる。この場合には、Dsが論理“1”のとき
、減算器49で1を減算された信号51を選択し、ディ
ジタルアナログ変換回路45に送出する。また、D,が
論理“0”のときには、ディジタル信号入力端子42か
らの信号48をそのままディジタルアナログ変換回路4
5に与える。これにより、1ステップの誤差の補正が行
われる。
図の加算器430代わりに減算器49を用いて構成する
こともできる。この場合には、Dsが論理“1”のとき
、減算器49で1を減算された信号51を選択し、ディ
ジタルアナログ変換回路45に送出する。また、D,が
論理“0”のときには、ディジタル信号入力端子42か
らの信号48をそのままディジタルアナログ変換回路4
5に与える。これにより、1ステップの誤差の補正が行
われる。
このように、従来のディジタルアナログ変換回路で2の
補数表示のディジタル信号の変換処理を行う場合には別
途補正回路が必要となるため、ハードウエアの増大を招
くという欠点があった。
補数表示のディジタル信号の変換処理を行う場合には別
途補正回路が必要となるため、ハードウエアの増大を招
くという欠点があった。
また、この補正をソフトウェアで処理する場合には、プ
ロセッサの処理量が増大し、負担が大きくなるという欠
点があった。
ロセッサの処理量が増大し、負担が大きくなるという欠
点があった。
そこで、本発明の目的は、補正回路等を必要とせず、2
の補数表示のディジタル信号を直接アナログ信号に変換
することのできるディジタルアナログ変換回路を提供す
ることにある。
の補数表示のディジタル信号を直接アナログ信号に変換
することのできるディジタルアナログ変換回路を提供す
ることにある。
本発明では、(1)ディジタル信号の最上位ビット以外
のビットにそれぞれ対応するように2の巾乗の重み付け
をされた容量を有し、それぞれ一方の電極を共通電極に
接続された複数のコンデンサからなる容量アレイと、(
ii)第1および第2の参照電位端子と、(iii)容
量アレイの複数のコンデンサの、共通電極に接続された
電極と対向する電極をそれぞれ第1または第2の参照電
位端子に接続するための複数のスイッチからなるスイッ
チアレイと、(1v)容量アレイの共通電極を第1の参
照電位端子に接続するための第1のスイッチと、(■)
容量アレイの複数のコンデンサのうちの最小の容量と同
一の容量を有し、一方の電極を共通電極に接続された付
加コンデンサと、(V1)この付加コンデンサの、共通
電極に接続された電極と対向する電極を第1または第2
の参照電位端子に接続するための第2のスイッチと、(
vj)人力されたディジタル信号を基に、スイッチアレ
イおよび第1、第2のスイッチを制御するための複数の
制御信号を生成するスイッチ制御信号生成回路とをディ
ジタルアナログ変換回路に具備させる。
のビットにそれぞれ対応するように2の巾乗の重み付け
をされた容量を有し、それぞれ一方の電極を共通電極に
接続された複数のコンデンサからなる容量アレイと、(
ii)第1および第2の参照電位端子と、(iii)容
量アレイの複数のコンデンサの、共通電極に接続された
電極と対向する電極をそれぞれ第1または第2の参照電
位端子に接続するための複数のスイッチからなるスイッ
チアレイと、(1v)容量アレイの共通電極を第1の参
照電位端子に接続するための第1のスイッチと、(■)
容量アレイの複数のコンデンサのうちの最小の容量と同
一の容量を有し、一方の電極を共通電極に接続された付
加コンデンサと、(V1)この付加コンデンサの、共通
電極に接続された電極と対向する電極を第1または第2
の参照電位端子に接続するための第2のスイッチと、(
vj)人力されたディジタル信号を基に、スイッチアレ
イおよび第1、第2のスイッチを制御するための複数の
制御信号を生成するスイッチ制御信号生成回路とをディ
ジタルアナログ変換回路に具備させる。
そして、本発明では、2の巾乗の重み付けをされた容量
アレイとパラレルに、この容量アレイの最小容量と同じ
容量を有する付加コンデンサを設け、これらの容量アレ
イのコンデンサと付加コンデンサが、人力されたディジ
タル信号に応じて第1または第2の参照電極に接続され
るようスイッチング制御を行うこととする。
アレイとパラレルに、この容量アレイの最小容量と同じ
容量を有する付加コンデンサを設け、これらの容量アレ
イのコンデンサと付加コンデンサが、人力されたディジ
タル信号に応じて第1または第2の参照電極に接続され
るようスイッチング制御を行うこととする。
5実施例二
以下、実施例につき本発明を詳細に説明する。
第1図は本発明の一実施例におけるディジタルアナログ
変換回路を表わしたものである。この図で従来例(第6
図)と同一部分には同一の符号を付し、適宜説明を省略
する。
変換回路を表わしたものである。この図で従来例(第6
図)と同一部分には同一の符号を付し、適宜説明を省略
する。
この回路には、単位容量C。を有し容量アレイl8とパ
ラレルに接続された付加コンデンサ17が設けられてい
る。この付加コンデンサ17は、スイッチアレイ15の
スイッチ15−0等と同一構成の付加スイッチ14によ
り、制御回路23からの制御信号SA の値に応じて、
第1の参照電位端子21または第2の参照電位端子22
に接続されるようになっている。その他の構成は、第6
図に示す従来例と同様である。
ラレルに接続された付加コンデンサ17が設けられてい
る。この付加コンデンサ17は、スイッチアレイ15の
スイッチ15−0等と同一構成の付加スイッチ14によ
り、制御回路23からの制御信号SA の値に応じて、
第1の参照電位端子21または第2の参照電位端子22
に接続されるようになっている。その他の構成は、第6
図に示す従来例と同様である。
第2図は、第1図の制御回路23を詳細に表わしたもの
である。この回路の制御信号出力端子部32には出力端
子24が別途設けられ、この端子からオアゲート28の
出力が制御信号SA として出力されるようになってい
る。その他の構成は、第7図に示す従来例と同様である
。
である。この回路の制御信号出力端子部32には出力端
子24が別途設けられ、この端子からオアゲート28の
出力が制御信号SA として出力されるようになってい
る。その他の構成は、第7図に示す従来例と同様である
。
結局、この制御回路23では、次に再掲する(1)〜(
6)式と、次の(18)式で示す制御信号によりスイッ
チ15−0〜15−4、およびスイッチ16、14(第
1図)の制御を行うこととなる。
6)式と、次の(18)式で示す制御信号によりスイッ
チ15−0〜15−4、およびスイッチ16、14(第
1図)の制御を行うこととなる。
So =(CLK’ + Ds) ’ ((CLK
[15 )+ Do)・・・・・・(1) S+ =(CLK’ + Ds ) ・((CLK
− Ds )+ D,)・・・・・・(2》 S2=(CLK’ 十Os )・((CLK−Ds )
” D2)・・・・・・(3) S3 =(CLK’ + 05 ) ・
((CLK − Ds )” 03)・・・
・・・ (4) S4 =(CLK’ + Ds ) ・((
CLK − Os )+ D.)・・・・・・
(5) So = CLK
・・=・ ( 6 )汎 = CLK’ + D
5 ・・・・・・ (1 8)ただし
、CLK’ はCLKの論理を反転した値を示す。
[15 )+ Do)・・・・・・(1) S+ =(CLK’ + Ds ) ・((CLK
− Ds )+ D,)・・・・・・(2》 S2=(CLK’ 十Os )・((CLK−Ds )
” D2)・・・・・・(3) S3 =(CLK’ + 05 ) ・
((CLK − Ds )” 03)・・・
・・・ (4) S4 =(CLK’ + Ds ) ・((
CLK − Os )+ D.)・・・・・・
(5) So = CLK
・・=・ ( 6 )汎 = CLK’ + D
5 ・・・・・・ (1 8)ただし
、CLK’ はCLKの論理を反転した値を示す。
次に、以上のような構成のディジタルアナログ変換回路
の動作を説明する。
の動作を説明する。
ここでも、従来例と同様、入力されるディジタル信号の
MSBであるD,とクロツク信号CLKの論理レベルの
組み合わせによる4つの場合についてそれぞれ説明する
。
MSBであるD,とクロツク信号CLKの論理レベルの
組み合わせによる4つの場合についてそれぞれ説明する
。
<a) DS =“O”の場合
(a−1)CLK= ”1’のタイミングこのとき、(
1)〜(6)、および(18)式より、制御信号S0〜
34、およびSA はすべて論理“0”、SG は論理
“1”となる。このため、スイッチ15−O〜15−4
、および付加スイッチ14の共通端子Cはすべて端子G
の側に接続されると共に、スイッチ16はオンとなる。
1)〜(6)、および(18)式より、制御信号S0〜
34、およびSA はすべて論理“0”、SG は論理
“1”となる。このため、スイッチ15−O〜15−4
、および付加スイッチ14の共通端子Cはすべて端子G
の側に接続されると共に、スイッチ16はオンとなる。
これにより、第6図の参照電位端子21、22、および
アナログ出力端子19の関係は、等価的に第3図(a−
1)のようになる。
アナログ出力端子19の関係は、等価的に第3図(a−
1)のようになる。
このとき、容量アレイ18のコンデンサ18一〇〜18
−4、および付加コンデンサ17はすべて放電され、蓄
積電荷は0となる。
−4、および付加コンデンサ17はすべて放電され、蓄
積電荷は0となる。
(a−2)CLK= ”O” (J)タイミングこのと
き、(1)〜(6)式より、制御信号S〜S,はそれぞ
れディジタル信号入力端子部12から入力されたディジ
タル入力信号D o ’= D −の論理レベルと等し
くなり、制御信号Sc は論理“0”となる。また、制
御信号SA は論理“1”となる。このため、スイッチ
15−0〜15−4の共通端子Cはそれぞれ、Dl,〜
D4 の論理レベルに応じた側に接続される。すなわち
、ディジタル人力信号の論理“0”のビットに対応する
スイッチでは端子G側へ、論理“1′′のビットに対応
するスイッチでは端子R側へ接続される。また、付加ス
イッチ14の共通端子Cは端子R側に接続される。これ
により、参照電位端子21、22、およびアナログ出力
端子19の関係は、等価的に第3図(a−2)のように
なる。
き、(1)〜(6)式より、制御信号S〜S,はそれぞ
れディジタル信号入力端子部12から入力されたディジ
タル入力信号D o ’= D −の論理レベルと等し
くなり、制御信号Sc は論理“0”となる。また、制
御信号SA は論理“1”となる。このため、スイッチ
15−0〜15−4の共通端子Cはそれぞれ、Dl,〜
D4 の論理レベルに応じた側に接続される。すなわち
、ディジタル人力信号の論理“0”のビットに対応する
スイッチでは端子G側へ、論理“1′′のビットに対応
するスイッチでは端子R側へ接続される。また、付加ス
イッチ14の共通端子Cは端子R側に接続される。これ
により、参照電位端子21、22、およびアナログ出力
端子19の関係は、等価的に第3図(a−2)のように
なる。
従って、このときアナログ出力端子19から出力される
アナログ出力電位V。は、次の(19)式のようになる
。
アナログ出力電位V。は、次の(19)式のようになる
。
vo =(Cx−Vc + (CY + CG)
・VR)/(CA 本Co ) ”(CX − Vc, + (Cy + Co)
Va)/ 32C. −−−−−・(
1 9 )例えば、ディジタル入力信号として次に再掲
する(10)式のような信号が与えられたときには、ス
イッチアレイ15の各スイッチ15−0〜154は第1
図に示した状態になるため、CXCはそれぞれ28Co
3co となる。
・VR)/(CA 本Co ) ”(CX − Vc, + (Cy + Co)
Va)/ 32C. −−−−−・(
1 9 )例えば、ディジタル入力信号として次に再掲
する(10)式のような信号が与えられたときには、ス
イッチアレイ15の各スイッチ15−0〜154は第1
図に示した状態になるため、CXCはそれぞれ28Co
3co となる。
(D., D3, D. D,, D
o ) =(0,0,0,1.1)・・・・・・
(IO) 従って、アナログ出力電位V。は(19)式により次の
(20)式のようになる。
o ) =(0,0,0,1.1)・・・・・・
(IO) 従って、アナログ出力電位V。は(19)式により次の
(20)式のようになる。
し=(28/32). − Vc, −!− (4/3
2) ・v.・・・・・・ (2 0) また、(0, 0. 0, 0. 0) および(1
, 1, 1.L 1) というディジタル入力信号
が与えられたときには、アナログ出力電位V0 はそれ
ぞれ次の(2l)、(22)式のようになる。
2) ・v.・・・・・・ (2 0) また、(0, 0. 0, 0. 0) および(1
, 1, 1.L 1) というディジタル入力信号
が与えられたときには、アナログ出力電位V0 はそれ
ぞれ次の(2l)、(22)式のようになる。
V. =(31/32) ・ V.
+ (1/32) VR・・・・・・(
21) Vo = VR −−−・−(2
2)結局、デイジタル人力信号が(0, 0. 0,
0. 0) から(1, 1, 1, 1. 1)
まで1デイジンl・ずつ変化すると、これに対応して
アナログ出力電位V。は(21)式の値から(22)式
の値まで、次の(23)式に示す量Δ■′ずつ変化する
こととなる。
+ (1/32) VR・・・・・・(
21) Vo = VR −−−・−(2
2)結局、デイジタル人力信号が(0, 0. 0,
0. 0) から(1, 1, 1, 1. 1)
まで1デイジンl・ずつ変化すると、これに対応して
アナログ出力電位V。は(21)式の値から(22)式
の値まで、次の(23)式に示す量Δ■′ずつ変化する
こととなる。
ΔV ’ =(vu − VG ) / 32 −=
−=− (2 3)(b) Ds ”“1”の場合 (b−1)CLK= ”1”のタイミングこのとき、制
御信号S。−S,SA、およびS..はすべて論理“1
”となる。このため、スイッチl5−0〜l5−4、お
よび付加スインチ14の共通端子Cはすべて端子Rの側
に接続されると共に、スイッチ16はオンとなる。これ
により、参照電位端子21、22、およびアナログ出力
端子19の関係は、等価的に第4図(b−1)のように
なり、容量アレイ18のそれぞれのコンデンサ1 8−
0〜18−4、および付加コンデンサ17では充放電が
行われることとなる。
−=− (2 3)(b) Ds ”“1”の場合 (b−1)CLK= ”1”のタイミングこのとき、制
御信号S。−S,SA、およびS..はすべて論理“1
”となる。このため、スイッチl5−0〜l5−4、お
よび付加スインチ14の共通端子Cはすべて端子Rの側
に接続されると共に、スイッチ16はオンとなる。これ
により、参照電位端子21、22、およびアナログ出力
端子19の関係は、等価的に第4図(b−1)のように
なり、容量アレイ18のそれぞれのコンデンサ1 8−
0〜18−4、および付加コンデンサ17では充放電が
行われることとなる。
(b−2)CLK=“0”のタイミングこの場合には、
(a−2)の場合と同様に、制御信号S。−34 はそ
れぞれD。−D,の論理レベルと等しくなり、制御信号
S0 は論理“0”、SA は論理゛1”となる。これ
により、参照電位端子2l、22、およびアナログ出力
端子19の関係は、等価的に第4図(b−2)のように
なる。
(a−2)の場合と同様に、制御信号S。−34 はそ
れぞれD。−D,の論理レベルと等しくなり、制御信号
S0 は論理“0”、SA は論理゛1”となる。これ
により、参照電位端子2l、22、およびアナログ出力
端子19の関係は、等価的に第4図(b−2)のように
なる。
この場合、容量アレイ18のコンデンサ18−0〜18
−4、および付加コンデンサ17には、前記した(t)
−1)のタイミングでそれぞれ所定の電荷がM積されて
いるた約、このときのアナログ出力電位V。は、次の(
24)式のようになる。
−4、および付加コンデンサ17には、前記した(t)
−1)のタイミングでそれぞれ所定の電荷がM積されて
いるた約、このときのアナログ出力電位V。は、次の(
24)式のようになる。
Vo = [(Cx−’l’G + ([:Y +
Co) ・VR)/ 32CO ) +(VG −
VR )・・・・・・ (2 4) 従って、ディジタル人力信号として(0, 0, 0,
0.0)およびI:1, 1, 1, 1. 1)
という値が与えられたときには、アナログ出力電位V
。はそれぞれ次の(25)、(26)式のようになる。
Co) ・VR)/ 32CO ) +(VG −
VR )・・・・・・ (2 4) 従って、ディジタル人力信号として(0, 0, 0,
0.0)およびI:1, 1, 1, 1. 1)
という値が与えられたときには、アナログ出力電位V
。はそれぞれ次の(25)、(26)式のようになる。
vo=2v. − VR :・−・( 2
5 )VO = v. ・・・・
・・(26)結局、ディジタル人力信号が(0, 0,
0, 0. 0) から(1,1,1.1.1)
)まで1ディジットずつ変化すると、これに対応して
アナログ出力電位V。は(25)式の値から(26)式
の値まで(23)式に示した量ΔV′ずつ変化すること
となる。
5 )VO = v. ・・・・
・・(26)結局、ディジタル人力信号が(0, 0,
0, 0. 0) から(1,1,1.1.1)
)まで1ディジットずつ変化すると、これに対応して
アナログ出力電位V。は(25)式の値から(26)式
の値まで(23)式に示した量ΔV′ずつ変化すること
となる。
以上説明したうちの(21)、および(26)式から明
らかなように、ディジタル入力信号の値が(0, O,
0, 0. O, O) および(1, 1. 1
. 1, 1. 1) のときのアナログ出力電位V
。が同じ値になることはない。
らかなように、ディジタル入力信号の値が(0, O,
0, 0. O, O) および(1, 1. 1
. 1, 1. 1) のときのアナログ出力電位V
。が同じ値になることはない。
第5図は、(a−1)〜(b−2)で説明したディジタ
ル人力信号D。−D5、および制御信号So ”’−S
s 、Sc, , SA と、アナログ出力電位Vとの
関係を表わしたものである。この図に示すように、ディ
ジタル信号(0, 0, 0. 0, O, O)
および(1,1 1, l, L 1) に対応する
アナログ出力レベルはそれぞれ“32”31”となる。
ル人力信号D。−D5、および制御信号So ”’−S
s 、Sc, , SA と、アナログ出力電位Vとの
関係を表わしたものである。この図に示すように、ディ
ジタル信号(0, 0, 0. 0, O, O)
および(1,1 1, l, L 1) に対応する
アナログ出力レベルはそれぞれ“32”31”となる。
従って、1ステップの誤りを生じることなく、64レベ
ルのディジタル信号への変換を行うことができる。
ルのディジタル信号への変換を行うことができる。
なお、本実施例では、クロツク信号CLKが論理゛0”
となるタイミングで、付加コンデンサ17を第2の参照
電位端子22側に接続することとしたが、これを第1の
参照電位端子21側に接続するようにしてもよい。
となるタイミングで、付加コンデンサ17を第2の参照
電位端子22側に接続することとしたが、これを第1の
参照電位端子21側に接続するようにしてもよい。
以上説明したように、本発胡によれば、2の巾乗の重み
付けをされた容量アレイとパラレルに、この容量アレイ
の最小容量と同じ容量を有するコンデンサを設けること
としたので、2の補数表示のディジタル信号を直接アナ
ログ信号に変換することができる。このため、補正のた
めの付加回路が必要なく、また、ブロセンサにかかる負
担を軽減することができるという効果がある。
付けをされた容量アレイとパラレルに、この容量アレイ
の最小容量と同じ容量を有するコンデンサを設けること
としたので、2の補数表示のディジタル信号を直接アナ
ログ信号に変換することができる。このため、補正のた
めの付加回路が必要なく、また、ブロセンサにかかる負
担を軽減することができるという効果がある。
第1図〜第5図は本発明の一実施例を説明するためのも
ので、このうち第1図はディジタルアナログ変換回路を
示すブロック図、第2図は第1図における制御回路を詳
細に示すブロック図、第3図はディジタル人力信号の最
上位ビットが論理“0”のときのディジタルアナログ変
換回路の状態を等価的に示す説明図、第4図はディジタ
ル人力信号の最上位ビットが論理“1”のときのディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
5図はディジタル入力信号、制御信号とアナログ出力レ
ベルとの関係を示す説明図、第6図は従来のディジタル
アナログ変換回路を示すブロック図、第7図は従来のデ
ィジタルアナログ変換回路の制御回路を詳細に示すブロ
ック図、第8図はディジタル人力信号の最上位ビットが
論理“0”のときの従来のディジタルアナログ変換回路
の状態を等価的に示す説明図、第9図はディジタル人力
信号の最上位ビットが論理“1”のときの従来のディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
10図は従来のディジタルアナログ変換回路におけるデ
ィジタル入力信号、制御信号とアナログ出力レベルとの
関係を示す説明図、第11図は従来のディジタルアナロ
グ変換回路に付加して用いられる補正回路の一例を示す
ブロック図、第12図は従来のディジタルアナログ変換
回路に付加して用いられる補正回路の他の一例を示すブ
ロック図である。 12・・・・・・ディジタル信号入力端子部、13・・
・・・・クロツク信号入力端子、14・・・・・・付加
スイッチ、 l5・・・・・・スイッチアレイ、16・・・・・・ス
イッチ、l7・・・・・・付加コンデンサ、 18・・・・・・容量アレイ、 19・・・・・・アナログ出力端子、 2l・・・・・・第1の参照電位端子、22・・・・・
・第2の参照電位端子、23・・・・・制御回路、 25−0〜25−4・・・・・・オアゲート、27・・
・・・・アンドゲート、28・・・・・・オアゲート、
33−0〜33−4・・・・・・アンドゲート、3 2・・・・・・制御信号出力端子部。
ので、このうち第1図はディジタルアナログ変換回路を
示すブロック図、第2図は第1図における制御回路を詳
細に示すブロック図、第3図はディジタル人力信号の最
上位ビットが論理“0”のときのディジタルアナログ変
換回路の状態を等価的に示す説明図、第4図はディジタ
ル人力信号の最上位ビットが論理“1”のときのディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
5図はディジタル入力信号、制御信号とアナログ出力レ
ベルとの関係を示す説明図、第6図は従来のディジタル
アナログ変換回路を示すブロック図、第7図は従来のデ
ィジタルアナログ変換回路の制御回路を詳細に示すブロ
ック図、第8図はディジタル人力信号の最上位ビットが
論理“0”のときの従来のディジタルアナログ変換回路
の状態を等価的に示す説明図、第9図はディジタル人力
信号の最上位ビットが論理“1”のときの従来のディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
10図は従来のディジタルアナログ変換回路におけるデ
ィジタル入力信号、制御信号とアナログ出力レベルとの
関係を示す説明図、第11図は従来のディジタルアナロ
グ変換回路に付加して用いられる補正回路の一例を示す
ブロック図、第12図は従来のディジタルアナログ変換
回路に付加して用いられる補正回路の他の一例を示すブ
ロック図である。 12・・・・・・ディジタル信号入力端子部、13・・
・・・・クロツク信号入力端子、14・・・・・・付加
スイッチ、 l5・・・・・・スイッチアレイ、16・・・・・・ス
イッチ、l7・・・・・・付加コンデンサ、 18・・・・・・容量アレイ、 19・・・・・・アナログ出力端子、 2l・・・・・・第1の参照電位端子、22・・・・・
・第2の参照電位端子、23・・・・・制御回路、 25−0〜25−4・・・・・・オアゲート、27・・
・・・・アンドゲート、28・・・・・・オアゲート、
33−0〜33−4・・・・・・アンドゲート、3 2・・・・・・制御信号出力端子部。
Claims (1)
- 【特許請求の範囲】 ディジタル信号の最上位ビット以外のビットにそれぞれ
対応するように2の巾乗の重み付けをされた容量を有し
、それぞれ一方の電極を共通電極に接続された複数のコ
ンデンサからなる容量アレイと、 第1および第2の参照電位端子と、 前記容量アレイの複数のコンデンサの、前記共通電極に
接続された電極と対向する電極をそれぞれ前記第1また
は第2の参照電位端子に接続するための複数のスイッチ
からなるスイッチアレイと、前記容量アレイの共通電極
を前記第1の参照電位端子に接続するための第1のスイ
ッチと、前記容量アレイの複数のコンデンサのうちの最
小の容量と同一の容量を有し、一方の電極を前記共通電
極に接続された付加コンデンサと、 この付加コンデンサの、前記共通電極に接続された電極
と対向する電極を前記第1または第2の参照電位端子に
接続するための第2のスイッチと、入力されたディジタ
ル信号を基に、前記スイッチアレイおよび前記第1、第
2のスイッチを制御するための複数の制御信号を生成す
るスイッチ制御信号生成回路 とを具備することを特徴とするディジタルアナログ変換
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP848190A JPH03214818A (ja) | 1990-01-19 | 1990-01-19 | ディジタルアナログ変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP848190A JPH03214818A (ja) | 1990-01-19 | 1990-01-19 | ディジタルアナログ変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03214818A true JPH03214818A (ja) | 1991-09-20 |
Family
ID=11694301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP848190A Pending JPH03214818A (ja) | 1990-01-19 | 1990-01-19 | ディジタルアナログ変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03214818A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997032295A1 (fr) * | 1996-02-28 | 1997-09-04 | Seiko Epson Corporation | Procede et appareil de commande du dispositif d'affichage, systeme d'affichage et dispositif de traitement des donnees |
US6380917B2 (en) | 1997-04-18 | 2002-04-30 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS6416027A (en) * | 1987-07-09 | 1989-01-19 | Oki Electric Ind Co Ltd | A/d converter |
JPS6478527A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Da converter |
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