JPH03214818A - ディジタルアナログ変換回路 - Google Patents
ディジタルアナログ変換回路Info
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- JPH03214818A JPH03214818A JP848190A JP848190A JPH03214818A JP H03214818 A JPH03214818 A JP H03214818A JP 848190 A JP848190 A JP 848190A JP 848190 A JP848190 A JP 848190A JP H03214818 A JPH03214818 A JP H03214818A
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- 238000006243 chemical reaction Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 58
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号をアナログ信号に変換するディ
ジタルアナログ変換回路に係わり、特に容量アレイを有
するディジタルアナログ変換回路に関する。
ジタルアナログ変換回路に係わり、特に容量アレイを有
するディジタルアナログ変換回路に関する。
通常用いられている電子装置には、音声または映像等の
アナログ信号のみを取り扱うものやディジタル信号のみ
を取り扱うものもあるが、多くの装置ではこれら双方の
信号を取り扱うようになっている。このような装置では
、最終的にディジタル信号はアナログ信号に、また、ア
ナログ信号はディジタル信号に変換する必要がある。こ
のうち、前者の変換を行うには、いわゆるディジタルア
ナログ変換回路が用いられる。
アナログ信号のみを取り扱うものやディジタル信号のみ
を取り扱うものもあるが、多くの装置ではこれら双方の
信号を取り扱うようになっている。このような装置では
、最終的にディジタル信号はアナログ信号に、また、ア
ナログ信号はディジタル信号に変換する必要がある。こ
のうち、前者の変換を行うには、いわゆるディジタルア
ナログ変換回路が用いられる。
第６図は、従来のディジタルアナログ変換回路の一例を
表わしたもので、６ビットのディジタル信号を６３レベ
ルのアナログ信号に変換することができる。
表わしたもので、６ビットのディジタル信号を６３レベ
ルのアナログ信号に変換することができる。
この回路には制御回路１１が設けられ、ディジタル信号
人力端子部１２から６ビットのディジタル信号Ｄ。−Ｄ
，が入力されると共に、クロック入力端子１３からクロ
ック信号ＣＬＫが人力されるようになっている。この制
御回路１１の出力側からは、６ビットの制御信号Ｓ。−
Ｓ４、およびＳ０ が出力され、それぞれスイッチアレ
イ部１５のスイッチ１５−０〜１ ５−４、およびスイ
ッチ１６に供給されるようになっている。
人力端子部１２から６ビットのディジタル信号Ｄ。−Ｄ
，が入力されると共に、クロック入力端子１３からクロ
ック信号ＣＬＫが人力されるようになっている。この制
御回路１１の出力側からは、６ビットの制御信号Ｓ。−
Ｓ４、およびＳ０ が出力され、それぞれスイッチアレ
イ部１５のスイッチ１５−０〜１ ５−４、およびスイ
ッチ１６に供給されるようになっている。
スイッチ１５−Ｏ〜１５−４には、端子Ｇ，Ｒ，および
共通端子Ｃが備えられ、このうち端子Ｇは参照電位Ｖ，
が印加された第１の参照電位端子２ｌに、端子Ｒは参照
電位ｖＲが印加された第２の参照電位端子２２に接続さ
れている。また、共通靖子Ｃはそれぞれ容量アレイｌ８
のコンデンサ１８−θ〜１８−４を介し、アナログ出力
端子１９に接続されている。このアナログ８カ端子ｌ９
は、スイッチ１６を介して第１の参照電位端子２１にも
接続されている。そして、このアナログ出力端子１９か
らは、アナログ出力電位ｖ０が出力されるようになって
いる。
共通端子Ｃが備えられ、このうち端子Ｇは参照電位Ｖ，
が印加された第１の参照電位端子２ｌに、端子Ｒは参照
電位ｖＲが印加された第２の参照電位端子２２に接続さ
れている。また、共通靖子Ｃはそれぞれ容量アレイｌ８
のコンデンサ１８−θ〜１８−４を介し、アナログ出力
端子１９に接続されている。このアナログ８カ端子ｌ９
は、スイッチ１６を介して第１の参照電位端子２１にも
接続されている。そして、このアナログ出力端子１９か
らは、アナログ出力電位ｖ０が出力されるようになって
いる。
容量アレイ１８を構成するそれぞれのコンデンサの容量
は、それぞれ単位容量Ｃ。に関して２の巾乗の重み付け
が施されたものとなっている。すなわち、図に示すよう
に、コンデンサ１８−０〜１８−４はそれぞれＣｏ 、
２ｃ ４Ｃｏ ８Ｃｏ１６Ｃ０の容量を有して
いる。
は、それぞれ単位容量Ｃ。に関して２の巾乗の重み付け
が施されたものとなっている。すなわち、図に示すよう
に、コンデンサ１８−０〜１８−４はそれぞれＣｏ 、
２ｃ ４Ｃｏ ８Ｃｏ１６Ｃ０の容量を有して
いる。
スイッチ１５−Ｏ〜１５−４では、制御信号Ｓｏ＝３４
が論理“０”のとき端子Ｇと共通端子Ｃとが接続され
、論理“１”のとき端子Ｒと共通端子Ｃとが接続される
ようになっている。また、スイッチ１６では、制御信号
Ｓ，が論理“０”のときオフ、論理“ｌ”のときオンに
なるよう制御が行われる。
が論理“０”のとき端子Ｇと共通端子Ｃとが接続され
、論理“１”のとき端子Ｒと共通端子Ｃとが接続される
ようになっている。また、スイッチ１６では、制御信号
Ｓ，が論理“０”のときオフ、論理“ｌ”のときオンに
なるよう制御が行われる。
第７図は、第６図の制御回路１１を詳細に表わしたもの
である。この回路には、５つのオアゲート’２５−０〜
２５−４が備えられ、それぞれの入力側の一方には、デ
ィジタル信号人力端子部１２に与えられたディジタル信
号の下位５ビットＤｏ〜Ｄ，が入力されるようになって
いる。このうちＤｏ は最下位ビット （以下、ＬＳＢ
と呼ぶ。）を示す。また、ディジタル儒号の最上位ビッ
ト（以下、ＭＳＢと呼ぶ。）Ｄｓ は２つに分岐され、
アンドゲート２７、およびオアゲーｌ・２８のそれぞれ
一方へ入力される。このアンドゲート２７のもう一方の
入力端子には、クロック人力端子１３からのクロック信
号ＣＬＫを３つに分岐したうちの１つが入力され、オア
ゲート２８のもう一方の入力端子にはこのクロック信号
ＣＬＫの第２の分岐信号がインバータ３１を介して人力
されるようになっている。また、クロツク慣号ＣＬＫの
第３の分岐信号は、制御信号Ｓ０ としてそのまま制御
信号出力端子部３４の出力端子３５から出力される。
である。この回路には、５つのオアゲート’２５−０〜
２５−４が備えられ、それぞれの入力側の一方には、デ
ィジタル信号人力端子部１２に与えられたディジタル信
号の下位５ビットＤｏ〜Ｄ，が入力されるようになって
いる。このうちＤｏ は最下位ビット （以下、ＬＳＢ
と呼ぶ。）を示す。また、ディジタル儒号の最上位ビッ
ト（以下、ＭＳＢと呼ぶ。）Ｄｓ は２つに分岐され、
アンドゲート２７、およびオアゲーｌ・２８のそれぞれ
一方へ入力される。このアンドゲート２７のもう一方の
入力端子には、クロック人力端子１３からのクロック信
号ＣＬＫを３つに分岐したうちの１つが入力され、オア
ゲート２８のもう一方の入力端子にはこのクロック信号
ＣＬＫの第２の分岐信号がインバータ３１を介して人力
されるようになっている。また、クロツク慣号ＣＬＫの
第３の分岐信号は、制御信号Ｓ０ としてそのまま制御
信号出力端子部３４の出力端子３５から出力される。
アンドゲート２７の出力側は５つに分岐され、それぞれ
オアゲー｝２５−０〜２５−４の一方の入力端子に接続
されている。これら５つのオアゲー｝２５−０〜２５−
４の８カ側は、それぞれアンドゲー｝３３−０〜３３−
４の一方の入力端子に接続されている。これらのアンド
ゲートのそれぞれもう一方の入力端子には、オアゲート
２８の５つに分岐されたａ力が接続されている。そして
、これらのアンドゲートの出力は、それぞれ制御信号Ｓ
。−Ｓ，として制御信号出力端子部３４から出力される
ようになっている。
オアゲー｝２５−０〜２５−４の一方の入力端子に接続
されている。これら５つのオアゲー｝２５−０〜２５−
４の８カ側は、それぞれアンドゲー｝３３−０〜３３−
４の一方の入力端子に接続されている。これらのアンド
ゲートのそれぞれもう一方の入力端子には、オアゲート
２８の５つに分岐されたａ力が接続されている。そして
、これらのアンドゲートの出力は、それぞれ制御信号Ｓ
。−Ｓ，として制御信号出力端子部３４から出力される
ようになっている。
結局、この制御回路１ｌでは、次の（１）〜（６）式で
示す制御信号によりスイッチ１５−０〜１５−４、およ
びスイッチ１６ （第６図）の制御が行われる。
示す制御信号によりスイッチ１５−０〜１５−４、およ
びスイッチ１６ （第６図）の制御が行われる。
Ｓｏ ＝（ＣＬＫ’ ＋ Ｄ，） ・＜（ＣＬＫ
− Ｄｓ）＋ ＩＬ）・・・・・・（１） Ｓよ ＝（ＣＬＫ’ ＋ Ｄ，） ・ （
（ＣＬＫ Ｄ．） ＋ Ｄ．）・・・
・・・（２） Ｓ２＝（ＣＬκ’ ＋ Ｄ，，）・（（ＣＬＫ
Ｄ，） ＋ Ｄ．）（３） Ｓ３ −（ＣＬκ’ ＋ ［１，） ・ （（
ＣＬＫ ・ ０，）＋ ［１，）（４） Ｓ４ −（ＣＬＫ’ ＋ Ｄｓ） ・（（ＣＬ
Ｋ − Ｄｓ＞＋ Ｄ．）・・・・・・ （５） Ｓ， 一ＣＬＫ ・・・
・・・ （６）ただし、ＣＬＫ’はＣＬＫの論理を反転
した値を示す。
− Ｄｓ）＋ ＩＬ）・・・・・・（１） Ｓよ ＝（ＣＬＫ’ ＋ Ｄ，） ・ （
（ＣＬＫ Ｄ．） ＋ Ｄ．）・・・
・・・（２） Ｓ２＝（ＣＬκ’ ＋ Ｄ，，）・（（ＣＬＫ
Ｄ，） ＋ Ｄ．）（３） Ｓ３ −（ＣＬκ’ ＋ ［１，） ・ （（
ＣＬＫ ・ ０，）＋ ［１，）（４） Ｓ４ −（ＣＬＫ’ ＋ Ｄｓ） ・（（ＣＬ
Ｋ − Ｄｓ＞＋ Ｄ．）・・・・・・ （５） Ｓ， 一ＣＬＫ ・・・
・・・ （６）ただし、ＣＬＫ’はＣＬＫの論理を反転
した値を示す。
次に、以上のような構成の従来のデイジタルアナログ変
換回路の動作を説明する。
換回路の動作を説明する。
ここでは、人力されるデイジタル信号のＭＳＢであるＤ
５ とクロツク信号ＣＬＫの論理レベルの組み合わせに
よる４つの場合についてそれぞれ説明する。
５ とクロツク信号ＣＬＫの論理レベルの組み合わせに
よる４つの場合についてそれぞれ説明する。
（ａ）Ｄｓ＝’“０′゜の場合
（ａ− １）ＣＬＫ＝ ”１”のタイミングこの場合、
（１）〜（６）式より、制御信号Ｓ〜Ｓ４ はすべて論
理“０” Ｓ０ は論理“１”となる。このため、スイ
ッチ１５−０〜１５−４の共通端子Ｃはすべて端子Ｇの
側に接続されると共に、スイッチ１６はオンとなる。こ
れにより、第６図の参照電位端子２１、２２、およびア
ナログ出力端子１９の関係は、等価的に第８図（ａ１）
のようになる。ここで、ＣＡ は次の（７）式のように
容量アレイ１８の全合成容量を示す。
（１）〜（６）式より、制御信号Ｓ〜Ｓ４ はすべて論
理“０” Ｓ０ は論理“１”となる。このため、スイ
ッチ１５−０〜１５−４の共通端子Ｃはすべて端子Ｇの
側に接続されると共に、スイッチ１６はオンとなる。こ
れにより、第６図の参照電位端子２１、２２、およびア
ナログ出力端子１９の関係は、等価的に第８図（ａ１）
のようになる。ここで、ＣＡ は次の（７）式のように
容量アレイ１８の全合成容量を示す。
ＣＡ＝３１ｃｏ・・・・・・（７）
このとき、容量アレイ１８の両端は短絡された状態とな
るため、この容量アレイのコンデンサ１８一〇〜１８−
４はすべて放電され、蓄積電荷は０となる。
るため、この容量アレイのコンデンサ１８一〇〜１８−
４はすべて放電され、蓄積電荷は０となる。
（ａ−２）ＣＬＫ＝ ”Ｏ”ノタイミンクこの場合には
、（１）〜（６）式より、制御信号Ｓｏ”””Ｓ．はそ
れぞれ、ディジタル信号入力端子部１２から人力された
ディジタル入力信号Ｄ。
、（１）〜（６）式より、制御信号Ｓｏ”””Ｓ．はそ
れぞれ、ディジタル信号入力端子部１２から人力された
ディジタル入力信号Ｄ。
〜Ｄ４ の論理レベルと等しくなり、制御信号ＳＧは論
理“０”となる。このため、スイッチ１５゛一〇〜ｌ５
−４の共通端子Ｃはそれぞれ、Ｄｏ＝Ｄの論理レベルに
応じた側に接続される。すなわち、ディジタル人力慣号
の論理“０“のピットに対応するスイッチでは端子Ｇ側
へ、論理“１”のビットに対応するスイッチでは端子Ｒ
側へ接続される。これにより、第６図の参照電位端子２
ｉ２２、およびアナログ出力端子１９の関係は、等価的
に第８図（ａ−２）のよ′うになる。ここで、ｃＸ，
ｃ，はそれぞれ、端子Ｇ側、および端子Ｒ側に接続され
たコンデンサのグループの合成容量を示し、次の（８）
式の関係がある。
理“０”となる。このため、スイッチ１５゛一〇〜ｌ５
−４の共通端子Ｃはそれぞれ、Ｄｏ＝Ｄの論理レベルに
応じた側に接続される。すなわち、ディジタル人力慣号
の論理“０“のピットに対応するスイッチでは端子Ｇ側
へ、論理“１”のビットに対応するスイッチでは端子Ｒ
側へ接続される。これにより、第６図の参照電位端子２
ｉ２２、およびアナログ出力端子１９の関係は、等価的
に第８図（ａ−２）のよ′うになる。ここで、ｃＸ，
ｃ，はそれぞれ、端子Ｇ側、および端子Ｒ側に接続され
たコンデンサのグループの合成容量を示し、次の（８）
式の関係がある。
ＣＡ＝ Ｃｘ ＋ ＣＹ ・・・・・
・（８）従って、このときアナログ出力端子１９から出
力されるアナログ出力電位ＶＯ は、次の（９）式のよ
うになる。
・（８）従って、このときアナログ出力端子１９から出
力されるアナログ出力電位ＶＯ は、次の（９）式のよ
うになる。
Ｖｏ ＝（Ｃｘ−Ｖｃ ＋ ＣＹ ・ＶＲ ） ／
ＣＡ（ＣＸ−Ｖｃ ＋ ＣＹ ・ＶＲ ） ／
３１Ｃｏ・・・・・・（９） 例えば、ディジタル人力信号として次の（１０）式のよ
うな信号が与えられたときには、スイッチアレイ１５の
各スイッチ１５−０〜１５４は第６図に示した状態にな
るため、Ｃｘ ＳＣｙはそれぞれ２８ｃｏ ３Ｃｏ
となる。
ＣＡ（ＣＸ−Ｖｃ ＋ ＣＹ ・ＶＲ ） ／
３１Ｃｏ・・・・・・（９） 例えば、ディジタル人力信号として次の（１０）式のよ
うな信号が与えられたときには、スイッチアレイ１５の
各スイッチ１５−０〜１５４は第６図に示した状態にな
るため、Ｃｘ ＳＣｙはそれぞれ２８ｃｏ ３Ｃｏ
となる。
（Ｄ．， Ｄ，Ｊ． Ｄ２， Ｄ，， Ｄｏ
’） ＝（０，（１，０，１．１）・・・・・・ （
１ ０） 従って、アナログ出力電位Ｖ。は（９）式により次の（
１１）式のようになる。
’） ＝（０，（１，０，１．１）・・・・・・ （
１ ０） 従って、アナログ出力電位Ｖ。は（９）式により次の（
１１）式のようになる。
Ｖｏ ＝（２８／３１） ・ｖ． ＋ （３／３１
） ・ＶＲ・・・・・・（１１） また、ディジタル入力信号Ｄ，〜Ｄ０ として（０．０
． ０， Ｏ． Ｏ） および（１， １， １，
１． １） という値が与えられたときにはミアナロ
グ出力電位Ｖ。はそれぞれ次の（１２）、（１３）式の
ようになる。
） ・ＶＲ・・・・・・（１１） また、ディジタル入力信号Ｄ，〜Ｄ０ として（０．０
． ０， Ｏ． Ｏ） および（１， １， １，
１． １） という値が与えられたときにはミアナロ
グ出力電位Ｖ。はそれぞれ次の（１２）、（１３）式の
ようになる。
Ｖ． ＝ ＶＧ ・・・・・・（
１２〉Ｖａ ＝ Ｖｔ ・−・・
（１ ３）結局、ディジタル入力信号が（０，’０．
０． ０． ０） から（１． １． １． １．
１＞ まで１ディジットずつ変化すると、これに対応
してアナログ出力電位Ｖ。はＶｃから■Ｒまで次の（１
４）式に示す量ΔＶずつ変化することとなる。
１２〉Ｖａ ＝ Ｖｔ ・−・・
（１ ３）結局、ディジタル入力信号が（０，’０．
０． ０． ０） から（１． １． １． １．
１＞ まで１ディジットずつ変化すると、これに対応
してアナログ出力電位Ｖ。はＶｃから■Ｒまで次の（１
４）式に示す量ΔＶずつ変化することとなる。
Δｖ＝（ｖＲ−’Ｖ．ｌ， ） ／ ３１ ’
−・−・・− （１ ４）（ｂ）Ｄ５＝“１”の場合 （ｂ−１）ＣＬＫ＝“１″のタイミングこのとき、（１
）〜（６）式より、制御信号Ｓ。〜Ｓ４、およびＳ０
はすべて論理“１”となる。
−・−・・− （１ ４）（ｂ）Ｄ５＝“１”の場合 （ｂ−１）ＣＬＫ＝“１″のタイミングこのとき、（１
）〜（６）式より、制御信号Ｓ。〜Ｓ４、およびＳ０
はすべて論理“１”となる。
このため、スイッチ１５−０〜１５−４の共通端子Ｃは
すべて端子Ｒの側に接続されると共に、スイッチｌ６は
オンとなる。これにより、第６図の参照電位端子２１，
２２、およびアナログ出力端子Ｉ９の関係は、等価的に
′Ｍ９図（ｂ−１）のようになる。このため、容量アレ
イ１８のそれぞれのコンデンサ１８−０〜１８−４では
充放電が行われることとなる。
すべて端子Ｒの側に接続されると共に、スイッチｌ６は
オンとなる。これにより、第６図の参照電位端子２１，
２２、およびアナログ出力端子Ｉ９の関係は、等価的に
′Ｍ９図（ｂ−１）のようになる。このため、容量アレ
イ１８のそれぞれのコンデンサ１８−０〜１８−４では
充放電が行われることとなる。
（ｂ−２）ＣＬＫ＝ “０”のタイミングこの場合には
、（ａ−２）の場合と同様に、制御信号Ｓ。−５４ は
それぞれＤ０ 〜Ｄ，の論理レベルと等しくなり、制御
信号Ｓ，は論理“０”となる。これにより、第６図の参
照電位端子２１、２２、およびアナログ出力端子１９の
関係は、等価的に第９Ｅｍ （ｂ−２）のようになる。
、（ａ−２）の場合と同様に、制御信号Ｓ。−５４ は
それぞれＤ０ 〜Ｄ，の論理レベルと等しくなり、制御
信号Ｓ，は論理“０”となる。これにより、第６図の参
照電位端子２１、２２、およびアナログ出力端子１９の
関係は、等価的に第９Ｅｍ （ｂ−２）のようになる。
このとき、容量アレイ１８のコンデンサ１８−０〜１８
−４には、前記した（ｂ−１）のタイミングで、それぞ
れ所定の電荷が蓄積されているため、このときのアナロ
グ出力電位Ｖｏ は、次の（１５）式のようになる。
−４には、前記した（ｂ−１）のタイミングで、それぞ
れ所定の電荷が蓄積されているため、このときのアナロ
グ出力電位Ｖｏ は、次の（１５）式のようになる。
Ｖｏ ＝（Ｃｘ ＶＧ ＋ Ｃｙ
ν．）／３１口Ｇ＋（ＶＧ−ＶＲ ） ・・
・・・・（１５）この場合、ディジタル入力信号として
（０， ０， ０． ００）および（１， １， １．
１． １） という値が与えられたときには、アナ
ログ出力電位Ｖ。はそれぞれ次の（１６）、く１７）式
のようになる。
ν．）／３１口Ｇ＋（ＶＧ−ＶＲ ） ・・
・・・・（１５）この場合、ディジタル入力信号として
（０， ０， ０． ００）および（１， １， １．
１． １） という値が与えられたときには、アナ
ログ出力電位Ｖ。はそれぞれ次の（１６）、く１７）式
のようになる。
Ｖｏ ＝ Ｖａ ＋（Ｖｃ ｉ’ｉ ）＝
２１’Ｒ−Ｖｌ１・・・・・・（１６） Ｖｏ ＝ ｌｌ’Ｒ ＋（ＶＧ ｌ／ｌ ）＝
ｌ／ｃ・・・・・・（１７） 結局、ディジタル入力信号が（０． Ｏ， ０， ０．
０） から（１， １， １． １． １） ま
で１ディジットずつ変化すると、これに対応してアナロ
グ出力電位Ｖｏ は（２Ｖｃ−■，）からＶ，までく１
４）式に示した量Δずつ変化することとなる。
２１’Ｒ−Ｖｌ１・・・・・・（１６） Ｖｏ ＝ ｌｌ’Ｒ ＋（ＶＧ ｌ／ｌ ）＝
ｌ／ｃ・・・・・・（１７） 結局、ディジタル入力信号が（０． Ｏ， ０， ０．
０） から（１， １， １． １． １） ま
で１ディジットずつ変化すると、これに対応してアナロ
グ出力電位Ｖｏ は（２Ｖｃ−■，）からＶ，までく１
４）式に示した量Δずつ変化することとなる。
以上説明したうちの（１２）式および（１７）式から明
らかなように、ディジタル入カ信号の値が（０． ０．
０， ０， ０． ０） および（１， １， ｌ
， １． １． １＞ のとき、アナログ出力電位Ｖ
。は共にＶ，となる。
らかなように、ディジタル入カ信号の値が（０． ０．
０， ０， ０． ０） および（１， １， ｌ
， １． １． １＞ のとき、アナログ出力電位Ｖ
。は共にＶ，となる。
第１０図は、（ａ−１） 〜（ｂ−２） Ｔ：説明した
ディジタル入力信号Ｄ。−Ｄ，、および制御信号Ｓ０
〜Ｓｓ 、Ｓｃ と、アナログ出力電位ＶＯ の関係を
表わしたものである。この図に示すように、ディジタル
入力信号の値が（０， Ｏ， Ｏ， Ｏ， Ｏ， Ｏ）
および（１， １． １， １． １． １）
のときのアナログ出力レベルは等しくなってしまう。
ディジタル入力信号Ｄ。−Ｄ，、および制御信号Ｓ０
〜Ｓｓ 、Ｓｃ と、アナログ出力電位ＶＯ の関係を
表わしたものである。この図に示すように、ディジタル
入力信号の値が（０， Ｏ， Ｏ， Ｏ， Ｏ， Ｏ）
および（１， １． １， １． １． １）
のときのアナログ出力レベルは等しくなってしまう。
このように、ディジタル信号がＰＣＭ符号等のサインマ
グニチュード表示のときは、第６図のディジタルアナロ
グ変換回路を用いることができるが、通常のディジタル
信号処理で用いられる２の補数表示の場合には、この回
路をそのまま用いると１ステップの誤差が生じることと
なる。そこで、これを避けるため、従来のディジタルア
ナログ変換回路では、その前段に補正回路を設ける必要
があった。
グニチュード表示のときは、第６図のディジタルアナロ
グ変換回路を用いることができるが、通常のディジタル
信号処理で用いられる２の補数表示の場合には、この回
路をそのまま用いると１ステップの誤差が生じることと
なる。そこで、これを避けるため、従来のディジタルア
ナログ変換回路では、その前段に補正回路を設ける必要
があった。
第１１図は、このような補正回路の一例を表わしたもの
である。この補正回路４ｌで、ディジタル信号人力端子
Ｒ４２から人力されたディジタル信号のＭＳＢ以外の５
ビットＤ０ 〜Ｄ，は、それぞれ２つに分岐される。こ
れらのそれぞれ一方は加算器４３を介して選択器４４に
入力され、他方は選択器４４に直接入力されるようにな
っている。
である。この補正回路４ｌで、ディジタル信号人力端子
Ｒ４２から人力されたディジタル信号のＭＳＢ以外の５
ビットＤ０ 〜Ｄ，は、それぞれ２つに分岐される。こ
れらのそれぞれ一方は加算器４３を介して選択器４４に
入力され、他方は選択器４４に直接入力されるようにな
っている。
また、ＭＳＢであるＤ，はそのままディジタルアナログ
変換回路４５に人力されると共に、選択器４４にも入力
される。
変換回路４５に人力されると共に、選択器４４にも入力
される。
選択器４４は、ＭＳＢであるＤ，が論理“０”のとき加
算器４３で１を加算された信号４７を選択し、ディジタ
ルアナログ変換回路４５に送出する。また、Ｄ５ が論
理“１”のときには、ディジタル信号入力端子４２から
の信号４８をそのままディジタルアナログ変換回路４５
に与える。これにより、１ステップの誤差の補正を行う
ことができる。
算器４３で１を加算された信号４７を選択し、ディジタ
ルアナログ変換回路４５に送出する。また、Ｄ５ が論
理“１”のときには、ディジタル信号入力端子４２から
の信号４８をそのままディジタルアナログ変換回路４５
に与える。これにより、１ステップの誤差の補正を行う
ことができる。
このような補正回路は、第１２図に示すように、第１１
図の加算器４３０代わりに減算器４９を用いて構成する
こともできる。この場合には、Ｄｓが論理“１”のとき
、減算器４９で１を減算された信号５１を選択し、ディ
ジタルアナログ変換回路４５に送出する。また、Ｄ，が
論理“０”のときには、ディジタル信号入力端子４２か
らの信号４８をそのままディジタルアナログ変換回路４
５に与える。これにより、１ステップの誤差の補正が行
われる。
図の加算器４３０代わりに減算器４９を用いて構成する
こともできる。この場合には、Ｄｓが論理“１”のとき
、減算器４９で１を減算された信号５１を選択し、ディ
ジタルアナログ変換回路４５に送出する。また、Ｄ，が
論理“０”のときには、ディジタル信号入力端子４２か
らの信号４８をそのままディジタルアナログ変換回路４
５に与える。これにより、１ステップの誤差の補正が行
われる。
このように、従来のディジタルアナログ変換回路で２の
補数表示のディジタル信号の変換処理を行う場合には別
途補正回路が必要となるため、ハードウエアの増大を招
くという欠点があった。
補数表示のディジタル信号の変換処理を行う場合には別
途補正回路が必要となるため、ハードウエアの増大を招
くという欠点があった。
また、この補正をソフトウェアで処理する場合には、プ
ロセッサの処理量が増大し、負担が大きくなるという欠
点があった。
ロセッサの処理量が増大し、負担が大きくなるという欠
点があった。
そこで、本発明の目的は、補正回路等を必要とせず、２
の補数表示のディジタル信号を直接アナログ信号に変換
することのできるディジタルアナログ変換回路を提供す
ることにある。
の補数表示のディジタル信号を直接アナログ信号に変換
することのできるディジタルアナログ変換回路を提供す
ることにある。
本発明では、（１）ディジタル信号の最上位ビット以外
のビットにそれぞれ対応するように２の巾乗の重み付け
をされた容量を有し、それぞれ一方の電極を共通電極に
接続された複数のコンデンサからなる容量アレイと、（
ｉｉ）第１および第２の参照電位端子と、（ｉｉｉ）容
量アレイの複数のコンデンサの、共通電極に接続された
電極と対向する電極をそれぞれ第１または第２の参照電
位端子に接続するための複数のスイッチからなるスイッ
チアレイと、（１ｖ）容量アレイの共通電極を第１の参
照電位端子に接続するための第１のスイッチと、（■）
容量アレイの複数のコンデンサのうちの最小の容量と同
一の容量を有し、一方の電極を共通電極に接続された付
加コンデンサと、（Ｖ１）この付加コンデンサの、共通
電極に接続された電極と対向する電極を第１または第２
の参照電位端子に接続するための第２のスイッチと、（
ｖｊ）人力されたディジタル信号を基に、スイッチアレ
イおよび第１、第２のスイッチを制御するための複数の
制御信号を生成するスイッチ制御信号生成回路とをディ
ジタルアナログ変換回路に具備させる。
のビットにそれぞれ対応するように２の巾乗の重み付け
をされた容量を有し、それぞれ一方の電極を共通電極に
接続された複数のコンデンサからなる容量アレイと、（
ｉｉ）第１および第２の参照電位端子と、（ｉｉｉ）容
量アレイの複数のコンデンサの、共通電極に接続された
電極と対向する電極をそれぞれ第１または第２の参照電
位端子に接続するための複数のスイッチからなるスイッ
チアレイと、（１ｖ）容量アレイの共通電極を第１の参
照電位端子に接続するための第１のスイッチと、（■）
容量アレイの複数のコンデンサのうちの最小の容量と同
一の容量を有し、一方の電極を共通電極に接続された付
加コンデンサと、（Ｖ１）この付加コンデンサの、共通
電極に接続された電極と対向する電極を第１または第２
の参照電位端子に接続するための第２のスイッチと、（
ｖｊ）人力されたディジタル信号を基に、スイッチアレ
イおよび第１、第２のスイッチを制御するための複数の
制御信号を生成するスイッチ制御信号生成回路とをディ
ジタルアナログ変換回路に具備させる。
そして、本発明では、２の巾乗の重み付けをされた容量
アレイとパラレルに、この容量アレイの最小容量と同じ
容量を有する付加コンデンサを設け、これらの容量アレ
イのコンデンサと付加コンデンサが、人力されたディジ
タル信号に応じて第１または第２の参照電極に接続され
るようスイッチング制御を行うこととする。
アレイとパラレルに、この容量アレイの最小容量と同じ
容量を有する付加コンデンサを設け、これらの容量アレ
イのコンデンサと付加コンデンサが、人力されたディジ
タル信号に応じて第１または第２の参照電極に接続され
るようスイッチング制御を行うこととする。
５実施例二
以下、実施例につき本発明を詳細に説明する。
第１図は本発明の一実施例におけるディジタルアナログ
変換回路を表わしたものである。この図で従来例（第６
図）と同一部分には同一の符号を付し、適宜説明を省略
する。
変換回路を表わしたものである。この図で従来例（第６
図）と同一部分には同一の符号を付し、適宜説明を省略
する。
この回路には、単位容量Ｃ。を有し容量アレイｌ８とパ
ラレルに接続された付加コンデンサ１７が設けられてい
る。この付加コンデンサ１７は、スイッチアレイ１５の
スイッチ１５−０等と同一構成の付加スイッチ１４によ
り、制御回路２３からの制御信号ＳＡ の値に応じて、
第１の参照電位端子２１または第２の参照電位端子２２
に接続されるようになっている。その他の構成は、第６
図に示す従来例と同様である。
ラレルに接続された付加コンデンサ１７が設けられてい
る。この付加コンデンサ１７は、スイッチアレイ１５の
スイッチ１５−０等と同一構成の付加スイッチ１４によ
り、制御回路２３からの制御信号ＳＡ の値に応じて、
第１の参照電位端子２１または第２の参照電位端子２２
に接続されるようになっている。その他の構成は、第６
図に示す従来例と同様である。
第２図は、第１図の制御回路２３を詳細に表わしたもの
である。この回路の制御信号出力端子部３２には出力端
子２４が別途設けられ、この端子からオアゲート２８の
出力が制御信号ＳＡ として出力されるようになってい
る。その他の構成は、第７図に示す従来例と同様である
。
である。この回路の制御信号出力端子部３２には出力端
子２４が別途設けられ、この端子からオアゲート２８の
出力が制御信号ＳＡ として出力されるようになってい
る。その他の構成は、第７図に示す従来例と同様である
。
結局、この制御回路２３では、次に再掲する（１）〜（
６）式と、次の（１８）式で示す制御信号によりスイッ
チ１５−０〜１５−４、およびスイッチ１６、１４（第
１図）の制御を行うこととなる。
６）式と、次の（１８）式で示す制御信号によりスイッ
チ１５−０〜１５−４、およびスイッチ１６、１４（第
１図）の制御を行うこととなる。
Ｓｏ ＝（ＣＬＫ’ ＋ Ｄｓ） ’ （（ＣＬＫ
［１５ ）＋ Ｄｏ）・・・・・・（１） Ｓ＋ ＝（ＣＬＫ’ ＋ Ｄｓ ） ・（（ＣＬＫ
− Ｄｓ ）＋ Ｄ，）・・・・・・（２》 Ｓ２＝（ＣＬＫ’ 十Ｏｓ ）・（（ＣＬＫ−Ｄｓ ）
” Ｄ２）・・・・・・（３） Ｓ３ ＝（ＣＬＫ’ ＋ ０５ ） ・
（（ＣＬＫ − Ｄｓ ）” ０３）・・・
・・・ （４） Ｓ４ ＝（ＣＬＫ’ ＋ Ｄｓ ） ・（（
ＣＬＫ − Ｏｓ ）＋ Ｄ．）・・・・・・
（５） Ｓｏ ＝ ＣＬＫ
・・＝・ （ ６ ）汎 ＝ ＣＬＫ’ ＋ Ｄ
５ ・・・・・・ （１ ８）ただし
、ＣＬＫ’ はＣＬＫの論理を反転した値を示す。
［１５ ）＋ Ｄｏ）・・・・・・（１） Ｓ＋ ＝（ＣＬＫ’ ＋ Ｄｓ ） ・（（ＣＬＫ
− Ｄｓ ）＋ Ｄ，）・・・・・・（２》 Ｓ２＝（ＣＬＫ’ 十Ｏｓ ）・（（ＣＬＫ−Ｄｓ ）
” Ｄ２）・・・・・・（３） Ｓ３ ＝（ＣＬＫ’ ＋ ０５ ） ・
（（ＣＬＫ − Ｄｓ ）” ０３）・・・
・・・ （４） Ｓ４ ＝（ＣＬＫ’ ＋ Ｄｓ ） ・（（
ＣＬＫ − Ｏｓ ）＋ Ｄ．）・・・・・・
（５） Ｓｏ ＝ ＣＬＫ
・・＝・ （ ６ ）汎 ＝ ＣＬＫ’ ＋ Ｄ
５ ・・・・・・ （１ ８）ただし
、ＣＬＫ’ はＣＬＫの論理を反転した値を示す。
次に、以上のような構成のディジタルアナログ変換回路
の動作を説明する。
の動作を説明する。
ここでも、従来例と同様、入力されるディジタル信号の
ＭＳＢであるＤ，とクロツク信号ＣＬＫの論理レベルの
組み合わせによる４つの場合についてそれぞれ説明する
。
ＭＳＢであるＤ，とクロツク信号ＣＬＫの論理レベルの
組み合わせによる４つの場合についてそれぞれ説明する
。
＜ａ） ＤＳ ＝“Ｏ”の場合
（ａ−１）ＣＬＫ＝ ”１’のタイミングこのとき、（
１）〜（６）、および（１８）式より、制御信号Ｓ０〜
３４、およびＳＡ はすべて論理“０”、ＳＧ は論理
“１”となる。このため、スイッチ１５−Ｏ〜１５−４
、および付加スイッチ１４の共通端子Ｃはすべて端子Ｇ
の側に接続されると共に、スイッチ１６はオンとなる。
１）〜（６）、および（１８）式より、制御信号Ｓ０〜
３４、およびＳＡ はすべて論理“０”、ＳＧ は論理
“１”となる。このため、スイッチ１５−Ｏ〜１５−４
、および付加スイッチ１４の共通端子Ｃはすべて端子Ｇ
の側に接続されると共に、スイッチ１６はオンとなる。
これにより、第６図の参照電位端子２１、２２、および
アナログ出力端子１９の関係は、等価的に第３図（ａ−
１）のようになる。
アナログ出力端子１９の関係は、等価的に第３図（ａ−
１）のようになる。
このとき、容量アレイ１８のコンデンサ１８一〇〜１８
−４、および付加コンデンサ１７はすべて放電され、蓄
積電荷は０となる。
−４、および付加コンデンサ１７はすべて放電され、蓄
積電荷は０となる。
（ａ−２）ＣＬＫ＝ ”Ｏ” （Ｊ）タイミングこのと
き、（１）〜（６）式より、制御信号Ｓ〜Ｓ，はそれぞ
れディジタル信号入力端子部１２から入力されたディジ
タル入力信号Ｄ ｏ ’＝ Ｄ −の論理レベルと等し
くなり、制御信号Ｓｃ は論理“０”となる。また、制
御信号ＳＡ は論理“１”となる。このため、スイッチ
１５−０〜１５−４の共通端子Ｃはそれぞれ、Ｄｌ，〜
Ｄ４ の論理レベルに応じた側に接続される。すなわち
、ディジタル人力信号の論理“０”のビットに対応する
スイッチでは端子Ｇ側へ、論理“１′′のビットに対応
するスイッチでは端子Ｒ側へ接続される。また、付加ス
イッチ１４の共通端子Ｃは端子Ｒ側に接続される。これ
により、参照電位端子２１、２２、およびアナログ出力
端子１９の関係は、等価的に第３図（ａ−２）のように
なる。
き、（１）〜（６）式より、制御信号Ｓ〜Ｓ，はそれぞ
れディジタル信号入力端子部１２から入力されたディジ
タル入力信号Ｄ ｏ ’＝ Ｄ −の論理レベルと等し
くなり、制御信号Ｓｃ は論理“０”となる。また、制
御信号ＳＡ は論理“１”となる。このため、スイッチ
１５−０〜１５−４の共通端子Ｃはそれぞれ、Ｄｌ，〜
Ｄ４ の論理レベルに応じた側に接続される。すなわち
、ディジタル人力信号の論理“０”のビットに対応する
スイッチでは端子Ｇ側へ、論理“１′′のビットに対応
するスイッチでは端子Ｒ側へ接続される。また、付加ス
イッチ１４の共通端子Ｃは端子Ｒ側に接続される。これ
により、参照電位端子２１、２２、およびアナログ出力
端子１９の関係は、等価的に第３図（ａ−２）のように
なる。
従って、このときアナログ出力端子１９から出力される
アナログ出力電位Ｖ。は、次の（１９）式のようになる
。
アナログ出力電位Ｖ。は、次の（１９）式のようになる
。
ｖｏ ＝（Ｃｘ−Ｖｃ ＋ （ＣＹ ＋ ＣＧ）
・ＶＲ）／（ＣＡ 本Ｃｏ ） ”（ＣＸ − Ｖｃ， ＋ （Ｃｙ ＋ Ｃｏ）
Ｖａ）／ ３２Ｃ． −−−−−・（
１ ９ ）例えば、ディジタル入力信号として次に再掲
する（１０）式のような信号が与えられたときには、ス
イッチアレイ１５の各スイッチ１５−０〜１５４は第１
図に示した状態になるため、ＣＸＣはそれぞれ２８Ｃｏ
３ｃｏ となる。
・ＶＲ）／（ＣＡ 本Ｃｏ ） ”（ＣＸ − Ｖｃ， ＋ （Ｃｙ ＋ Ｃｏ）
Ｖａ）／ ３２Ｃ． −−−−−・（
１ ９ ）例えば、ディジタル入力信号として次に再掲
する（１０）式のような信号が与えられたときには、ス
イッチアレイ１５の各スイッチ１５−０〜１５４は第１
図に示した状態になるため、ＣＸＣはそれぞれ２８Ｃｏ
３ｃｏ となる。
（Ｄ．， Ｄ３， Ｄ． Ｄ，， Ｄ
ｏ ） ＝（０，０，０，１．１）・・・・・・
（ＩＯ） 従って、アナログ出力電位Ｖ。は（１９）式により次の
（２０）式のようになる。
ｏ ） ＝（０，０，０，１．１）・・・・・・
（ＩＯ） 従って、アナログ出力電位Ｖ。は（１９）式により次の
（２０）式のようになる。
し＝（２８／３２）． − Ｖｃ， −！− （４／３
２） ・ｖ．・・・・・・ （２ ０） また、（０， ０． ０， ０． ０） および（１
， １， １．Ｌ １） というディジタル入力信号
が与えられたときには、アナログ出力電位Ｖ０ はそれ
ぞれ次の（２ｌ）、（２２）式のようになる。
２） ・ｖ．・・・・・・ （２ ０） また、（０， ０． ０， ０． ０） および（１
， １， １．Ｌ １） というディジタル入力信号
が与えられたときには、アナログ出力電位Ｖ０ はそれ
ぞれ次の（２ｌ）、（２２）式のようになる。
Ｖ． ＝（３１／３２） ・ Ｖ．
＋ （１／３２） ＶＲ・・・・・・（
２１） Ｖｏ ＝ ＶＲ −−−・−（２
２）結局、デイジタル人力信号が（０， ０． ０，
０． ０） から（１， １， １， １． １）
まで１デイジンｌ・ずつ変化すると、これに対応して
アナログ出力電位Ｖ。は（２１）式の値から（２２）式
の値まで、次の（２３）式に示す量Δ■′ずつ変化する
こととなる。
＋ （１／３２） ＶＲ・・・・・・（
２１） Ｖｏ ＝ ＶＲ −−−・−（２
２）結局、デイジタル人力信号が（０， ０． ０，
０． ０） から（１， １， １， １． １）
まで１デイジンｌ・ずつ変化すると、これに対応して
アナログ出力電位Ｖ。は（２１）式の値から（２２）式
の値まで、次の（２３）式に示す量Δ■′ずつ変化する
こととなる。
ΔＶ ’ ＝（ｖｕ − ＶＧ ） ／ ３２ −＝
−＝− （２ ３）（ｂ） Ｄｓ ”“１”の場合 （ｂ−１）ＣＬＫ＝ ”１”のタイミングこのとき、制
御信号Ｓ。−Ｓ，ＳＡ、およびＳ．．はすべて論理“１
”となる。このため、スイッチｌ５−０〜ｌ５−４、お
よび付加スインチ１４の共通端子Ｃはすべて端子Ｒの側
に接続されると共に、スイッチ１６はオンとなる。これ
により、参照電位端子２１、２２、およびアナログ出力
端子１９の関係は、等価的に第４図（ｂ−１）のように
なり、容量アレイ１８のそれぞれのコンデンサ１ ８−
０〜１８−４、および付加コンデンサ１７では充放電が
行われることとなる。
−＝− （２ ３）（ｂ） Ｄｓ ”“１”の場合 （ｂ−１）ＣＬＫ＝ ”１”のタイミングこのとき、制
御信号Ｓ。−Ｓ，ＳＡ、およびＳ．．はすべて論理“１
”となる。このため、スイッチｌ５−０〜ｌ５−４、お
よび付加スインチ１４の共通端子Ｃはすべて端子Ｒの側
に接続されると共に、スイッチ１６はオンとなる。これ
により、参照電位端子２１、２２、およびアナログ出力
端子１９の関係は、等価的に第４図（ｂ−１）のように
なり、容量アレイ１８のそれぞれのコンデンサ１ ８−
０〜１８−４、および付加コンデンサ１７では充放電が
行われることとなる。
（ｂ−２）ＣＬＫ＝“０”のタイミングこの場合には、
（ａ−２）の場合と同様に、制御信号Ｓ。−３４ はそ
れぞれＤ。−Ｄ，の論理レベルと等しくなり、制御信号
Ｓ０ は論理“０”、ＳＡ は論理゛１”となる。これ
により、参照電位端子２ｌ、２２、およびアナログ出力
端子１９の関係は、等価的に第４図（ｂ−２）のように
なる。
（ａ−２）の場合と同様に、制御信号Ｓ。−３４ はそ
れぞれＤ。−Ｄ，の論理レベルと等しくなり、制御信号
Ｓ０ は論理“０”、ＳＡ は論理゛１”となる。これ
により、参照電位端子２ｌ、２２、およびアナログ出力
端子１９の関係は、等価的に第４図（ｂ−２）のように
なる。
この場合、容量アレイ１８のコンデンサ１８−０〜１８
−４、および付加コンデンサ１７には、前記した（ｔ）
−１）のタイミングでそれぞれ所定の電荷がＭ積されて
いるた約、このときのアナログ出力電位Ｖ。は、次の（
２４）式のようになる。
−４、および付加コンデンサ１７には、前記した（ｔ）
−１）のタイミングでそれぞれ所定の電荷がＭ積されて
いるた約、このときのアナログ出力電位Ｖ。は、次の（
２４）式のようになる。
Ｖｏ ＝ ［（Ｃｘ−’ｌ’Ｇ ＋ （［：Ｙ ＋
Ｃｏ） ・ＶＲ）／ ３２ＣＯ ） ＋（ＶＧ −
ＶＲ ）・・・・・・ （２ ４） 従って、ディジタル人力信号として（０， ０， ０，
０．０）およびＩ：１， １， １， １． １）
という値が与えられたときには、アナログ出力電位Ｖ
。はそれぞれ次の（２５）、（２６）式のようになる。
Ｃｏ） ・ＶＲ）／ ３２ＣＯ ） ＋（ＶＧ −
ＶＲ ）・・・・・・ （２ ４） 従って、ディジタル人力信号として（０， ０， ０，
０．０）およびＩ：１， １， １， １． １）
という値が与えられたときには、アナログ出力電位Ｖ
。はそれぞれ次の（２５）、（２６）式のようになる。
ｖｏ＝２ｖ． − ＶＲ ：・−・（ ２
５ ）ＶＯ ＝ ｖ． ・・・・
・・（２６）結局、ディジタル人力信号が（０， ０，
０， ０． ０） から（１，１，１．１．１）
）まで１ディジットずつ変化すると、これに対応して
アナログ出力電位Ｖ。は（２５）式の値から（２６）式
の値まで（２３）式に示した量ΔＶ′ずつ変化すること
となる。
５ ）ＶＯ ＝ ｖ． ・・・・
・・（２６）結局、ディジタル人力信号が（０， ０，
０， ０． ０） から（１，１，１．１．１）
）まで１ディジットずつ変化すると、これに対応して
アナログ出力電位Ｖ。は（２５）式の値から（２６）式
の値まで（２３）式に示した量ΔＶ′ずつ変化すること
となる。
以上説明したうちの（２１）、および（２６）式から明
らかなように、ディジタル入力信号の値が（０， Ｏ，
０， ０． Ｏ， Ｏ） および（１， １． １
． １， １． １） のときのアナログ出力電位Ｖ
。が同じ値になることはない。
らかなように、ディジタル入力信号の値が（０， Ｏ，
０， ０． Ｏ， Ｏ） および（１， １． １
． １， １． １） のときのアナログ出力電位Ｖ
。が同じ値になることはない。
第５図は、（ａ−１）〜（ｂ−２）で説明したディジタ
ル人力信号Ｄ。−Ｄ５、および制御信号Ｓｏ ”’−Ｓ
ｓ 、Ｓｃ， ， ＳＡ と、アナログ出力電位Ｖとの
関係を表わしたものである。この図に示すように、ディ
ジタル信号（０， ０， ０． ０， Ｏ， Ｏ）
および（１，１ １， ｌ， Ｌ １） に対応する
アナログ出力レベルはそれぞれ“３２”３１”となる。
ル人力信号Ｄ。−Ｄ５、および制御信号Ｓｏ ”’−Ｓ
ｓ 、Ｓｃ， ， ＳＡ と、アナログ出力電位Ｖとの
関係を表わしたものである。この図に示すように、ディ
ジタル信号（０， ０， ０． ０， Ｏ， Ｏ）
および（１，１ １， ｌ， Ｌ １） に対応する
アナログ出力レベルはそれぞれ“３２”３１”となる。
従って、１ステップの誤りを生じることなく、６４レベ
ルのディジタル信号への変換を行うことができる。
ルのディジタル信号への変換を行うことができる。
なお、本実施例では、クロツク信号ＣＬＫが論理゛０”
となるタイミングで、付加コンデンサ１７を第２の参照
電位端子２２側に接続することとしたが、これを第１の
参照電位端子２１側に接続するようにしてもよい。
となるタイミングで、付加コンデンサ１７を第２の参照
電位端子２２側に接続することとしたが、これを第１の
参照電位端子２１側に接続するようにしてもよい。
以上説明したように、本発胡によれば、２の巾乗の重み
付けをされた容量アレイとパラレルに、この容量アレイ
の最小容量と同じ容量を有するコンデンサを設けること
としたので、２の補数表示のディジタル信号を直接アナ
ログ信号に変換することができる。このため、補正のた
めの付加回路が必要なく、また、ブロセンサにかかる負
担を軽減することができるという効果がある。
付けをされた容量アレイとパラレルに、この容量アレイ
の最小容量と同じ容量を有するコンデンサを設けること
としたので、２の補数表示のディジタル信号を直接アナ
ログ信号に変換することができる。このため、補正のた
めの付加回路が必要なく、また、ブロセンサにかかる負
担を軽減することができるという効果がある。
第１図〜第５図は本発明の一実施例を説明するためのも
ので、このうち第１図はディジタルアナログ変換回路を
示すブロック図、第２図は第１図における制御回路を詳
細に示すブロック図、第３図はディジタル人力信号の最
上位ビットが論理“０”のときのディジタルアナログ変
換回路の状態を等価的に示す説明図、第４図はディジタ
ル人力信号の最上位ビットが論理“１”のときのディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
５図はディジタル入力信号、制御信号とアナログ出力レ
ベルとの関係を示す説明図、第６図は従来のディジタル
アナログ変換回路を示すブロック図、第７図は従来のデ
ィジタルアナログ変換回路の制御回路を詳細に示すブロ
ック図、第８図はディジタル人力信号の最上位ビットが
論理“０”のときの従来のディジタルアナログ変換回路
の状態を等価的に示す説明図、第９図はディジタル人力
信号の最上位ビットが論理“１”のときの従来のディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
１０図は従来のディジタルアナログ変換回路におけるデ
ィジタル入力信号、制御信号とアナログ出力レベルとの
関係を示す説明図、第１１図は従来のディジタルアナロ
グ変換回路に付加して用いられる補正回路の一例を示す
ブロック図、第１２図は従来のディジタルアナログ変換
回路に付加して用いられる補正回路の他の一例を示すブ
ロック図である。 １２・・・・・・ディジタル信号入力端子部、１３・・
・・・・クロツク信号入力端子、１４・・・・・・付加
スイッチ、 ｌ５・・・・・・スイッチアレイ、１６・・・・・・ス
イッチ、ｌ７・・・・・・付加コンデンサ、 １８・・・・・・容量アレイ、 １９・・・・・・アナログ出力端子、 ２ｌ・・・・・・第１の参照電位端子、２２・・・・・
・第２の参照電位端子、２３・・・・・制御回路、 ２５−０〜２５−４・・・・・・オアゲート、２７・・
・・・・アンドゲート、２８・・・・・・オアゲート、
３３−０〜３３−４・・・・・・アンドゲート、３ ２・・・・・・制御信号出力端子部。
ので、このうち第１図はディジタルアナログ変換回路を
示すブロック図、第２図は第１図における制御回路を詳
細に示すブロック図、第３図はディジタル人力信号の最
上位ビットが論理“０”のときのディジタルアナログ変
換回路の状態を等価的に示す説明図、第４図はディジタ
ル人力信号の最上位ビットが論理“１”のときのディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
５図はディジタル入力信号、制御信号とアナログ出力レ
ベルとの関係を示す説明図、第６図は従来のディジタル
アナログ変換回路を示すブロック図、第７図は従来のデ
ィジタルアナログ変換回路の制御回路を詳細に示すブロ
ック図、第８図はディジタル人力信号の最上位ビットが
論理“０”のときの従来のディジタルアナログ変換回路
の状態を等価的に示す説明図、第９図はディジタル人力
信号の最上位ビットが論理“１”のときの従来のディジ
タルアナログ変換回路の状態を等価的に示す説明図、第
１０図は従来のディジタルアナログ変換回路におけるデ
ィジタル入力信号、制御信号とアナログ出力レベルとの
関係を示す説明図、第１１図は従来のディジタルアナロ
グ変換回路に付加して用いられる補正回路の一例を示す
ブロック図、第１２図は従来のディジタルアナログ変換
回路に付加して用いられる補正回路の他の一例を示すブ
ロック図である。 １２・・・・・・ディジタル信号入力端子部、１３・・
・・・・クロツク信号入力端子、１４・・・・・・付加
スイッチ、 ｌ５・・・・・・スイッチアレイ、１６・・・・・・ス
イッチ、ｌ７・・・・・・付加コンデンサ、 １８・・・・・・容量アレイ、 １９・・・・・・アナログ出力端子、 ２ｌ・・・・・・第１の参照電位端子、２２・・・・・
・第２の参照電位端子、２３・・・・・制御回路、 ２５−０〜２５−４・・・・・・オアゲート、２７・・
・・・・アンドゲート、２８・・・・・・オアゲート、
３３−０〜３３−４・・・・・・アンドゲート、３ ２・・・・・・制御信号出力端子部。
Claims (1)
- 【特許請求の範囲】 ディジタル信号の最上位ビット以外のビットにそれぞれ
対応するように２の巾乗の重み付けをされた容量を有し
、それぞれ一方の電極を共通電極に接続された複数のコ
ンデンサからなる容量アレイと、 第１および第２の参照電位端子と、 前記容量アレイの複数のコンデンサの、前記共通電極に
接続された電極と対向する電極をそれぞれ前記第１また
は第２の参照電位端子に接続するための複数のスイッチ
からなるスイッチアレイと、前記容量アレイの共通電極
を前記第１の参照電位端子に接続するための第１のスイ
ッチと、前記容量アレイの複数のコンデンサのうちの最
小の容量と同一の容量を有し、一方の電極を前記共通電
極に接続された付加コンデンサと、 この付加コンデンサの、前記共通電極に接続された電極
と対向する電極を前記第１または第２の参照電位端子に
接続するための第２のスイッチと、入力されたディジタ
ル信号を基に、前記スイッチアレイおよび前記第１、第
２のスイッチを制御するための複数の制御信号を生成す
るスイッチ制御信号生成回路 とを具備することを特徴とするディジタルアナログ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP848190A JPH03214818A (ja) | 1990-01-19 | 1990-01-19 | ディジタルアナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP848190A JPH03214818A (ja) | 1990-01-19 | 1990-01-19 | ディジタルアナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214818A true JPH03214818A (ja) | 1991-09-20 |
Family
ID=11694301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP848190A Pending JPH03214818A (ja) | 1990-01-19 | 1990-01-19 | ディジタルアナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214818A (ja) |
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