JPH03190429A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ／Ａ変換装置に関し、特にスイッチト・キャ
パシタ回路を用いたＤ／Ａ変換装置に関する。

〔従来の技術〕

従来、かかるスイッチト・キャパシタ回路を用いたｎピ
ッ）Ｄ／Ａ変換装置について、第２図および第３図を用
いて説明する。

第２図は従来の一例を示すｎピッ）Ｄ／Ａ変換回路部の
構成図である。

第２図に示すように、従来のＤ／Ａ変換回路部は、縦続
接続された第１及び第２のスイッチＳ□。

Ｓ　Ｒ，、、（ｍ　＝　１〜ｎの整数）と一端が接地さ
れ且つ他端が第一及び第二のスイッチＳ□＋ＳＢｍの接
続点に接続された第一の容量素子Ｃイとからなるｎ組の
スイッチト・キャパシタ回路Ｓ０１〜ＳＣｏを有してい
る。これらｎ組のスイッチト・キャパシタ回路Ｓ０１〜
ＳＣｏの第一のスイッチＳＡ、、ｌの入力は共通に基準
電圧ｖ８オに接続され、また第二のスイッチＳＢイの出
力は共通に演算増幅器ｌの反転入力に接続される。一方
、この演算増幅器ｌの正転入力は接地され、しかも前述
した反転入力と出力との間に第二の容量素子Ｃ８及び第
三のスイッチＳ０が接続されている。

まず、Ｄ／Ａ変換サイクルの前半において、ｎ組のスイ
ッチト・キャパシタ回路ＳＣ３〜ＳＣｏの第一のスイッ
チＳＡＩ〜Ｓ□及び第三のスイッチＳ。

がＯＮ状態、第二のスイッチＳＲＩ〜ＳＢｎがＯＦＦ状
態となる。次に、Ｄ／Ａ変換サイクルの後半において、
ディジタルデータが００ビツトに対応するスイッチト・
キャパシタ回路Ｓ　Ｃ１〜Ｓ０１は前半の状態を保持し
、ディジタルデータが１のビットに対応するスイッチト
・キャパシタ回路Ｓ０１〜Ｓ０７の第一のスイッチＳ□
はＯＦＦ、第二のスイッチＳＢｍはＯＮ状態となり、ス
イッチＳ０はデータに関係なくＯＦＦ状態となる。

上述したＤ／Ａ変換サイクルの前半において、スイッチ
ト・キャパシタ回路ＳＣ１〜５Ｃ１１の容量素子Ｃイに
は、Ｑイ＝Ｃ，、ＸＶゆ、の電荷が蓄積され、ディジタ
ルデータが１のビットに対応する電荷が変換サイクルの
後半に演算増幅器１の反転入力（−）に加えられること
になる。この時の電荷の総和Ｑはｍビット目のデータを
ａ□とすると、Ｑ＝Σ　ａｍ　’　Ｃ，ｆｉ’　ＶＲ，
：。

（１） で表わされる。また、容量素子Ｃ０には、上式で表わさ
れる電荷と等しい電荷Ｑ。が蓄積され、Ｑｏ＝−Ｃｏ・
Ｖｏ＝　Ｘ　ａ、・Ｃ，・Ｖ＊ｚｖ（２） の関係で示される。従って、演算増幅器１の出力には、 の電圧が得られることになる。

ここで、容量素子０１〜ｃｏの容量値を第１番目の容量
Ｃ１を基準として第ｍ番目の容量Ｃ□をＣ０＝＝２ｍ−
１・Ｃ２となるように設定すると、上述したとなり、ｎ
ビットのＤ／Ａ変換出力が得られる。

第３図は第２図に示すＤ／Ａ変換回路部を制御するため
の制御回路図である。

第３図に示すように、かかる制御回路はｎ個のトレーリ
ングエツジトリガータイプのデータ・フリップ・フロッ
プＦ１〜Ｆｎと、ｎ個のＮＡＮＤ回路ＮＡ　１〜Ｎ瓜と
、ｎ個のインバータ回路１１〜工、とを有している。ク
ロック信号ＣＬＫはｎ個のデータ・フリップ・フロップ
Ｆ１〜Ｆｎの各クロック入力Ｔに接続される。また、ｍ
番目のデータ・フリップ・フロップＦ、１１の入力りに
は、ディジタルデータＤ１〜Ｄ７のｍビット目のデータ
が供給され、ｍ番目のＮＡＮＤ回路ＮＡ、の入力にはク
ロック信号ＣＬＫとデータ・フリップ・フロップＦ、の
Ｑ出力が供給される。更に、インバータ回路工。の入力
には、ＮＡＮＤ回路ＮＡｍの出力が接続されている。

かかる制御回路において、クロック信号ＣＬＫのローレ
ベル期間がＤ／Ａ変換サイクルの前半になり、しかもク
ロック信号ＣＬＫのハイレベル期間がＤ／Ａ変換サイク
ルの後半になる。また、ＮＡＮＤ回路Ｎ回路Ｎ比の出力
φｍＡが第一のスイッチＳイの制御信号になり且つイン
バータ回路工。の出力φ１が第二のスイッチＳｅｗの制
御信号になり、スイッチＳ０の制御信号はクロック信号
ＣＬＫの反転信号ＣＬＫが入力される。このクロック信
号ＣＬＫがハイレベルからローレベルに変化スると同時
に、ディジタルデータＤ、〜Ｄ０がデータ・フリップ・
フロップＦ１〜Ｆｎに取り込まれ、しかもこのデータ・
フリップ・フロップＦ１〜Ｆ、の出力Ｑはディジタルデ
ータＤ１〜Ｄ、、が保持される。このクロック信号ＣＬ
Ｋがローレベルのときは、ＮＡＮＤ回路Ｎ　Ａ　＋〜Ｎ
Ａ、、の出力はハイレベルとなり、第一のスイッチＳＡ
Ｉ〜Ｓ　、Ａｎの制御信号φ１６．〜φ、、Ａがハイレ
ベルとなるので、第一のスイッチＳＡユ〜ＳＡ、、はＯ
Ｎ状態になる。一方、このとき第二のスイッチ８８１〜
５ｌｉｎの制御信号φ１Ｂ〜φ、はローレベルとなるの
で、第二のスイッチＳＢｔ〜Ｓ□はＯＦＦ状態となる。

また、スイッチＳ。の制御信号はハイレベルであり、ス
イッチＳ０はＯＮとなるので、容量Ｃ８の電荷は放電さ
れ、演算増幅器１の出力は接地電位となる。逆に、クロ
ック信号ＣＬＫがハイレベルになると、データ“１　ｎ
を出力しているデータ・フリップ・フロップＦ。

の出力が接続されているＮＡＮＤ回路Ｎ回路Ｎ比がロー
レベルとなる。従って、このＮＡＮＤ回路Ｎ回路Ｎ比力
を制御信号とする第一のスイッチはＯＦＦ状態となり、
またＮＡＮＤ回路の出力が接続されるインバータ回路工
□の出力を制御信号とする第二のスイッチがＯＮ状態と
なる。それ故、スィッチＳ００制御信号はローレベルと
なり、ＯＦＦ状態となる。

〔発明が解決しようとする課題〕

上述した従来のスイッチト・キャパシタ回路を用いたＤ
／Ａ変換装置は、容量素子とスイッチで構成されている
ため、ＭＯ８集積回路において容易に実現し得る利点を
有している反面、集積化した場合に容量素子のチップ上
に占める面積は最小の容量素子の面積をＳＣＩとすると
、 Ｓ＝２・Σ２ｎ−’　・Ｓｃ＋＝２・（２°　１）Ｓｃ
＋。

（Ｃｏ＝ΣＣ□とする） で表わされ、変換ビット数ｎが大きくなると、その面積
が急激に増大し且つコストアップを引き起こすという欠
点がある。

本発明の目的は、かかる変換ビット数を大きくしても、
チップ上に占める容量素子の面積をそれ程大きくするこ
となく、低コスト化を実現できるＤ／Ａ変換装置を提供
することにある。

〔課題を解決するための手段〕

本発明のＤ／Ａ変換装置は、ディジタル入力により制御
される複数のスイッチト・キャパシタ回路ト前記複数の
スイッチト・キャパシタの出力ヲ一方の入力とする演算
増幅器を有するＤ／Ａ変換装置において、基準電圧を分
圧してｎ本の分圧出力を形成する分圧回路と、縦続接続
された第一及び第二のスイッチおよび前記二つのスイッ
チの接続点に一端が接続され且つ他端が接地された第一
の容量素子からなるｎ組のスイッチト・キャパシタ回路
と、前記ｎ組のスイッチト・キャパシタ回路の第二のス
イッチの出力が共通に反転入力に接続され且つ正転入力
が接地された演算増幅器と、前記演算増幅器の反転入力
と出力との間に接続された第二の容量素子および第三の
スイッチとを有し、前記分圧回路の各分圧出力がそれぞ
れ前記ｎ組のスイッチト・キャパシタ回路の第一のスイ
ッチの入力に接続して構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すｎピッ）Ｄ／Ａ変換回
路部の構成図である。

第１図に示すように、本実施例は基準電圧ＶＲＥＦを分
圧したｎ本の分圧出力を有する分圧回路２と、第一のス
イッチＳＡＩ〜ＳＡｅ及び第二のスイッチＳＢＩ〜Ｓ□
と容量素子０１〜Ｃ，とで構成されるｎ組のスイッチト
・キャパシタ回路Ｓ０１〜ＳＣ１と、これらスイッチト
・キャパシタ回路Ｓ０１〜ＳＣ１の出力側が共通にして
反転入力に接続された演算増幅器１と、スイッチＳ。お
よび容量素子Ｃ０とを有している。

すなわち、ｍ段目のスイッチト・キャパシタ回路ＳＣ，
Ａは、第一及び第二のスイッチＳ□＋ＳＲ＋ｎが縦続接
続され、しかもこれらスイッチの接続点に、一端を接地
した容量素子Ｃ，，、が接続されて構成される。また、
分圧回路２は、第一番目の抵抗素子の抵抗値をＲとする
一方、第ｍ番目（ｍ＝１、・・・、ｎ）の抵抗素子の抵
抗値が２°−１×Ｒとなるｎ個の抵抗素子を直列接続し
て構成される。この最後の抵抗素子の一端に基準電圧ｖ
Ｒオを入力し、第１番目の抵抗素子（２°ＸＲ）の一端
は、端を接地された抵抗値Ｒの抵抗素子に接続され、各
抵抗素子の接続点をｎ本の分圧出力としている。

従って、ｍ　ｍ　ｌ”ｌのスイッチト・キャパシタ回路
ＳＣｏの第１のスイッチＳＡ、、、の入力は分圧回路２
のｍ番目の出力（接続点）に接続され且つこのスイッチ
ト・キャパシタ回路ＳＣいの第２のスイッチＳゎの出力
は他のスイッチト・キャパシタ回路の第２のスイッチの
出力と共通に演算増幅器１の反転入力（−）に接続され
る。この演算増幅器１の反転入力（−）と出力との間に
は、クロックＣＬＫで駆動されるスイッチＳ０と容量ｃ
。とが並列接続され、また演算増幅器１の正転入力（＋
）は接地して構成される。尚、容量Ｃ３−ｃｎは全て等
しい値に設定している。

次に、かかるｎピッ）Ｄ／Ａ変換回路部の動作について
説明する。

まず、スイッチト・キャパシタｓｃ、〜ｓｃｎを構成す
る第１のスイッチＳＡＩ〜ｓＡ、、と第２のスイッチＳ
ＲＩ〜ＳＩ］、、の動作及びスイッチｓ０の動作は、前
述した従来例と同様である。すなわち、Ｄ／Ａ変換サイ
クルの前半では、第１のスイッチＳＡ□〜ＳＡ、、及び
スイッチＳ０がＯＮ状態、第２のスイッチＳＲＩ〜ＳＢ
ｎがＯＦＦ状態となる。一方、Ｄ／Ａ変換サイクルの後
半では、ディジタルデータが０のビットに対応するスイ
ッチト・キャパシタ回路は前半の状態を保持し、ディジ
タルデータが１のビットに対応するスイッチト・キャパ
シタ回路ＳＣイの第１のスイッチＳ□はＯＦＦ状態、第
２のスイッチＳＢｍはＯＮ状態となり、スイッチＳｏは
データに関係なくＯＦＦ状態となる。

次に、分圧回路２のｍ番目の分圧出力はゞ゛゛′２″ ×２′″−１で表わされ、Ｄ／Ａ変換サイクルの前半で
ｍ番目のスイッチト・キャパシタ回路ＳＣイの容量素子
Ｃ，，に蓄積される電荷Ｑ、は、となる。また、変換ザ
イクルの後半に、演算増幅器ｌの反転入力に加えられる
ディジタルデータが■のビットに対応する電荷の総和は
、ｍビット目のデータをａ。とすると、 で表わされる。更に、容量素子Ｃ８にも、かかる（６）
式と等しい電荷Ｑ０が蓄積され、 の関係で示される。従って、演算増幅器ｌの出力には、
Ｃ，＝Ｃであるので、 の電圧が得られ、ｎビットのＤ／Ａ変換出力が得られる
。

尚、本実施例におけるＤ／Ａ変換の制御回路は、前述し
た従来例（第３図）と同一であり、その動作も従来例で
説明した動作と同一であるので、説明を省略する。

従って、本実施例を集積化した場合、全ての容量値は等
しく設定されているので、チップ上に占める容量素子の
面積Ｓは、最小の容量をＳ。、とすると、 Ｓ　＝　　Ｘ　ＳＣｍ　＋　５ｃｏ＝（ｎ　＋　１　）
　Ｓｃ＋”””　　（９）で表わされることになる。

〔発明の効果〕

以上説明したように、本発明のＤ／Ａ変換装置は、スイ
ッチト・キャパシタ回路に蓄積される電荷の重み付けを
、容量値の重み付げによって行なう代わりに、容量に印
加する電圧の重み付けによって行なうことにより、変換
ビット数の増加に伴い指数関数的に増大する容量を、ビ
ット数の増加に比例した増加分に挿えることができると
いう効果がある。例えば、ｎ＝８のときに集積化した場
合、チップ上に占める容量素子の面積は、最小の容量素
子の面積をＳＣＩとすると、従来に比べ、（８＋１）Ｓ
ｃｌ／２Ｘ（２ｎ−１）・Ｓｏ、＝９１５１０となり、
非常に低コストで集積化することができる。

・・・クロック信号、Ｄ１〜Ｄｎ・・・・・・ディジタ
ルテーク、Ｆ１〜Ｆ、・・・・・・テーク・フリップ・
フロップ、φ１Ａ〜φｎＡ・・・・・・第一のスイッチ
制御信号、φ１Ｂ〜φ。８・・・・・・第二のスイッチ
制御信号。

Claims (3)

【特許請求の範囲】
1. （１）ディジタル入力により制御される複数のスイッチ
   ト・キャパシタ回路と前記複数のスイッチト・キャパシ
   タの出力を一方の入力とする演算増幅器を有するＤ／Ａ
   変換装置において、基準電圧を分圧してｎ本の分圧出力
   を形成する分圧回路と、縦続接続された第一及び第二の
   スイッチおよび前記二つのスイッチの接続点に一端が接
   続され且つ他端が接地された第一の容量素子からなるｎ
   組のスイッチト・キャパシタ回路と、前記ｎ組のスイッ
   チト・キャパシタ回路の第二のスイッチの出力が共通に
   反転入力に接続され且つ正転入力が接地された演算増幅
   器と、前記演算増幅器の反転入力と出力との間に接続さ
   れた第二の容量素子および第三のスイッチとを有し、前
   記分圧回路の各分圧出力がそれぞれ前記ｎ組のスイッチ
   ト・キャパシタ回路の第一のスイッチの入力に接続され
   ることを特徴とするＤ／Ａ変換装置。
2. （２）請求項（１）記載の分圧回路は抵抗値がＲの第一
   の抵抗素子とｎ番目の抵抗値が２＾ｎ＾−＾１×Ｒにな
   る直列接続されたｎ個の第二の抵抗素子とを直列接続す
   る一方、前記第二の抵抗素子のｎ番目の抵抗の一端に基
   準電圧を入力し且つ前記第一の抵抗素子の一端を接地し
   て各抵抗素子の接続点を分圧出力とすることを特徴とす
   るＤ／Ａ変換装置。
3. （３）請求項（１）記載のｎ組のスイッチト・キャパシ
   タにおいて、ｎ組の第一の容量素子と、演算増幅器の反
   転入力および出力間に接続した第二の容量素子との容量
   を同一にしたことを特徴とするＤ／Ａ変換装置。