JPH03190429A - D/a変換装置 - Google Patents
D/a変換装置Info
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- JPH03190429A JPH03190429A JP33207589A JP33207589A JPH03190429A JP H03190429 A JPH03190429 A JP H03190429A JP 33207589 A JP33207589 A JP 33207589A JP 33207589 A JP33207589 A JP 33207589A JP H03190429 A JPH03190429 A JP H03190429A
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- Japan
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- switch
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- switched capacitor
- circuit
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- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はD/A変換装置に関し、特にスイッチト・キャ
パシタ回路を用いたD/A変換装置に関する。
パシタ回路を用いたD/A変換装置に関する。
従来、かかるスイッチト・キャパシタ回路を用いたnピ
ッ)D/A変換装置について、第2図および第3図を用
いて説明する。
ッ)D/A変換装置について、第2図および第3図を用
いて説明する。
第2図は従来の一例を示すnピッ)D/A変換回路部の
構成図である。
構成図である。
第2図に示すように、従来のD/A変換回路部は、縦続
接続された第1及び第2のスイッチS□。
接続された第1及び第2のスイッチS□。
S R,、、(m = 1〜nの整数)と一端が接地さ
れ且つ他端が第一及び第二のスイッチS□+SBmの接
続点に接続された第一の容量素子Cイとからなるn組の
スイッチト・キャパシタ回路S01〜SCoを有してい
る。これらn組のスイッチト・キャパシタ回路S01〜
SCoの第一のスイッチSA、、lの入力は共通に基準
電圧v8オに接続され、また第二のスイッチSBイの出
力は共通に演算増幅器lの反転入力に接続される。一方
、この演算増幅器lの正転入力は接地され、しかも前述
した反転入力と出力との間に第二の容量素子C8及び第
三のスイッチS0が接続されている。
れ且つ他端が第一及び第二のスイッチS□+SBmの接
続点に接続された第一の容量素子Cイとからなるn組の
スイッチト・キャパシタ回路S01〜SCoを有してい
る。これらn組のスイッチト・キャパシタ回路S01〜
SCoの第一のスイッチSA、、lの入力は共通に基準
電圧v8オに接続され、また第二のスイッチSBイの出
力は共通に演算増幅器lの反転入力に接続される。一方
、この演算増幅器lの正転入力は接地され、しかも前述
した反転入力と出力との間に第二の容量素子C8及び第
三のスイッチS0が接続されている。
まず、D/A変換サイクルの前半において、n組のスイ
ッチト・キャパシタ回路SC3〜SCoの第一のスイッ
チSAI〜S□及び第三のスイッチS。
ッチト・キャパシタ回路SC3〜SCoの第一のスイッ
チSAI〜S□及び第三のスイッチS。
がON状態、第二のスイッチSRI〜SBnがOFF状
態となる。次に、D/A変換サイクルの後半において、
ディジタルデータが00ビツトに対応するスイッチト・
キャパシタ回路S C1〜S01は前半の状態を保持し
、ディジタルデータが1のビットに対応するスイッチト
・キャパシタ回路S01〜S07の第一のスイッチS□
はOFF、第二のスイッチSBmはON状態となり、ス
イッチS0はデータに関係なくOFF状態となる。
態となる。次に、D/A変換サイクルの後半において、
ディジタルデータが00ビツトに対応するスイッチト・
キャパシタ回路S C1〜S01は前半の状態を保持し
、ディジタルデータが1のビットに対応するスイッチト
・キャパシタ回路S01〜S07の第一のスイッチS□
はOFF、第二のスイッチSBmはON状態となり、ス
イッチS0はデータに関係なくOFF状態となる。
上述したD/A変換サイクルの前半において、スイッチ
ト・キャパシタ回路SC1〜5C11の容量素子Cイに
は、Qイ=C,、XVゆ、の電荷が蓄積され、ディジタ
ルデータが1のビットに対応する電荷が変換サイクルの
後半に演算増幅器1の反転入力(−)に加えられること
になる。この時の電荷の総和Qはmビット目のデータを
a□とすると、Q=Σ am ’ C,fi’ VR,
:。
ト・キャパシタ回路SC1〜5C11の容量素子Cイに
は、Qイ=C,、XVゆ、の電荷が蓄積され、ディジタ
ルデータが1のビットに対応する電荷が変換サイクルの
後半に演算増幅器1の反転入力(−)に加えられること
になる。この時の電荷の総和Qはmビット目のデータを
a□とすると、Q=Σ am ’ C,fi’ VR,
:。
(1)
で表わされる。また、容量素子C0には、上式で表わさ
れる電荷と等しい電荷Q。が蓄積され、Qo=−Co・
Vo= X a、・C,・V*zv(2) の関係で示される。従って、演算増幅器1の出力には、 の電圧が得られることになる。
れる電荷と等しい電荷Q。が蓄積され、Qo=−Co・
Vo= X a、・C,・V*zv(2) の関係で示される。従って、演算増幅器1の出力には、 の電圧が得られることになる。
ここで、容量素子01〜coの容量値を第1番目の容量
C1を基準として第m番目の容量C□をC0==2m−
1・C2となるように設定すると、上述したとなり、n
ビットのD/A変換出力が得られる。
C1を基準として第m番目の容量C□をC0==2m−
1・C2となるように設定すると、上述したとなり、n
ビットのD/A変換出力が得られる。
第3図は第2図に示すD/A変換回路部を制御するため
の制御回路図である。
の制御回路図である。
第3図に示すように、かかる制御回路はn個のトレーリ
ングエツジトリガータイプのデータ・フリップ・フロッ
プF1〜Fnと、n個のNAND回路NA 1〜N瓜と
、n個のインバータ回路11〜工、とを有している。ク
ロック信号CLKはn個のデータ・フリップ・フロップ
F1〜Fnの各クロック入力Tに接続される。また、m
番目のデータ・フリップ・フロップF、11の入力りに
は、ディジタルデータD1〜D7のmビット目のデータ
が供給され、m番目のNAND回路NA、の入力にはク
ロック信号CLKとデータ・フリップ・フロップF、の
Q出力が供給される。更に、インバータ回路工。の入力
には、NAND回路NAmの出力が接続されている。
ングエツジトリガータイプのデータ・フリップ・フロッ
プF1〜Fnと、n個のNAND回路NA 1〜N瓜と
、n個のインバータ回路11〜工、とを有している。ク
ロック信号CLKはn個のデータ・フリップ・フロップ
F1〜Fnの各クロック入力Tに接続される。また、m
番目のデータ・フリップ・フロップF、11の入力りに
は、ディジタルデータD1〜D7のmビット目のデータ
が供給され、m番目のNAND回路NA、の入力にはク
ロック信号CLKとデータ・フリップ・フロップF、の
Q出力が供給される。更に、インバータ回路工。の入力
には、NAND回路NAmの出力が接続されている。
かかる制御回路において、クロック信号CLKのローレ
ベル期間がD/A変換サイクルの前半になり、しかもク
ロック信号CLKのハイレベル期間がD/A変換サイク
ルの後半になる。また、NAND回路N回路N比の出力
φmAが第一のスイッチSイの制御信号になり且つイン
バータ回路工。の出力φ1が第二のスイッチSewの制
御信号になり、スイッチS0の制御信号はクロック信号
CLKの反転信号CLKが入力される。このクロック信
号CLKがハイレベルからローレベルに変化スると同時
に、ディジタルデータD、〜D0がデータ・フリップ・
フロップF1〜Fnに取り込まれ、しかもこのデータ・
フリップ・フロップF1〜F、の出力Qはディジタルデ
ータD1〜D、、が保持される。このクロック信号CL
Kがローレベルのときは、NAND回路N A +〜N
A、、の出力はハイレベルとなり、第一のスイッチSA
I〜S 、Anの制御信号φ16.〜φ、、Aがハイレ
ベルとなるので、第一のスイッチSAユ〜SA、、はO
N状態になる。一方、このとき第二のスイッチ881〜
5linの制御信号φ1B〜φ、はローレベルとなるの
で、第二のスイッチSBt〜S□はOFF状態となる。
ベル期間がD/A変換サイクルの前半になり、しかもク
ロック信号CLKのハイレベル期間がD/A変換サイク
ルの後半になる。また、NAND回路N回路N比の出力
φmAが第一のスイッチSイの制御信号になり且つイン
バータ回路工。の出力φ1が第二のスイッチSewの制
御信号になり、スイッチS0の制御信号はクロック信号
CLKの反転信号CLKが入力される。このクロック信
号CLKがハイレベルからローレベルに変化スると同時
に、ディジタルデータD、〜D0がデータ・フリップ・
フロップF1〜Fnに取り込まれ、しかもこのデータ・
フリップ・フロップF1〜F、の出力Qはディジタルデ
ータD1〜D、、が保持される。このクロック信号CL
Kがローレベルのときは、NAND回路N A +〜N
A、、の出力はハイレベルとなり、第一のスイッチSA
I〜S 、Anの制御信号φ16.〜φ、、Aがハイレ
ベルとなるので、第一のスイッチSAユ〜SA、、はO
N状態になる。一方、このとき第二のスイッチ881〜
5linの制御信号φ1B〜φ、はローレベルとなるの
で、第二のスイッチSBt〜S□はOFF状態となる。
また、スイッチS。の制御信号はハイレベルであり、ス
イッチS0はONとなるので、容量C8の電荷は放電さ
れ、演算増幅器1の出力は接地電位となる。逆に、クロ
ック信号CLKがハイレベルになると、データ“1 n
を出力しているデータ・フリップ・フロップF。
イッチS0はONとなるので、容量C8の電荷は放電さ
れ、演算増幅器1の出力は接地電位となる。逆に、クロ
ック信号CLKがハイレベルになると、データ“1 n
を出力しているデータ・フリップ・フロップF。
の出力が接続されているNAND回路N回路N比がロー
レベルとなる。従って、このNAND回路N回路N比力
を制御信号とする第一のスイッチはOFF状態となり、
またNAND回路の出力が接続されるインバータ回路工
□の出力を制御信号とする第二のスイッチがON状態と
なる。それ故、スィッチS00制御信号はローレベルと
なり、OFF状態となる。
レベルとなる。従って、このNAND回路N回路N比力
を制御信号とする第一のスイッチはOFF状態となり、
またNAND回路の出力が接続されるインバータ回路工
□の出力を制御信号とする第二のスイッチがON状態と
なる。それ故、スィッチS00制御信号はローレベルと
なり、OFF状態となる。
上述した従来のスイッチト・キャパシタ回路を用いたD
/A変換装置は、容量素子とスイッチで構成されている
ため、MO8集積回路において容易に実現し得る利点を
有している反面、集積化した場合に容量素子のチップ上
に占める面積は最小の容量素子の面積をSCIとすると
、 S=2・Σ2n−’ ・Sc+=2・(2° 1)Sc
+。
/A変換装置は、容量素子とスイッチで構成されている
ため、MO8集積回路において容易に実現し得る利点を
有している反面、集積化した場合に容量素子のチップ上
に占める面積は最小の容量素子の面積をSCIとすると
、 S=2・Σ2n−’ ・Sc+=2・(2° 1)Sc
+。
(Co=ΣC□とする)
で表わされ、変換ビット数nが大きくなると、その面積
が急激に増大し且つコストアップを引き起こすという欠
点がある。
が急激に増大し且つコストアップを引き起こすという欠
点がある。
本発明の目的は、かかる変換ビット数を大きくしても、
チップ上に占める容量素子の面積をそれ程大きくするこ
となく、低コスト化を実現できるD/A変換装置を提供
することにある。
チップ上に占める容量素子の面積をそれ程大きくするこ
となく、低コスト化を実現できるD/A変換装置を提供
することにある。
本発明のD/A変換装置は、ディジタル入力により制御
される複数のスイッチト・キャパシタ回路ト前記複数の
スイッチト・キャパシタの出力ヲ一方の入力とする演算
増幅器を有するD/A変換装置において、基準電圧を分
圧してn本の分圧出力を形成する分圧回路と、縦続接続
された第一及び第二のスイッチおよび前記二つのスイッ
チの接続点に一端が接続され且つ他端が接地された第一
の容量素子からなるn組のスイッチト・キャパシタ回路
と、前記n組のスイッチト・キャパシタ回路の第二のス
イッチの出力が共通に反転入力に接続され且つ正転入力
が接地された演算増幅器と、前記演算増幅器の反転入力
と出力との間に接続された第二の容量素子および第三の
スイッチとを有し、前記分圧回路の各分圧出力がそれぞ
れ前記n組のスイッチト・キャパシタ回路の第一のスイ
ッチの入力に接続して構成される。
される複数のスイッチト・キャパシタ回路ト前記複数の
スイッチト・キャパシタの出力ヲ一方の入力とする演算
増幅器を有するD/A変換装置において、基準電圧を分
圧してn本の分圧出力を形成する分圧回路と、縦続接続
された第一及び第二のスイッチおよび前記二つのスイッ
チの接続点に一端が接続され且つ他端が接地された第一
の容量素子からなるn組のスイッチト・キャパシタ回路
と、前記n組のスイッチト・キャパシタ回路の第二のス
イッチの出力が共通に反転入力に接続され且つ正転入力
が接地された演算増幅器と、前記演算増幅器の反転入力
と出力との間に接続された第二の容量素子および第三の
スイッチとを有し、前記分圧回路の各分圧出力がそれぞ
れ前記n組のスイッチト・キャパシタ回路の第一のスイ
ッチの入力に接続して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示すnピッ)D/A変換回
路部の構成図である。
路部の構成図である。
第1図に示すように、本実施例は基準電圧VREFを分
圧したn本の分圧出力を有する分圧回路2と、第一のス
イッチSAI〜SAe及び第二のスイッチSBI〜S□
と容量素子01〜C,とで構成されるn組のスイッチト
・キャパシタ回路S01〜SC1と、これらスイッチト
・キャパシタ回路S01〜SC1の出力側が共通にして
反転入力に接続された演算増幅器1と、スイッチS。お
よび容量素子C0とを有している。
圧したn本の分圧出力を有する分圧回路2と、第一のス
イッチSAI〜SAe及び第二のスイッチSBI〜S□
と容量素子01〜C,とで構成されるn組のスイッチト
・キャパシタ回路S01〜SC1と、これらスイッチト
・キャパシタ回路S01〜SC1の出力側が共通にして
反転入力に接続された演算増幅器1と、スイッチS。お
よび容量素子C0とを有している。
すなわち、m段目のスイッチト・キャパシタ回路SC,
Aは、第一及び第二のスイッチS□+SR+nが縦続接
続され、しかもこれらスイッチの接続点に、一端を接地
した容量素子C,,、が接続されて構成される。また、
分圧回路2は、第一番目の抵抗素子の抵抗値をRとする
一方、第m番目(m=1、・・・、n)の抵抗素子の抵
抗値が2°−1×Rとなるn個の抵抗素子を直列接続し
て構成される。この最後の抵抗素子の一端に基準電圧v
Rオを入力し、第1番目の抵抗素子(2°XR)の一端
は、端を接地された抵抗値Rの抵抗素子に接続され、各
抵抗素子の接続点をn本の分圧出力としている。
Aは、第一及び第二のスイッチS□+SR+nが縦続接
続され、しかもこれらスイッチの接続点に、一端を接地
した容量素子C,,、が接続されて構成される。また、
分圧回路2は、第一番目の抵抗素子の抵抗値をRとする
一方、第m番目(m=1、・・・、n)の抵抗素子の抵
抗値が2°−1×Rとなるn個の抵抗素子を直列接続し
て構成される。この最後の抵抗素子の一端に基準電圧v
Rオを入力し、第1番目の抵抗素子(2°XR)の一端
は、端を接地された抵抗値Rの抵抗素子に接続され、各
抵抗素子の接続点をn本の分圧出力としている。
従って、m m l”lのスイッチト・キャパシタ回路
SCoの第1のスイッチSA、、、の入力は分圧回路2
のm番目の出力(接続点)に接続され且つこのスイッチ
ト・キャパシタ回路SCいの第2のスイッチSゎの出力
は他のスイッチト・キャパシタ回路の第2のスイッチの
出力と共通に演算増幅器1の反転入力(−)に接続され
る。この演算増幅器1の反転入力(−)と出力との間に
は、クロックCLKで駆動されるスイッチS0と容量c
。とが並列接続され、また演算増幅器1の正転入力(+
)は接地して構成される。尚、容量C3−cnは全て等
しい値に設定している。
SCoの第1のスイッチSA、、、の入力は分圧回路2
のm番目の出力(接続点)に接続され且つこのスイッチ
ト・キャパシタ回路SCいの第2のスイッチSゎの出力
は他のスイッチト・キャパシタ回路の第2のスイッチの
出力と共通に演算増幅器1の反転入力(−)に接続され
る。この演算増幅器1の反転入力(−)と出力との間に
は、クロックCLKで駆動されるスイッチS0と容量c
。とが並列接続され、また演算増幅器1の正転入力(+
)は接地して構成される。尚、容量C3−cnは全て等
しい値に設定している。
次に、かかるnピッ)D/A変換回路部の動作について
説明する。
説明する。
まず、スイッチト・キャパシタsc、〜scnを構成す
る第1のスイッチSAI〜sA、、と第2のスイッチS
RI〜SI]、、の動作及びスイッチs0の動作は、前
述した従来例と同様である。すなわち、D/A変換サイ
クルの前半では、第1のスイッチSA□〜SA、、及び
スイッチS0がON状態、第2のスイッチSRI〜SB
nがOFF状態となる。一方、D/A変換サイクルの後
半では、ディジタルデータが0のビットに対応するスイ
ッチト・キャパシタ回路は前半の状態を保持し、ディジ
タルデータが1のビットに対応するスイッチト・キャパ
シタ回路SCイの第1のスイッチS□はOFF状態、第
2のスイッチSBmはON状態となり、スイッチSoは
データに関係なくOFF状態となる。
る第1のスイッチSAI〜sA、、と第2のスイッチS
RI〜SI]、、の動作及びスイッチs0の動作は、前
述した従来例と同様である。すなわち、D/A変換サイ
クルの前半では、第1のスイッチSA□〜SA、、及び
スイッチS0がON状態、第2のスイッチSRI〜SB
nがOFF状態となる。一方、D/A変換サイクルの後
半では、ディジタルデータが0のビットに対応するスイ
ッチト・キャパシタ回路は前半の状態を保持し、ディジ
タルデータが1のビットに対応するスイッチト・キャパ
シタ回路SCイの第1のスイッチS□はOFF状態、第
2のスイッチSBmはON状態となり、スイッチSoは
データに関係なくOFF状態となる。
次に、分圧回路2のm番目の分圧出力はゞ゛゛′2″
×2′″−1で表わされ、D/A変換サイクルの前半で
m番目のスイッチト・キャパシタ回路SCイの容量素子
C,,に蓄積される電荷Q、は、となる。また、変換ザ
イクルの後半に、演算増幅器lの反転入力に加えられる
ディジタルデータが■のビットに対応する電荷の総和は
、mビット目のデータをa。とすると、 で表わされる。更に、容量素子C8にも、かかる(6)
式と等しい電荷Q0が蓄積され、 の関係で示される。従って、演算増幅器lの出力には、
C,=Cであるので、 の電圧が得られ、nビットのD/A変換出力が得られる
。
m番目のスイッチト・キャパシタ回路SCイの容量素子
C,,に蓄積される電荷Q、は、となる。また、変換ザ
イクルの後半に、演算増幅器lの反転入力に加えられる
ディジタルデータが■のビットに対応する電荷の総和は
、mビット目のデータをa。とすると、 で表わされる。更に、容量素子C8にも、かかる(6)
式と等しい電荷Q0が蓄積され、 の関係で示される。従って、演算増幅器lの出力には、
C,=Cであるので、 の電圧が得られ、nビットのD/A変換出力が得られる
。
尚、本実施例におけるD/A変換の制御回路は、前述し
た従来例(第3図)と同一であり、その動作も従来例で
説明した動作と同一であるので、説明を省略する。
た従来例(第3図)と同一であり、その動作も従来例で
説明した動作と同一であるので、説明を省略する。
従って、本実施例を集積化した場合、全ての容量値は等
しく設定されているので、チップ上に占める容量素子の
面積Sは、最小の容量をS。、とすると、 S = X SCm + 5co=(n + 1 )
Sc+””” (9)で表わされることになる。
しく設定されているので、チップ上に占める容量素子の
面積Sは、最小の容量をS。、とすると、 S = X SCm + 5co=(n + 1 )
Sc+””” (9)で表わされることになる。
以上説明したように、本発明のD/A変換装置は、スイ
ッチト・キャパシタ回路に蓄積される電荷の重み付けを
、容量値の重み付げによって行なう代わりに、容量に印
加する電圧の重み付けによって行なうことにより、変換
ビット数の増加に伴い指数関数的に増大する容量を、ビ
ット数の増加に比例した増加分に挿えることができると
いう効果がある。例えば、n=8のときに集積化した場
合、チップ上に占める容量素子の面積は、最小の容量素
子の面積をSCIとすると、従来に比べ、(8+1)S
cl/2X(2n−1)・So、=91510となり、
非常に低コストで集積化することができる。
ッチト・キャパシタ回路に蓄積される電荷の重み付けを
、容量値の重み付げによって行なう代わりに、容量に印
加する電圧の重み付けによって行なうことにより、変換
ビット数の増加に伴い指数関数的に増大する容量を、ビ
ット数の増加に比例した増加分に挿えることができると
いう効果がある。例えば、n=8のときに集積化した場
合、チップ上に占める容量素子の面積は、最小の容量素
子の面積をSCIとすると、従来に比べ、(8+1)S
cl/2X(2n−1)・So、=91510となり、
非常に低コストで集積化することができる。
・・・クロック信号、D1〜Dn・・・・・・ディジタ
ルテーク、F1〜F、・・・・・・テーク・フリップ・
フロップ、φ1A〜φnA・・・・・・第一のスイッチ
制御信号、φ1B〜φ。8・・・・・・第二のスイッチ
制御信号。
ルテーク、F1〜F、・・・・・・テーク・フリップ・
フロップ、φ1A〜φnA・・・・・・第一のスイッチ
制御信号、φ1B〜φ。8・・・・・・第二のスイッチ
制御信号。
Claims (3)
- (1)ディジタル入力により制御される複数のスイッチ
ト・キャパシタ回路と前記複数のスイッチト・キャパシ
タの出力を一方の入力とする演算増幅器を有するD/A
変換装置において、基準電圧を分圧してn本の分圧出力
を形成する分圧回路と、縦続接続された第一及び第二の
スイッチおよび前記二つのスイッチの接続点に一端が接
続され且つ他端が接地された第一の容量素子からなるn
組のスイッチト・キャパシタ回路と、前記n組のスイッ
チト・キャパシタ回路の第二のスイッチの出力が共通に
反転入力に接続され且つ正転入力が接地された演算増幅
器と、前記演算増幅器の反転入力と出力との間に接続さ
れた第二の容量素子および第三のスイッチとを有し、前
記分圧回路の各分圧出力がそれぞれ前記n組のスイッチ
ト・キャパシタ回路の第一のスイッチの入力に接続され
ることを特徴とするD/A変換装置。 - (2)請求項(1)記載の分圧回路は抵抗値がRの第一
の抵抗素子とn番目の抵抗値が2^n^−^1×Rにな
る直列接続されたn個の第二の抵抗素子とを直列接続す
る一方、前記第二の抵抗素子のn番目の抵抗の一端に基
準電圧を入力し且つ前記第一の抵抗素子の一端を接地し
て各抵抗素子の接続点を分圧出力とすることを特徴とす
るD/A変換装置。 - (3)請求項(1)記載のn組のスイッチト・キャパシ
タにおいて、n組の第一の容量素子と、演算増幅器の反
転入力および出力間に接続した第二の容量素子との容量
を同一にしたことを特徴とするD/A変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33207589A JPH03190429A (ja) | 1989-12-20 | 1989-12-20 | D/a変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33207589A JPH03190429A (ja) | 1989-12-20 | 1989-12-20 | D/a変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03190429A true JPH03190429A (ja) | 1991-08-20 |
Family
ID=18250865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33207589A Pending JPH03190429A (ja) | 1989-12-20 | 1989-12-20 | D/a変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03190429A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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