JPH03120724A - 多層半導体デバイスの耐電圧強度向上方法 - Google Patents
多層半導体デバイスの耐電圧強度向上方法Info
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- JPH03120724A JPH03120724A JP2253988A JP25398890A JPH03120724A JP H03120724 A JPH03120724 A JP H03120724A JP 2253988 A JP2253988 A JP 2253988A JP 25398890 A JP25398890 A JP 25398890A JP H03120724 A JPH03120724 A JP H03120724A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/221—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、多層半導体デバイスの耐電圧強度向上方法
に関する。
に関する。
[従来の技術]
導電形が交互に変わる一連の半導体層が設けられ、これ
らの半導体層がpn接合により相互に分離され、また電
極がかぶせられ、pn接合のうちの少なくとも一つに逆
方向にバイアスをかける電圧がこれらの電極を経て供給
される円板形半導体デバイスの耐電圧強度向上方法は、
ゲルラッハ(W、 Getlach)の著書「サイリス
タ(Thyristor−en)」、ヘイバング(W、
Heyvang)及びミュラー(R,Mueller
)編「半導体電子工学(HalbleiterElek
tronik) J全集の第12巻、シュプリンゲル出
版社、ベルリン、1979年、第151〜159ページ
に記載されている。そこでは特に第4.22図及び第4
.23図に円板形サイリスタが示され、サイリスタの縁
が逆方向にバイアスをかけられるpn接合の領域でそれ
ぞれ鋭角又は鈍角に到めに切られている。この文献の第
158及び159ページには他の方法が記載され、この
方法では逆方向にバイアスをかけられるpn接合が平ら
に構成され、一つ又は複数の同心の電界制限リングが付
加され、その際このリングがサイリスタの表面で分圧器
のように働き、pn接合の非常に高い逆バイアス電圧ま
で表面破壊を防止するほど表面電界強さが低下する。
らの半導体層がpn接合により相互に分離され、また電
極がかぶせられ、pn接合のうちの少なくとも一つに逆
方向にバイアスをかける電圧がこれらの電極を経て供給
される円板形半導体デバイスの耐電圧強度向上方法は、
ゲルラッハ(W、 Getlach)の著書「サイリス
タ(Thyristor−en)」、ヘイバング(W、
Heyvang)及びミュラー(R,Mueller
)編「半導体電子工学(HalbleiterElek
tronik) J全集の第12巻、シュプリンゲル出
版社、ベルリン、1979年、第151〜159ページ
に記載されている。そこでは特に第4.22図及び第4
.23図に円板形サイリスタが示され、サイリスタの縁
が逆方向にバイアスをかけられるpn接合の領域でそれ
ぞれ鋭角又は鈍角に到めに切られている。この文献の第
158及び159ページには他の方法が記載され、この
方法では逆方向にバイアスをかけられるpn接合が平ら
に構成され、一つ又は複数の同心の電界制限リングが付
加され、その際このリングがサイリスタの表面で分圧器
のように働き、pn接合の非常に高い逆バイアス電圧ま
で表面破壊を防止するほど表面電界強さが低下する。
[発明が解決しようとする課題]
この発明の課題は、耐電圧強度の著しい向上を保証する
ような前記の種類の方法を提供することにある。
ような前記の種類の方法を提供することにある。
[課題を解決するための手段]
この課題はこの発明に基づき、デバイスの中央領域が照
射マスクにより覆われ、バイアスをかけられるpn接合
の周縁の領域だけで、キャリヤ寿命従って増幅率が荷電
粒子を照射することにより低減させられることによるか
、又はデバイスの中央領域がマスクにより覆われバイア
スをかけられるp’n接合の周縁の領域だけで、キャリ
ヤ寿命従って増幅率が再結合特性を有する原子のマスク
を用いた拡散及びそれに続く熱処理により低減させられ
、マスクを用いた拡散が被覆工程とそれに続く浸透工程
とから成ることによるか、又はデバイスの中央領域がマ
スクにより覆われ、バイアスをかけられるpn接合の周
縁の領域だけで、キャリヤ寿命従って増幅率が再結合特
性を有する原子のマスクを用いた注入とそれに続く回復
工程とにより低減させられることにより解決される。
射マスクにより覆われ、バイアスをかけられるpn接合
の周縁の領域だけで、キャリヤ寿命従って増幅率が荷電
粒子を照射することにより低減させられることによるか
、又はデバイスの中央領域がマスクにより覆われバイア
スをかけられるp’n接合の周縁の領域だけで、キャリ
ヤ寿命従って増幅率が再結合特性を有する原子のマスク
を用いた拡散及びそれに続く熱処理により低減させられ
、マスクを用いた拡散が被覆工程とそれに続く浸透工程
とから成ることによるか、又はデバイスの中央領域がマ
スクにより覆われ、バイアスをかけられるpn接合の周
縁の領域だけで、キャリヤ寿命従って増幅率が再結合特
性を有する原子のマスクを用いた注入とそれに続く回復
工程とにより低減させられることにより解決される。
[発明の効果]
この発明に基づく方法は特に、簡単な方法ですなわち照
射エネルギー及び照射線量の相応の調節によるか又は拡
散時間及び拡散温度の相応の選択により、耐電圧強度の
量的に調節可能な向上を可能にすることで優れている。
射エネルギー及び照射線量の相応の調節によるか又は拡
散時間及び拡散温度の相応の選択により、耐電圧強度の
量的に調節可能な向上を可能にすることで優れている。
特に耐電圧強度の一層の向上を達成するために、耐電圧
強度を公知の方法により向上させた半導体デバイスに適
用することができる。
強度を公知の方法により向上させた半導体デバイスに適
用することができる。
請求項2.3.4.6.7.8.10にはこの発明に基
づく方法の有利な実施態様が記載されている。
づく方法の有利な実施態様が記載されている。
[実施例]
次にこの発明に基づく耐電圧強度向上方法の三つの実施
例を示す多層半導体デバイスの断面図により、この発明
の詳細な説明する。
例を示す多層半導体デバイスの断面図により、この発明
の詳細な説明する。
第1図には、ドープされた半導体材料例えばシリコンか
ら成る半導体基体を有するサイリスタが示されている。
ら成る半導体基体を有するサイリスタが示されている。
サイリスタは交互に変わる導電形の連続する四つの層を
有する。これらの層のうちn導電形部分層1から成る層
をnエミッタと、またp導電形層2をpベースと、また
n導電形層3をnベースと、またp導電形層4をpエミ
ッタと呼ぶ。pエミッタは導電性材料例えばAIから成
るアノード側の電極5を備え、この電極は端子Aヲ有す
る。nエミッタはカソード側電極6を備え、この電極は
部分層lに接触し端子Kを備える。図示の実施例の場合
には電極6はまたエミッタ短絡部の形成のために層2に
接触する。pベースに接触するゲート電極GEの端子G
は、サイリスタの点弧のためにそれ自体知られた方法で
正の点弧電流パルスを加えられる。
有する。これらの層のうちn導電形部分層1から成る層
をnエミッタと、またp導電形層2をpベースと、また
n導電形層3をnベースと、またp導電形層4をpエミ
ッタと呼ぶ。pエミッタは導電性材料例えばAIから成
るアノード側の電極5を備え、この電極は端子Aヲ有す
る。nエミッタはカソード側電極6を備え、この電極は
部分層lに接触し端子Kを備える。図示の実施例の場合
には電極6はまたエミッタ短絡部の形成のために層2に
接触する。pベースに接触するゲート電極GEの端子G
は、サイリスタの点弧のためにそれ自体知られた方法で
正の点弧電流パルスを加えられる。
電極5が電極6より更に正の電位′となるような電圧が
端子A、Kに印加されると、層2と3との間のpn接合
7は逆方向にバイアスをかけられる。他方では端子A、
Kに電極5が電極6より更に負の電位となるような電圧
が印加されると、層3と4との間のpn接合8が逆方向
にバイアスをかけられる。サイリスタの高い耐電圧強度
を保証するために、pn接合7.8の表面破壊がまず高
い逆電圧の際に発生することを考慮しなければならない
。この目的のためにサイリスタの縁は例えば第1図に示
すように、上側主面9並びに下側主面10を出発点とし
てそれぞれ鋭角に斜めに切られている。それにより表面
電界強さの低下が側方の境界面ll内に存在する側方の
pn接合7.8の周縁12.13の領域で達成され、こ
の低下によりこれらの個所での破壊の危険が低減される
。
端子A、Kに印加されると、層2と3との間のpn接合
7は逆方向にバイアスをかけられる。他方では端子A、
Kに電極5が電極6より更に負の電位となるような電圧
が印加されると、層3と4との間のpn接合8が逆方向
にバイアスをかけられる。サイリスタの高い耐電圧強度
を保証するために、pn接合7.8の表面破壊がまず高
い逆電圧の際に発生することを考慮しなければならない
。この目的のためにサイリスタの縁は例えば第1図に示
すように、上側主面9並びに下側主面10を出発点とし
てそれぞれ鋭角に斜めに切られている。それにより表面
電界強さの低下が側方の境界面ll内に存在する側方の
pn接合7.8の周縁12.13の領域で達成され、こ
の低下によりこれらの個所での破壊の危険が低減される
。
第1のこの発明に基づく方法によれば、側方周縁12.
13の横の領域LBrにおいてだけキャリヤ寿命が電子
照射により低減され、このことは第1図に矢印14によ
り示されている。横の領域LBz従って半導体デバイス
の中央領域を例えば金属から成る照射マスク15により
被覆することにより、例えば200g5から101LS
へのキャリヤ寿命の低減が領域LBrの範囲内だけに生
じるということが達成される。それにより領域LBrの
範囲内で電流増幅率αpnp も減少し、このことはこ
の領域における高められた耐電圧強度を結果としてもた
らす。
13の横の領域LBrにおいてだけキャリヤ寿命が電子
照射により低減され、このことは第1図に矢印14によ
り示されている。横の領域LBz従って半導体デバイス
の中央領域を例えば金属から成る照射マスク15により
被覆することにより、例えば200g5から101LS
へのキャリヤ寿命の低減が領域LBrの範囲内だけに生
じるということが達成される。それにより領域LBrの
範囲内で電流増幅率αpnp も減少し、このことはこ
の領域における高められた耐電圧強度を結果としてもた
らす。
電子照射の代わりに陽子による照射を行うこともできる
。その際所定の照射エネルギー例えば10MeVの選択
によりキャリヤ寿命を低減された薄い領域16が生じ、
この領域が主面9から照射エネルギーに関係する距離を
置いて主面9にほぼ平行に延びるという、特に垂直な層
配列にとって重要な長所が得られる。完全なブレークオ
ーバ電圧を印加した場合に中立となるnベース領域の中
に、従ってpn接合7での逆バイアス電圧により形成さ
れる空間電荷領域の外部に、第1図に示す領域16を置
くと、阻止方向における耐電圧強度の特に著しい向上が
達成される。
。その際所定の照射エネルギー例えば10MeVの選択
によりキャリヤ寿命を低減された薄い領域16が生じ、
この領域が主面9から照射エネルギーに関係する距離を
置いて主面9にほぼ平行に延びるという、特に垂直な層
配列にとって重要な長所が得られる。完全なブレークオ
ーバ電圧を印加した場合に中立となるnベース領域の中
に、従ってpn接合7での逆バイアス電圧により形成さ
れる空間電荷領域の外部に、第1図に示す領域16を置
くと、阻止方向における耐電圧強度の特に著しい向上が
達成される。
逆方向における耐電圧強度を改善するために、領域17
におけるキャリヤ寿命を陽子照射により低減することが
推奨され、その際この領域17は逆電圧を印加した場合
に中立となるnベース3の領域の中に、従ってpn接合
8での逆電圧により形成される空間電荷領域の外部に置
かれるのが有利である。
におけるキャリヤ寿命を陽子照射により低減することが
推奨され、その際この領域17は逆電圧を印加した場合
に中立となるnベース3の領域の中に、従ってpn接合
8での逆電圧により形成される空間電荷領域の外部に置
かれるのが有利である。
電子照射の際に領域LBr内部で均一に低減されるキャ
リヤ寿命に比べて、陽子照射により得られ主として符号
16又は17で示され離散した領域に限られて低減され
るキャリヤ寿命の長所は、照射により生じる再結合レー
トと空間電荷領域が存在する場合の自由なキャリヤの発
生レートとの間の改善された関係に基づき増幅率αan
pが有効に低下することにある。
リヤ寿命に比べて、陽子照射により得られ主として符号
16又は17で示され離散した領域に限られて低減され
るキャリヤ寿命の長所は、照射により生じる再結合レー
トと空間電荷領域が存在する場合の自由なキャリヤの発
生レートとの間の改善された関係に基づき増幅率αan
pが有効に低下することにある。
電子又は陽子による照射はカソード側からばかりでなく
アノード側からも更に特に両側からも行うことができる
。両側から行うことは両側域16.17を設けようとす
るときに特に合目的である。
アノード側からも更に特に両側からも行うことができる
。両側から行うことは両側域16.17を設けようとす
るときに特に合目的である。
第2図は第1図に示す層1〜4を備えたサイ91
スタを示し、その主面9.10はまだ電極及び金属化部
を設けられていない。ここではキャリヤ寿命の低減又は
側方の周縁12.13の横の領域LBrにおける耐電圧
強度の向上が第2のこの発明に基づく方法により行われ
る。その際まず領域LBzが例えばレジスト、酸化物又
は金属から成るマスク18により覆われる。レジストマ
スク18が用いられると、このマスクはそれ自体知られ
たホトリソグラフィ工程を用いて主面9を当初完全に覆
うレジスト層からパターン形成される。
を設けられていない。ここではキャリヤ寿命の低減又は
側方の周縁12.13の横の領域LBrにおける耐電圧
強度の向上が第2のこの発明に基づく方法により行われ
る。その際まず領域LBzが例えばレジスト、酸化物又
は金属から成るマスク18により覆われる。レジストマ
スク18が用いられると、このマスクはそれ自体知られ
たホトリソグラフィ工程を用いて主面9を当初完全に覆
うレジスト層からパターン形成される。
それに続くマスクを用いた拡散は、矢印19により示す
ように前記の種類の原子を主面9の直下にかつマスク1
8の外側にあるpベース2の部分の中へ注入すること、
及びpベースへ導入された原子が更に半導体基体中へ浸
透される次の浸透工程から成り、浸透工程は例えば約2
時間にわたり約8006Cにサイリスタを加熱すること
により行われる。被覆工程は前記のマスクを用いた注入
の代わりに、例えばマスク18を通り抜けて蒸着又はス
パッタリングすることによるか、又は再結合2 特性を有する原子を全面に金属析出し、続いて析出され
た金属層の領域LBzに相当する部分の除去のためにホ
トリソグラフィによるエツチングパターンを形成するこ
とにより、再結合特性を有する原子をマスクを用いて金
属析出することから成ることができる。第2のこの発明
に基づく方法のこの変形例の場合にも被覆工程には前記
の浸透工程が続く。
ように前記の種類の原子を主面9の直下にかつマスク1
8の外側にあるpベース2の部分の中へ注入すること、
及びpベースへ導入された原子が更に半導体基体中へ浸
透される次の浸透工程から成り、浸透工程は例えば約2
時間にわたり約8006Cにサイリスタを加熱すること
により行われる。被覆工程は前記のマスクを用いた注入
の代わりに、例えばマスク18を通り抜けて蒸着又はス
パッタリングすることによるか、又は再結合2 特性を有する原子を全面に金属析出し、続いて析出され
た金属層の領域LBzに相当する部分の除去のためにホ
トリソグラフィによるエツチングパターンを形成するこ
とにより、再結合特性を有する原子をマスクを用いて金
属析出することから成ることができる。第2のこの発明
に基づく方法のこの変形例の場合にも被覆工程には前記
の浸透工程が続く。
領域LBr内のキャリヤ寿命の低減のための第3のこの
発明に基づく方法では注入法が使用され、この注入法で
は再結合特性を有する原子が相応に増大された加速電圧
を用いたイオン注入工程により補助的な浸透工程無しに
領域LBzの外部に層2〜4中へ導入され、続いて回復
工程を受ける。この種の注入法は第2図に矢印19によ
り示されている。そしてマスク18の除去の後に、第1
図に示す必要な電極及び別の被膜が主面9.10上にか
ぶせられる。
発明に基づく方法では注入法が使用され、この注入法で
は再結合特性を有する原子が相応に増大された加速電圧
を用いたイオン注入工程により補助的な浸透工程無しに
領域LBzの外部に層2〜4中へ導入され、続いて回復
工程を受ける。この種の注入法は第2図に矢印19によ
り示されている。そしてマスク18の除去の後に、第1
図に示す必要な電極及び別の被膜が主面9.10上にか
ぶせられる。
第3図は、第1のこの発明に基づく方法のプレーナトラ
ンジスタへの適用を示す。プレーナトランジスタは例え
ばn導電形層20、層20に埋め込まれたp導電形層2
1及び層21にはめ込まれたn導電形層22から成り、
これらの層はそれぞれコレクタ、ベース及びエミッタで
ある。エミッタはエミッタ電極23を備え、コレクタは
コレクタ電極24を備え、ベースはベース電極25を備
え、その際これらの電極の端子は図を簡単化するために
示されていない。第1の主面26は電極23と25の間
で例えばSiO2から成る不活性化層27を備える。ト
ランジスタの中央領域LBzを覆う照射マスク28の被
覆後に、矢印29により示す電子による照射が行われる
。この照射はコレクタ20とベース21との間のpn接
合31の周縁30の領域LBrにキャリヤ寿命の低減、
従って電極23.24に印加されコレクタ電極24をエ
ミッタ電極23より更に正の電位に置きpn接合31に
逆方向にバイアスをかける電圧に対するトランジスタの
耐電圧強度の明らかな向]−をもたらす。
ンジスタへの適用を示す。プレーナトランジスタは例え
ばn導電形層20、層20に埋め込まれたp導電形層2
1及び層21にはめ込まれたn導電形層22から成り、
これらの層はそれぞれコレクタ、ベース及びエミッタで
ある。エミッタはエミッタ電極23を備え、コレクタは
コレクタ電極24を備え、ベースはベース電極25を備
え、その際これらの電極の端子は図を簡単化するために
示されていない。第1の主面26は電極23と25の間
で例えばSiO2から成る不活性化層27を備える。ト
ランジスタの中央領域LBzを覆う照射マスク28の被
覆後に、矢印29により示す電子による照射が行われる
。この照射はコレクタ20とベース21との間のpn接
合31の周縁30の領域LBrにキャリヤ寿命の低減、
従って電極23.24に印加されコレクタ電極24をエ
ミッタ電極23より更に正の電位に置きpn接合31に
逆方向にバイアスをかける電圧に対するトランジスタの
耐電圧強度の明らかな向]−をもたらす。
第1のこの発明に基づく方法の実施態様によれば、電子
又は陽子を照射された半導体デバイスは続いて例えば約
10時間にわたり約220°Cの温度で熱処理される。
又は陽子を照射された半導体デバイスは続いて例えば約
10時間にわたり約220°Cの温度で熱処理される。
それにより熱処理後に得られる半導体デバイスのパラメ
ータが、運転中にすなわち比較的低い運転温度ではもは
や変化しないことが達成される。
ータが、運転中にすなわち比較的低い運転温度ではもは
や変化しないことが達成される。
第1図及び第2図はそれぞれサイリスタにこの発明に基
づく耐電圧強度向上方法の異なる実施例を適用する状態
を示す断面図、第3図はプレーナトランジスタに方法の
一実施例を適用する状態を示す断面図である。 1〜4・・・半導体層 5.6・・・電極 7.8・・・pn接合 12・・・周縁 14・・・荷電粒子 15.18・・・マスク LT3r、LBz−−−領域
づく耐電圧強度向上方法の異なる実施例を適用する状態
を示す断面図、第3図はプレーナトランジスタに方法の
一実施例を適用する状態を示す断面図である。 1〜4・・・半導体層 5.6・・・電極 7.8・・・pn接合 12・・・周縁 14・・・荷電粒子 15.18・・・マスク LT3r、LBz−−−領域
Claims (1)
- 【特許請求の範囲】 1)導電形が交互に変わる一連の半導体層 (1〜4)が設けられ、これらの半導体層がpn接合(
7、8)により相互に分離され、また電極(5、6)が
かぶせられ、pn接合のうちの少なくとも一つ(7)に
逆方向にバイアスをかける電圧がこれらの電極を経て供
給される円板形半導体デバイスの耐電圧強度向上方法に
おいて、デバイスの中央領域 (LBz)が照射マスク(15)により覆われ、バイア
スをかけられるpn接合(7)の周縁(12)の領域(
LBr)だけで、キャリヤ寿命従って増幅率が荷電粒子
(14)を照射することにより低減させられることを特
徴とする多層半導体デバイスの耐電圧強度向上方法。 2)電子による照射が行われることを特徴とする請求項
1記載の方法。 3)陽子による照射が行われることを特徴とする請求項
1記載の方法。 4)半導体デバイスが荷電粒子による照射後に熱処理さ
れることを特徴とする請求項1ないし3の一つに記載の
方法。 5)導電形が交互に変わる一連の半導体層 (1〜4)が設けられ、これらの半導体層がpn接合(
7、8)により相互に分離され、また電極(5、6)が
かぶせられ、pn接合のうちの少なくとも一つ(7)に
逆方向にバイアスをかける電圧がこれらの電極を経て供
給される円板形半導体デバイスの耐電圧強度向上方法に
おいて、デバイスの中央領域 (LBz)がマスク(18)により覆われ、バイアスを
かけられるpn接合(7)の周縁(12)の領域(LB
r)だけで、キャリヤ寿命従って増幅率が再結合特性を
有する原子のマスクを用いた拡散及びそれに続く熱処理
により低減させられ、マスクを用いた拡散が被覆工程と
それに続く浸透工程とから成ることを特徴とする多層半
導体デバイスの耐電圧強度向上方法。 6)被覆工程が、半導体デバイスの表面の直下にかつマ
スク(18)の外部に存在する半導体デバイス部分へ、
再結合特性を有する原子をマスクを用いて注入すること
から成ることを特徴とする請求項5記載の方法。 7)被覆工程が、マスク(18)により覆われていない
半導体デバイス表面部分へ、再結合特性を有する原子を
マスクを用いて析出することから成ることを特徴とする
請求項5記載の方法。 8)被覆工程が、金属層の形の再結合特性を有する原子
の全面的な析出と、それに続く中央領域(LBz)上に
存在する金属層部分の除去のためのホトリソグラフィに
よるエッチングパターン形成とから成ることを特徴とす
る請求項1記載の方法。 8)導電形が交互に変わる一連の半導体層 (1〜4)が設けられ、これらの半導体層がpn接合(
7、8)により相互に分離され、また電極(5、6)が
かぶせられ、pn接合のうちの少なくとも一つ(7)に
逆方向にバイアスをかける電圧がこれらの電極を経て供
給される円板形半導体デバイスの耐電圧強度向上方法に
おいて、デバイスの中央領域 (LBz)がマスク(18)により覆われ、バイアスを
かけられるpn接合(7)の周縁(12)の領域(LB
r)だけで、キャリヤ寿命従って増幅率が再結合特性を
有する原子のマスクを用いた注入とそれに続く回復工程
とにより低減させられることを特徴とする多層半導体デ
バイスの耐電圧強度向上方法。 10)再結合特性を有する原子がAu又はPt原子から
成ることを特徴とする請求項5ないし9の一つに記載の
方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3932489.3 | 1989-09-28 | ||
DE3932489 | 1989-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03120724A true JPH03120724A (ja) | 1991-05-22 |
Family
ID=6390442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2253988A Pending JPH03120724A (ja) | 1989-09-28 | 1990-09-21 | 多層半導体デバイスの耐電圧強度向上方法 |
Country Status (3)
Country | Link |
---|---|
EP (2) | EP0834909A3 (ja) |
JP (1) | JPH03120724A (ja) |
DE (1) | DE59010907D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6943382B2 (en) | 2003-03-19 | 2005-09-13 | Mitsubishi Denki Kabushiki Kaisha | Pressed-contact type semiconductor device |
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DE10330571B8 (de) * | 2003-07-07 | 2007-03-08 | Infineon Technologies Ag | Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür |
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-
1990
- 1990-09-04 EP EP97122692A patent/EP0834909A3/de not_active Ceased
- 1990-09-04 EP EP90117012A patent/EP0419898B1/de not_active Expired - Lifetime
- 1990-09-04 DE DE59010907T patent/DE59010907D1/de not_active Expired - Lifetime
- 1990-09-21 JP JP2253988A patent/JPH03120724A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6943382B2 (en) | 2003-03-19 | 2005-09-13 | Mitsubishi Denki Kabushiki Kaisha | Pressed-contact type semiconductor device |
US7301178B2 (en) | 2003-03-19 | 2007-11-27 | Mitsubishi Denki Kabushiki Kaisha | Pressed-contact type semiconductor device |
US7307289B2 (en) | 2003-03-19 | 2007-12-11 | Mitsubishi Denki Kabushiki Kaisha | Pressed-contact type semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
EP0419898B1 (de) | 2000-05-31 |
EP0419898A2 (de) | 1991-04-03 |
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DE59010907D1 (de) | 2000-07-06 |
EP0834909A3 (de) | 1998-06-10 |
EP0419898A3 (en) | 1994-07-20 |
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