JPH03106274A - Dual screen television and field polarity deciding circuit - Google Patents

Abstract

PURPOSE:To inexpensively obtain a double-density dual screen television(TV) by providing the TV with a 1st and 2nd frame memories, a frame synchronizing circuit, a field polarity deciding circuit, the 1st and 2nd master screen/slave screen composing circuit, a scanning line interpolating circuit, and a double speed conversion circuit. CONSTITUTION:The dual screen TV is provided with the 1st and 2nd frame memories 4, 5 corrected to the slave screen video signal input terminal 2, the frame synchronizing circuit 6, a field polarity deciding circuit 7, the 1st and 2nd master screen/slave screen composing circuits 8, 9, the scanning line interpolating circuit 3, and the double speed conversion circuit 10, the reading of two frame memories 4, 5 is controlled by the output signal of the circuit 7 for the master screen and their writing is controlled in each field by the field polarity deciding output signal for the master screen, the output image position of the slave screen and the phase of a slave screen video signal. Consequently, the dual screen TV using an inexpensive frame memory can be obtained.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は順次走査変換を行う倍密度テレビ受像機におけ
る２画面テレビ（以下ＰｆａＰと略す）ｌＩ能に関する
ものであり、また１フレームメモリでフレーム同期合せ
を行う２百面テレビの制御で必要となるフィールド極性
判定回路に関するものである． 従来の技術 近年、２画面テレビはＩ　ＤＴＶのように画質改善の一
つとして走査線補間を行い、順次走査変換するテレビ受
像機で付加価値を高めるひとつの手段機能として付加さ
れるようになってきた．従来のＰｉｎＰについて、以下
、図面を参照しながら説明する．第４図〜第６図は従来
例を説明するためのもので、まず、第４図はインタレー
ス走査するテレビ受像機におけるｌフィールドメモリに
よるＰｉｎＰのブロック図である（特開昭５５−３９４
７２号公報参照）． 第４図において、２０は親画面用映像信号の入力端子で
ある．２１は子画面用映像信号の入力端子である．２２
は入力された子画面用映像信号を蓄えるｌフィールドメ
モリである．２３は子画面のインタレースを補正する回
路である．２４は親画面と子画面を合成する回路である
．２５は親画面・子画面が合威された映像信号の出力端
子である。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a dual-screen television (hereinafter abbreviated as PfaP) II function in a double-density television receiver that performs progressive scan conversion, and also provides frame synchronization using one frame memory. This relates to a field polarity determination circuit that is necessary for controlling a 200-screen television. 2. Description of the Related Art In recent years, dual-screen TVs, like IDTVs, have begun to perform scan line interpolation as a way to improve image quality, and have been added as a means of increasing added value to progressive scan conversion TV receivers. Ta. Conventional PinP will be explained below with reference to the drawings. 4 to 6 are for explaining the conventional example. First, FIG. 4 is a block diagram of PinP using an L field memory in a television receiver that performs interlaced scanning (Japanese Patent Laid-Open No. 55-394
(See Publication No. 72). In FIG. 4, 20 is an input terminal for the main screen video signal. 21 is an input terminal for a video signal for a sub-screen. 22
is an l-field memory that stores the input video signal for the small screen. 23 is a circuit that corrects the interlace of the child screen. 24 is a circuit that synthesizes the main screen and child screen. Reference numeral 25 is an output terminal for a video signal in which the main screen and child screen are combined.

以上のように構成された１フィールドメモリによるＰｉ
ｎＰについて、以下その動作を第５図を参照して説明す
る．第５図は、第４図のタイξングである．Ｉは子画面
用映像信号、■は親画画用映像信号、■はＩフィールド
メモリの読み書きのタイミング図で、■は書き込みタイ
ミング、■は読出しタイミングである。第３図のフィー
ルドメモｌ７２２への書込みは、画面縮少率に応じて１
水平周期（ｌライン）の単位で行う．一方、読出しは親
画面の挿入位置に対応するタイξングになったとき、画
面縮少率に見合う速いクロソク周波数で行う．子画面の
映像信号と親画面の映像信号は全く独立の伝送系であり
相互間の同期関係は全くないため、フィールドメモリ２
２に書込み中に続出しタイミングになる確立が高く、途
中で前フィールドの内容が続出されることになる．そう
なると子画面でインクレースが逆になり、画面がギザギ
ザになる。そこで、第４図のインタレース補正回路２３
で子画面の頭で正しくインタレースさせるように対策し
、その後、子画面の途中で画像内容のフィールドが変わ
ったことを検出してその時点で正しくインクレースさせ
るように読出し番地を補正する．第６図は、第３図の方
法で順次走査変換を行う倍密テレビ受像機に対応した倍
密ＰｉｎＰのブロック図である．ここで２６は親両面用
映像信号入力端子、２７は子画面用映像信号入力端子、
２８は走査線補間回路、２９．　３０はフィールドメモ
リ、３１はインターレース補正回路、３２．　３３は親
画面・子画面合威回路、３４は倍速度変換ラインメモリ
、３５は親画面・子画面合成映像信号出力端子である。Pi with one field memory configured as above
The operation of nP will be explained below with reference to FIG. Figure 5 shows the tying of Figure 4. I is a video signal for a child screen, ■ is a video signal for a main picture, ■ is a timing diagram of reading and writing of the I field memory, ■ is a write timing, and ■ is a read timing. The writing to the field memo 1722 in Figure 3 is 1 depending on the screen reduction rate.
This is done in units of horizontal periods (l lines). On the other hand, when the timing corresponding to the insertion position of the main screen is reached, reading is performed at a fast cross-clock frequency commensurate with the screen reduction rate. The video signal of the child screen and the video signal of the main screen are completely independent transmission systems, and there is no synchronization relationship between them, so field memory 2
There is a high probability that the timing of continuous output will occur while writing to 2, and the contents of the previous field will be output one after another. If this happens, the ink traces will be reversed on the sub screen and the screen will become jagged. Therefore, the interlace correction circuit 23 in FIG.
Take measures to interlace correctly at the beginning of the sub-screen, then detect that the field of image content changes in the middle of the sub-screen, and correct the readout address so that it interlaces correctly at that point. FIG. 6 is a block diagram of a double-density PinP compatible with a double-density television receiver that performs progressive scan conversion using the method shown in FIG. Here, 26 is a video signal input terminal for the parent screen, 27 is a video signal input terminal for the child screen,
28 is a scanning line interpolation circuit; 29. 30 is a field memory, 31 is an interlace correction circuit, 32. 33 is a main screen/child screen combination circuit, 34 is a double speed conversion line memory, and 35 is a main screen/child screen composite video signal output terminal.

東芝レビュー４２巻１２号「高画質化ディジタルテレビ
」昭和６２年１２月１日発行。Toshiba Review Vol. 42, No. 12, "High Definition Digital Television," published December 1, 1986.

次に、従来のフィールド極性検出回路について、第７図
を参照して説明する。第７図は、フィールド極性検出回
路の一例の回路図である。第７図において、３０は、正
極性垂直同期パルス入力端子である．３１は、正極性水
平同期パルス入力端子である．３２〜３５はラッチで、
ラッチ３３は垂直同期パルスでリセットされ、正極性水
平同期パルスの立上がりで、０．１交互の出力となる．
ラノチ３４はラッチ３３の出力を１時刻遅らせる。ラッ
チ３５はラソチ３４の出力を正極性垂直同期パルスの立
上がりで取込む．　４０はフィールド極性信号の出力端
子で、インタレースしている信号の場合、偶数フィール
ドでは″１”奇数フィールドでは“０”となる。Next, a conventional field polarity detection circuit will be explained with reference to FIG. FIG. 7 is a circuit diagram of an example of a field polarity detection circuit. In FIG. 7, 30 is a positive vertical synchronization pulse input terminal. 31 is a positive horizontal synchronization pulse input terminal. 32 to 35 are latches,
The latch 33 is reset by the vertical synchronizing pulse, and outputs alternately by 0.1 at the rising edge of the positive horizontal synchronizing pulse.
Lanochi 34 delays the output of latch 33 by one time. The latch 35 receives the output of the laser chip 34 at the rising edge of the positive vertical synchronization pulse. Reference numeral 40 denotes an output terminal for a field polarity signal, which in the case of an interlaced signal is "1" in an even field and "0" in an odd field.

発明が解決しようとする課題 しかしながら、上記のような構或では、（ｌ）１フィー
ルドメモリでフレーム同期合わせを行うので、読出しア
ドレスをランダムにアクセスさせる必要があり、フィー
ルドメモリが高価なものになる課題を有していた。Problems to be Solved by the Invention However, in the above structure, (l) since frame synchronization is performed using one field memory, it is necessary to randomly access the read address, making the field memory expensive; I had an issue.

（２）　　また、入力信号がノンインタレース信号のと
き、フィールド極性検出回路の出力が０もしくは１とな
り、フィールド単位で変化しなくなるという課題を有し
ていた。(2) Furthermore, when the input signal is a non-interlaced signal, the output of the field polarity detection circuit becomes 0 or 1 and does not change on a field-by-field basis.

本発明は上記課題に鑑み、 （１）　　フレーム同期合わせを１フレームメモリで行
い、読出しの先頭アドレスを制御するだけで、ランダム
アクセスの必要がなく、安価なフレームをメモリで構戒
できる２画面テレビを提供するものである． （２）入力信号がインクレース信号であるかノンインタ
レース信号であるか検出し、ノンインクレース信号入力
時は、フィールド極性判定回路の出力をフィールド単位
で交互に変化する出力にし、インクレース信号入力時は
、フィールド極性出力に自動的に切り替えるフィールド
極性判定回路を提供するものである。The present invention has been developed in view of the above-mentioned problems.(1) A two-screen television that can perform frame synchronization using one frame memory and control the readout start address without the need for random access and that allows inexpensive frames to be stored in memory. It provides the following. (2) Detects whether the input signal is an increment signal or a non-interlace signal, and when a non-interlace signal is input, the output of the field polarity determination circuit is set to an output that changes alternately in field units, and the increment signal is At the time of input, a field polarity determination circuit is provided that automatically switches to field polarity output.

課題を解決するための手段 上記課題を解決するために本発明の２画面テレビは、 （１）子画面映像信号入力端子に接続された第１第２の
フレームメモリと、フレーム同期合わせ回路と、フィー
ルド極性判定回路と、第１．第２の親画面子画面合成回
路と、走査線補間回路と、倍速度変換回路という構威を
備えたものである。Means for Solving the Problems In order to solve the above problems, the two-screen television of the present invention includes: (1) first and second frame memories connected to a sub-screen video signal input terminal, a frame synchronization circuit, a field polarity determination circuit; This system includes a second main screen/small screen synthesis circuit, a scanning line interpolation circuit, and a double speed conversion circuit.

（２）また、本発明のフィールド極性判定回路は、フィ
ールド極正検出回路と、フィールド極性検出回路の出力
信号を１フィールド遅らせるラッチと、上記フィールド
極性検出出力信号と１７ィルード遅れたフィールド極性
検出出力信号の排他的論理和をとる排他的論理和ゲート
と、フィールド単位で交互に変化する出力信号を発生す
る回路と、上記排他的論理和ゲートの出力信号に基いて
フィールド極性検出出力信号とフィールド単位で交互に
変化する出力信号を切替える２入力１出力の選択回路と
いう構或を備えたものである． 作用 本発明は上記した構威によって、 （Ｉ）２つのフレームメモリの読出しは、親画面のフィ
ールド極性判定回路の出力信号により制御し、書込みは
、親画面のフィールド極性判定出力信号と、子画面の出
画位置と、子画面映像信号の位相より、フィールド単位
で制御することとなる。(2) The field polarity determination circuit of the present invention includes a field polarity detection circuit, a latch that delays the output signal of the field polarity detection circuit by one field, and a field polarity detection output that is delayed by 17 fields from the field polarity detection output signal. An exclusive OR gate that takes the exclusive OR of signals, a circuit that generates an output signal that changes alternately in field units, and a field polarity detection output signal and a field unit based on the output signal of the exclusive OR gate. It is equipped with a 2-input, 1-output selection circuit that switches the output signal that changes alternately. The present invention has the above-described structure. (I) Reading of the two frame memories is controlled by the output signal of the field polarity judgment circuit of the main screen, and writing is controlled by the field polarity judgment output signal of the main screen and the sub-screen. Control is performed on a field-by-field basis based on the image output position and the phase of the sub-screen video signal.

（２）入力信号がインクレース信号かノンインタレース
信号かの検出を行い、フィールド極性判定回路の出力に
は、インターレース信号時はフィールド極性検出出力信
号を接続し、ノンインクレース信号時はフィールド単位
で交互に変化する出力信号を接続することとなる。(2) Detects whether the input signal is an inclace signal or a non-interlace signal, and connects the field polarity detection output signal to the output of the field polarity determination circuit when the signal is an interlace signal, and in units of fields when the signal is a non-interlace signal. This means that output signals that change alternately are connected.

実施例 以下本発明の一実施例の２画面テレビについて、図面を
参照しながら説明する．第１図は本発明の一実施例にお
ける２画面テレビのブロック図を示すものである．第１
図において、ｌは親画面用映像信号入力端子、２は子画
面用映像信号入力端子、３は走査線補間回路で、親画面
用映像信号の走査線補間を行う．４．５は第１．第２の
フレームメモリで、子画面用映像信号を間引いて出力す
る．６はフレーム同期合わせ回路で、フレームメモリ書
込み中に読出しの追越し発生を予知し書込みを制御する
．７はフィールド極性判定回路で、親画面のフィールド
極性判定結果により第１，第２のフレームメモリ４．５
の読出しを制御する．８，９は第１．第２の親画面子画
面合成回路で、入力端子１からの説画面映像信号と第１
のフレームメモリ４からの子画面映像信号、走査線補間
された親画面映像信号と、第２のフレームメモリ５から
の子画面映像信号をおのおの入力し、子画面の映像信号
を親画面の映像信号に挿入する，　１０は第１，第２の
親画面子画面合威回路８，９の出力端に接続された倍速
変換回路で、水平周期を倍速にするものである，　１１
は親画面子画面合成映像信号出力端子である． 以上のように構戒された２画面テレビについて、以下第
２図を参照し、その動作を説明する．第２図は、フレー
ムメモリ４．　５の書込み、続出しタイ果ング図である
．同図ａにおいて、■は子画面の映像信号、■は親画面
の映像信号、■は１フレームメモリの書込みタイミング
、■は１フレームメモリの読出しタイξングである．ま
た同図ｂに示すようにｌフレームメモリには子画面用映
像信号のＡフィールドの内容とＢフィールドの内容との
２フィールド分の内容が書込まれる。ｌフレームメモリ
の読出しは、親画面のフィールド極性判定出力信号によ
りＡフィールドの内容、Ｂフィールドの内容と交互に行
う．一方、他の１フレームメモリの書込みも、子画面の
フィールド単位で交互にＡフィールド用，Ｂフィールド
用に行うが、親画面用映像信号のフィールド極性判定出
力信号と子画面の出画位置と子画面用映像信号の位相か
ら、書込み中は読出しの追い越しが発生するか否かを予
知し、１フィールドの内容を書込んでいる途中で読み出
しの追い越しが発生する場合には、書込み位置を反転す
る．例えば、第２図の第ｉフィールドは、Ｂはフィール
ド用に書込みを行った時、途中で読み出しに追い越され
てしまうので、Ａフィールド用に書込む．倍密ＰｉｎＰ
では上記の制御を第１．第２のフレームメモリ４，５に
対して同時に行う． 以上のように本実施例によれば、親画面．子画面用映像
信号入力端子１．２と親画面のフィールド極性判定回路
７と、第１，第２のフレームメモ１７４．５と、１フレ
ームメモリへの書込み中に読出しの追い越し発生予知回
路を備えたフレーム同期合わせ回路６と、親画面映像信
号の走査線補間回路３と、第１，第２の親画面子画面合
成回路８．９と、倍速変換回路１０を設けることにより
、倍密の２画面テレビが安価に実現できる． 次にフィールド極性判定回路について一実施例を図面を
参照しながら説明する．第３図は本発明の一実施例にお
けるフィールド極性判定回路の回路図を示すものである
．第３図において、３０は正極性垂直同期パルス入力端
子、３ｌは正極性水平同期パルス入力端子、４１は正極
性垂直同期パルス、正極性水平同期パルスを入力とする
フィールド極性検出回路、４０はフィールド極性判定回
路出力端子で、以上は第７図の従来例と同様の動作をす
るものである． ３７は垂直同期パルスをクロックとするラッチで、ラフ
チ３６はフィールド単位で“０”．　“１”を交互に出
力する．ラッチ３７はフィールド極性検出回路４１の出
力を１フィールド遅らせるものである。EXAMPLE Hereinafter, a two-screen television according to an example of the present invention will be described with reference to the drawings. FIG. 1 shows a block diagram of a two-screen television in one embodiment of the present invention. 1st
In the figure, 1 is a main screen video signal input terminal, 2 is a sub-screen video signal input terminal, and 3 is a scanning line interpolation circuit, which performs scanning line interpolation of the main screen video signal. 4.5 is the first. The second frame memory thins out the video signal for the small screen and outputs it. 6 is a frame synchronization circuit that predicts the occurrence of read overtaking during frame memory writing and controls writing. 7 is a field polarity determination circuit, which uses the field polarity determination result of the parent screen to select the first and second frame memories 4.5
Controls the reading of. 8 and 9 are the first. The second main screen small screen synthesis circuit combines the explanation screen video signal from input terminal 1 with the first
The sub-screen video signal from the frame memory 4, the main screen video signal subjected to scanning line interpolation, and the sub-screen video signal from the second frame memory 5 are respectively input, and the sub-screen video signal is converted into the main screen video signal. 10 is a speed-doubling conversion circuit connected to the output terminals of the first and second main screen child screen combining circuits 8 and 9, which doubles the horizontal period. 11
is the main screen sub-screen composite video signal output terminal. The operation of the two-screen television configured as described above will be explained below with reference to FIG. FIG. 2 shows frame memory 4. This is a diagram showing the results of 5 entries and a series of successive entries. In the same figure a, ■ is the video signal of the child screen, ■ is the video signal of the main screen, ■ is the write timing of one frame memory, and ■ is the read timing of the one frame memory. Further, as shown in FIG. 5B, the contents of two fields, the contents of the A field and the contents of the B field, of the small screen video signal are written into the l frame memory. The reading of the frame memory is carried out alternately with the contents of the A field and the B field according to the field polarity determination output signal of the parent screen. On the other hand, writing to the other one-frame memory is also performed alternately for the A field and the B field in each field of the child screen. From the phase of the screen video signal, it is predicted whether reading overtaking will occur during writing, and if reading overtaking occurs while writing the contents of one field, the writing position is reversed. ．． For example, in the i-th field in FIG. 2, when writing is performed for field B, it is overtaken by reading midway through, so it is written for field A. Double-dense PinP
Now let's take the above control as the first step. This is done simultaneously for the second frame memories 4 and 5. As described above, according to this embodiment, the main screen. It is equipped with a video signal input terminal 1.2 for a child screen, a field polarity determination circuit 7 for the main screen, first and second frame memos 174.5, and a circuit for predicting the occurrence of read overtaking during writing to one frame memory. By providing a frame synchronization circuit 6, a main screen video signal scanning line interpolation circuit 3, a first and second main screen small screen synthesis circuit 8.9, and a double speed conversion circuit 10, Screen TVs can be made inexpensively. Next, one embodiment of the field polarity determination circuit will be described with reference to the drawings. FIG. 3 shows a circuit diagram of a field polarity determination circuit in one embodiment of the present invention. In FIG. 3, 30 is a positive polarity vertical synchronizing pulse input terminal, 3l is a positive polarity horizontal synchronizing pulse input terminal, 41 is a field polarity detection circuit that receives positive polarity vertical synchronizing pulses and positive horizontal synchronizing pulses, and 40 is a field polarity detection circuit. This is a polarity determination circuit output terminal, and the operation described above is similar to that of the conventional example shown in FIG. 37 is a latch whose clock is the vertical synchronizing pulse, and the luff 36 is set to "0" in field units. Outputs “1” alternately. The latch 37 delays the output of the field polarity detection circuit 41 by one field.

３８は排他的論理和ゲードで、フィールド極性検出回路
４１の出力とラッチ３７の出力の排他的論理和を出力す
る．このゲート出力は、インタレース信号の場合″１″
となり、ノンインタレース信号の場合′″０″となる．
３９は２入力１出力の選択回路で、ラッチ３６の出力と
フィールド極性検出回路４１の出力を入力し、排他的論
理和ゲート３８の出力が“ｌ”のとき、フィールド極性
検出回路４１の出力を選び“０”のときラッチ３６の出
力を選択する．以上のように本実施例によれば、インタ
レース信号かノンインタレース信号かを検出する回路３
７３８．　４１と、フィールド単位で０．１と交互に変
化する出力を発する回路３６と、フィールド極性信号と
フィールド単位で交互に変化する信号とを切替える２入
力１出力選択回路３９を設けることにより、入力信号が
、インターレース走査かノンインタレース走査かを識別
し、フィールド極性判定回路の出力を自動的に切替える
ことができる。38 is an exclusive OR gate which outputs the exclusive OR of the output of the field polarity detection circuit 41 and the output of the latch 37. This gate output is "1" in case of interlaced signal.
In the case of a non-interlaced signal, it becomes ``0''.
39 is a selection circuit with 2 inputs and 1 output, which inputs the output of the latch 36 and the output of the field polarity detection circuit 41, and selects the output of the field polarity detection circuit 41 when the output of the exclusive OR gate 38 is "L". When the selection is "0", the output of the latch 36 is selected. As described above, according to this embodiment, the circuit 3 for detecting whether the signal is an interlace signal or a non-interlace signal.
738. The input signal However, it is possible to distinguish between interlaced scanning and non-interlaced scanning and automatically switch the output of the field polarity determination circuit.

発明の効果 以上のように本発明によれば、 （１）第１．第２のフレームメモリと、フレーム同期合
わせ回路と、フィールド極性判定回路と、第１，第２の
親画面子画面合成回路と、走査線補間回路と、倍速変換
回路を設けることにより、安価に倍密の２画面テレビを
実現することができる．（２）また、フィールド極性判
定回路を、フィールド極性検出回路と、フィールド極性
検出出力信号を１フィールド遅らせるラッチと、フィー
ルド極性検出出力信号と１フィールド遅れたフィールド
極性検出出力信号の排他的論理和をとるゲートと、出力
がフィールド単位で０．１と交互に変化する回路と、フ
ィールド極性検出出力信号と、出力がフィールド単位で
０．１と交互に変化する出力とを切替える選択回路とを
設けて構成することにより、入力信号の走査方法に応じ
、フィールド極性判定回路の出力を自動的に切替えるこ
とができる。Effects of the Invention As described above, according to the present invention, (1) First. By providing a second frame memory, a frame synchronization circuit, a field polarity determination circuit, a first and second main screen small screen synthesis circuit, a scanning line interpolation circuit, and a speed doubling circuit, it is possible to double the speed at a low cost. It is possible to realize a dense two-screen TV. (2) In addition, the field polarity determination circuit is configured by a field polarity detection circuit, a latch that delays the field polarity detection output signal by one field, and an exclusive OR of the field polarity detection output signal and the field polarity detection output signal delayed by one field. a circuit whose output changes alternately to 0.1 in field units, and a selection circuit which switches between a field polarity detection output signal and an output whose output changes alternately to 0.1 in field units. With this configuration, the output of the field polarity determination circuit can be automatically switched according to the scanning method of the input signal.

【図面の簡単な説明】[Brief explanation of drawings]

施例におけるフィールド極性判定回路のブロック図、第
４図は従来の２画面テレビのブロック図、第５図は第４
図の動作を説明するためのタイξング図、第６図は従来
の倍密２ｊ！ｉ面テレビのブロック図、第７図は従来の
フィールド極性判定回路の＋ ｌフイーＡ４ζ ブロック図である。 １・・・・・・親画面用映像信号入力端子、２・・・・
・・子画面用映像信号入力端子、３・・・・・・走査線
補間回路、４・・・・・・第１のフレームメモリ、５・
・・・・・第２のフレームメモリ、６・・・・・・フレ
ーム同期合わせ回路、７・・・・・・フィールド判定回
路、８・・・・・・第Ｉの親画面子画面の合威回路、９
・・・・・・第２の親画面子画面合成回路、１０・・・
・・・倍速変換回路、１ｌ・・・・・・親画面子画面合
成映像信号出力端子、３０・・・・・・正極性垂直同期
パルス入力端子、３１・・・・・・正極性水平同期パル
ス入力端子、３６．　３７・・・・・・ラッチ、３８・
・・・・・排他的論理和ゲート、３９・・・・・・２入
力１出力選択回路、４０・・・・・・フィールド極性判
定信号出力端子、４１・・・・・・フィールド極性検出
回路。A block diagram of the field polarity determination circuit in the example, FIG. 4 is a block diagram of a conventional two-screen television, and FIG.
A timing diagram for explaining the operation of the figure, Figure 6 is a conventional double-density 2j! FIG. 7 is a block diagram of an i-screen television. It is a block diagram of a conventional field polarity determination circuit. 1...Video signal input terminal for main screen, 2...
...Video signal input terminal for child screen, 3...Scanning line interpolation circuit, 4...First frame memory, 5.
. . . Second frame memory, 6 . . . Frame synchronization circuit, 7 . . . Field judgment circuit, 8 . . . power circuit, 9
...Second main screen small screen composition circuit, 10...
...Double speed conversion circuit, 1l...Main screen small screen composite video signal output terminal, 30...Positive polarity vertical synchronization pulse input terminal, 31...Positive polarity horizontal synchronization pulse input terminal, 36. 37...Latch, 38.
...Exclusive OR gate, 39...2 input and 1 output selection circuit, 40...Field polarity determination signal output terminal, 41...Field polarity detection circuit .

Claims (2)

【特許請求の範囲】[Claims] （１）子画面用映像信号の入力端子と、子画面用映像信
号の入力端子に接続された第１、第２のフレームメモリ
と、親画面用映像信号の入力端子と、入力された親画面
用映像信号に第１のフレームメモリの出力信号を挿入す
る第１の親画面子画面合成回路と、親画面用映像信号の
入力端子に接続された走査線補間回路と、上記走査線補
間回路の出力に第２のフレームメモリの出力信号を挿入
する第２の親画面子画面合成回路と、第１の親画面子画
面合成回路の出力信号と第２の親画面子画面合成回路の
出力信号を倍速変換する倍速変換回路と、上記第１、第
２のフレームメモリの書き込みを、親画面映像信号のフ
ィールド極性判定出力信号と、子画面の出画位置と、子
画面用映像信号の位相から書込み中に読出しの追い越し
が発生するか否かを予知しフィールド単位で制御するフ
レーム同期合わせ回路と、第１、第２のフレームメモリ
の読出しを親画面のフィールド極性で検出信号で制御す
るフィールド極性判定回路とを備えたことを特徴とする
２画面テレビ。(1) An input terminal for the sub-screen video signal, first and second frame memories connected to the input terminal for the sub-screen video signal, an input terminal for the main screen video signal, and the input main screen a first main screen small screen synthesis circuit that inserts the output signal of the first frame memory into the main screen video signal; a scanning line interpolation circuit connected to the input terminal of the main screen video signal; A second main screen small screen synthesis circuit that inserts the output signal of the second frame memory into its output, and an output signal of the first main screen small screen synthesis circuit and an output signal of the second main screen small screen synthesis circuit. The double speed conversion circuit that performs double speed conversion and the writing of the first and second frame memories are performed based on the field polarity judgment output signal of the main screen video signal, the output position of the sub screen, and the phase of the sub screen video signal. A frame synchronization circuit that predicts whether overtaking will occur during reading and controls it on a field-by-field basis, and a field polarity determination that controls reading of the first and second frame memories using a detection signal based on the field polarity of the main screen. A two-screen television characterized by being equipped with a circuit. （２）垂直同期パルスと水平周期パルスに基いてフィー
ルド極性を検出するフィールド極性検出回路と、上記フ
ィールド極性検出回路の出力端に接続されその出力信号
を１フィールド遅らせるラッチと、上記フィールド極性
検出回路出力信号と、上記ラッチの出力信号の排他的論
理和をとるゲートと、出力がフィールド単位で０、１と
交互に変化する回路と、上記排他的論理和ゲートの出力
信号によって、フィールド極性検出回路出力信号と、フ
ィールド単位で交互に変化する上記回路の出力信号とを
切替える２入力１出力選択回路とを備えたことを特徴と
するフィールド極性判定回路。(2) a field polarity detection circuit that detects field polarity based on a vertical synchronization pulse and a horizontal periodic pulse; a latch that is connected to the output terminal of the field polarity detection circuit and delays its output signal by one field; and the field polarity detection circuit. A field polarity detection circuit is formed by a gate that takes an exclusive OR of the output signal and the output signal of the latch, a circuit whose output alternates between 0 and 1 in field units, and an output signal of the exclusive OR gate. 1. A field polarity determination circuit comprising a two-input one-output selection circuit that switches between an output signal and an output signal of the circuit that changes alternately on a field-by-field basis.