JPH03106274A - Dual screen television and field polarity deciding circuit - Google Patents
Dual screen television and field polarity deciding circuitInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は順次走査変換を行う倍密度テレビ受像機におけ
る2画面テレビ(以下PfaPと略す)lI能に関する
ものであり、また1フレームメモリでフレーム同期合せ
を行う2百面テレビの制御で必要となるフィールド極性
判定回路に関するものである.
従来の技術
近年、2画面テレビはI DTVのように画質改善の一
つとして走査線補間を行い、順次走査変換するテレビ受
像機で付加価値を高めるひとつの手段機能として付加さ
れるようになってきた.従来のPinPについて、以下
、図面を参照しながら説明する.第4図〜第6図は従来
例を説明するためのもので、まず、第4図はインタレー
ス走査するテレビ受像機におけるlフィールドメモリに
よるPinPのブロック図である(特開昭55−394
72号公報参照).
第4図において、20は親画面用映像信号の入力端子で
ある.21は子画面用映像信号の入力端子である.22
は入力された子画面用映像信号を蓄えるlフィールドメ
モリである.23は子画面のインタレースを補正する回
路である.24は親画面と子画面を合成する回路である
.25は親画面・子画面が合威された映像信号の出力端
子である。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a dual-screen television (hereinafter abbreviated as PfaP) II function in a double-density television receiver that performs progressive scan conversion, and also provides frame synchronization using one frame memory. This relates to a field polarity determination circuit that is necessary for controlling a 200-screen television. 2. Description of the Related Art In recent years, dual-screen TVs, like IDTVs, have begun to perform scan line interpolation as a way to improve image quality, and have been added as a means of increasing added value to progressive scan conversion TV receivers. Ta. Conventional PinP will be explained below with reference to the drawings. 4 to 6 are for explaining the conventional example. First, FIG. 4 is a block diagram of PinP using an L field memory in a television receiver that performs interlaced scanning (Japanese Patent Laid-Open No. 55-394
(See Publication No. 72). In FIG. 4, 20 is an input terminal for the main screen video signal. 21 is an input terminal for a video signal for a sub-screen. 22
is an l-field memory that stores the input video signal for the small screen. 23 is a circuit that corrects the interlace of the child screen. 24 is a circuit that synthesizes the main screen and child screen. Reference numeral 25 is an output terminal for a video signal in which the main screen and child screen are combined.
以上のように構成された1フィールドメモリによるPi
nPについて、以下その動作を第5図を参照して説明す
る.第5図は、第4図のタイξングである.Iは子画面
用映像信号、■は親画画用映像信号、■はIフィールド
メモリの読み書きのタイミング図で、■は書き込みタイ
ミング、■は読出しタイミングである。第3図のフィー
ルドメモl722への書込みは、画面縮少率に応じて1
水平周期(lライン)の単位で行う.一方、読出しは親
画面の挿入位置に対応するタイξングになったとき、画
面縮少率に見合う速いクロソク周波数で行う.子画面の
映像信号と親画面の映像信号は全く独立の伝送系であり
相互間の同期関係は全くないため、フィールドメモリ2
2に書込み中に続出しタイミングになる確立が高く、途
中で前フィールドの内容が続出されることになる.そう
なると子画面でインクレースが逆になり、画面がギザギ
ザになる。そこで、第4図のインタレース補正回路23
で子画面の頭で正しくインタレースさせるように対策し
、その後、子画面の途中で画像内容のフィールドが変わ
ったことを検出してその時点で正しくインクレースさせ
るように読出し番地を補正する.第6図は、第3図の方
法で順次走査変換を行う倍密テレビ受像機に対応した倍
密PinPのブロック図である.ここで26は親両面用
映像信号入力端子、27は子画面用映像信号入力端子、
28は走査線補間回路、29. 30はフィールドメモ
リ、31はインターレース補正回路、32. 33は親
画面・子画面合威回路、34は倍速度変換ラインメモリ
、35は親画面・子画面合成映像信号出力端子である。Pi with one field memory configured as above
The operation of nP will be explained below with reference to FIG. Figure 5 shows the tying of Figure 4. I is a video signal for a child screen, ■ is a video signal for a main picture, ■ is a timing diagram of reading and writing of the I field memory, ■ is a write timing, and ■ is a read timing. The writing to the field memo 1722 in Figure 3 is 1 depending on the screen reduction rate.
This is done in units of horizontal periods (l lines). On the other hand, when the timing corresponding to the insertion position of the main screen is reached, reading is performed at a fast cross-clock frequency commensurate with the screen reduction rate. The video signal of the child screen and the video signal of the main screen are completely independent transmission systems, and there is no synchronization relationship between them, so field memory 2
There is a high probability that the timing of continuous output will occur while writing to 2, and the contents of the previous field will be output one after another. If this happens, the ink traces will be reversed on the sub screen and the screen will become jagged. Therefore, the interlace correction circuit 23 in FIG.
Take measures to interlace correctly at the beginning of the sub-screen, then detect that the field of image content changes in the middle of the sub-screen, and correct the readout address so that it interlaces correctly at that point. FIG. 6 is a block diagram of a double-density PinP compatible with a double-density television receiver that performs progressive scan conversion using the method shown in FIG. Here, 26 is a video signal input terminal for the parent screen, 27 is a video signal input terminal for the child screen,
28 is a scanning line interpolation circuit; 29. 30 is a field memory, 31 is an interlace correction circuit, 32. 33 is a main screen/child screen combination circuit, 34 is a double speed conversion line memory, and 35 is a main screen/child screen composite video signal output terminal.
東芝レビュー42巻12号「高画質化ディジタルテレビ
」昭和62年12月1日発行。Toshiba Review Vol. 42, No. 12, "High Definition Digital Television," published December 1, 1986.
次に、従来のフィールド極性検出回路について、第7図
を参照して説明する。第7図は、フィールド極性検出回
路の一例の回路図である。第7図において、30は、正
極性垂直同期パルス入力端子である.31は、正極性水
平同期パルス入力端子である.32〜35はラッチで、
ラッチ33は垂直同期パルスでリセットされ、正極性水
平同期パルスの立上がりで、0.1交互の出力となる.
ラノチ34はラッチ33の出力を1時刻遅らせる。ラッ
チ35はラソチ34の出力を正極性垂直同期パルスの立
上がりで取込む. 40はフィールド極性信号の出力端
子で、インタレースしている信号の場合、偶数フィール
ドでは″1”奇数フィールドでは“0”となる。Next, a conventional field polarity detection circuit will be explained with reference to FIG. FIG. 7 is a circuit diagram of an example of a field polarity detection circuit. In FIG. 7, 30 is a positive vertical synchronization pulse input terminal. 31 is a positive horizontal synchronization pulse input terminal. 32 to 35 are latches,
The latch 33 is reset by the vertical synchronizing pulse, and outputs alternately by 0.1 at the rising edge of the positive horizontal synchronizing pulse.
Lanochi 34 delays the output of latch 33 by one time. The latch 35 receives the output of the laser chip 34 at the rising edge of the positive vertical synchronization pulse. Reference numeral 40 denotes an output terminal for a field polarity signal, which in the case of an interlaced signal is "1" in an even field and "0" in an odd field.
発明が解決しようとする課題
しかしながら、上記のような構或では、(l)1フィー
ルドメモリでフレーム同期合わせを行うので、読出しア
ドレスをランダムにアクセスさせる必要があり、フィー
ルドメモリが高価なものになる課題を有していた。Problems to be Solved by the Invention However, in the above structure, (l) since frame synchronization is performed using one field memory, it is necessary to randomly access the read address, making the field memory expensive; I had an issue.
(2) また、入力信号がノンインタレース信号のと
き、フィールド極性検出回路の出力が0もしくは1とな
り、フィールド単位で変化しなくなるという課題を有し
ていた。(2) Furthermore, when the input signal is a non-interlaced signal, the output of the field polarity detection circuit becomes 0 or 1 and does not change on a field-by-field basis.
本発明は上記課題に鑑み、
(1) フレーム同期合わせを1フレームメモリで行
い、読出しの先頭アドレスを制御するだけで、ランダム
アクセスの必要がなく、安価なフレームをメモリで構戒
できる2画面テレビを提供するものである.
(2)入力信号がインクレース信号であるかノンインタ
レース信号であるか検出し、ノンインクレース信号入力
時は、フィールド極性判定回路の出力をフィールド単位
で交互に変化する出力にし、インクレース信号入力時は
、フィールド極性出力に自動的に切り替えるフィールド
極性判定回路を提供するものである。The present invention has been developed in view of the above-mentioned problems.(1) A two-screen television that can perform frame synchronization using one frame memory and control the readout start address without the need for random access and that allows inexpensive frames to be stored in memory. It provides the following. (2) Detects whether the input signal is an increment signal or a non-interlace signal, and when a non-interlace signal is input, the output of the field polarity determination circuit is set to an output that changes alternately in field units, and the increment signal is At the time of input, a field polarity determination circuit is provided that automatically switches to field polarity output.
課題を解決するための手段
上記課題を解決するために本発明の2画面テレビは、
(1)子画面映像信号入力端子に接続された第1第2の
フレームメモリと、フレーム同期合わせ回路と、フィー
ルド極性判定回路と、第1.第2の親画面子画面合成回
路と、走査線補間回路と、倍速度変換回路という構威を
備えたものである。Means for Solving the Problems In order to solve the above problems, the two-screen television of the present invention includes: (1) first and second frame memories connected to a sub-screen video signal input terminal, a frame synchronization circuit, a field polarity determination circuit; This system includes a second main screen/small screen synthesis circuit, a scanning line interpolation circuit, and a double speed conversion circuit.
(2)また、本発明のフィールド極性判定回路は、フィ
ールド極正検出回路と、フィールド極性検出回路の出力
信号を1フィールド遅らせるラッチと、上記フィールド
極性検出出力信号と17ィルード遅れたフィールド極性
検出出力信号の排他的論理和をとる排他的論理和ゲート
と、フィールド単位で交互に変化する出力信号を発生す
る回路と、上記排他的論理和ゲートの出力信号に基いて
フィールド極性検出出力信号とフィールド単位で交互に
変化する出力信号を切替える2入力1出力の選択回路と
いう構或を備えたものである.
作用
本発明は上記した構威によって、
(I)2つのフレームメモリの読出しは、親画面のフィ
ールド極性判定回路の出力信号により制御し、書込みは
、親画面のフィールド極性判定出力信号と、子画面の出
画位置と、子画面映像信号の位相より、フィールド単位
で制御することとなる。(2) The field polarity determination circuit of the present invention includes a field polarity detection circuit, a latch that delays the output signal of the field polarity detection circuit by one field, and a field polarity detection output that is delayed by 17 fields from the field polarity detection output signal. An exclusive OR gate that takes the exclusive OR of signals, a circuit that generates an output signal that changes alternately in field units, and a field polarity detection output signal and a field unit based on the output signal of the exclusive OR gate. It is equipped with a 2-input, 1-output selection circuit that switches the output signal that changes alternately. The present invention has the above-described structure. (I) Reading of the two frame memories is controlled by the output signal of the field polarity judgment circuit of the main screen, and writing is controlled by the field polarity judgment output signal of the main screen and the sub-screen. Control is performed on a field-by-field basis based on the image output position and the phase of the sub-screen video signal.
(2)入力信号がインクレース信号かノンインタレース
信号かの検出を行い、フィールド極性判定回路の出力に
は、インターレース信号時はフィールド極性検出出力信
号を接続し、ノンインクレース信号時はフィールド単位
で交互に変化する出力信号を接続することとなる。(2) Detects whether the input signal is an inclace signal or a non-interlace signal, and connects the field polarity detection output signal to the output of the field polarity determination circuit when the signal is an interlace signal, and in units of fields when the signal is a non-interlace signal. This means that output signals that change alternately are connected.
実施例
以下本発明の一実施例の2画面テレビについて、図面を
参照しながら説明する.第1図は本発明の一実施例にお
ける2画面テレビのブロック図を示すものである.第1
図において、lは親画面用映像信号入力端子、2は子画
面用映像信号入力端子、3は走査線補間回路で、親画面
用映像信号の走査線補間を行う.4.5は第1.第2の
フレームメモリで、子画面用映像信号を間引いて出力す
る.6はフレーム同期合わせ回路で、フレームメモリ書
込み中に読出しの追越し発生を予知し書込みを制御する
.7はフィールド極性判定回路で、親画面のフィールド
極性判定結果により第1,第2のフレームメモリ4.5
の読出しを制御する.8,9は第1.第2の親画面子画
面合成回路で、入力端子1からの説画面映像信号と第1
のフレームメモリ4からの子画面映像信号、走査線補間
された親画面映像信号と、第2のフレームメモリ5から
の子画面映像信号をおのおの入力し、子画面の映像信号
を親画面の映像信号に挿入する, 10は第1,第2の
親画面子画面合威回路8,9の出力端に接続された倍速
変換回路で、水平周期を倍速にするものである, 11
は親画面子画面合成映像信号出力端子である.
以上のように構戒された2画面テレビについて、以下第
2図を参照し、その動作を説明する.第2図は、フレー
ムメモリ4. 5の書込み、続出しタイ果ング図である
.同図aにおいて、■は子画面の映像信号、■は親画面
の映像信号、■は1フレームメモリの書込みタイミング
、■は1フレームメモリの読出しタイξングである.ま
た同図bに示すようにlフレームメモリには子画面用映
像信号のAフィールドの内容とBフィールドの内容との
2フィールド分の内容が書込まれる。lフレームメモリ
の読出しは、親画面のフィールド極性判定出力信号によ
りAフィールドの内容、Bフィールドの内容と交互に行
う.一方、他の1フレームメモリの書込みも、子画面の
フィールド単位で交互にAフィールド用,Bフィールド
用に行うが、親画面用映像信号のフィールド極性判定出
力信号と子画面の出画位置と子画面用映像信号の位相か
ら、書込み中は読出しの追い越しが発生するか否かを予
知し、1フィールドの内容を書込んでいる途中で読み出
しの追い越しが発生する場合には、書込み位置を反転す
る.例えば、第2図の第iフィールドは、Bはフィール
ド用に書込みを行った時、途中で読み出しに追い越され
てしまうので、Aフィールド用に書込む.倍密PinP
では上記の制御を第1.第2のフレームメモリ4,5に
対して同時に行う.
以上のように本実施例によれば、親画面.子画面用映像
信号入力端子1.2と親画面のフィールド極性判定回路
7と、第1,第2のフレームメモ174.5と、1フレ
ームメモリへの書込み中に読出しの追い越し発生予知回
路を備えたフレーム同期合わせ回路6と、親画面映像信
号の走査線補間回路3と、第1,第2の親画面子画面合
成回路8.9と、倍速変換回路10を設けることにより
、倍密の2画面テレビが安価に実現できる.
次にフィールド極性判定回路について一実施例を図面を
参照しながら説明する.第3図は本発明の一実施例にお
けるフィールド極性判定回路の回路図を示すものである
.第3図において、30は正極性垂直同期パルス入力端
子、3lは正極性水平同期パルス入力端子、41は正極
性垂直同期パルス、正極性水平同期パルスを入力とする
フィールド極性検出回路、40はフィールド極性判定回
路出力端子で、以上は第7図の従来例と同様の動作をす
るものである.
37は垂直同期パルスをクロックとするラッチで、ラフ
チ36はフィールド単位で“0”. “1”を交互に出
力する.ラッチ37はフィールド極性検出回路41の出
力を1フィールド遅らせるものである。EXAMPLE Hereinafter, a two-screen television according to an example of the present invention will be described with reference to the drawings. FIG. 1 shows a block diagram of a two-screen television in one embodiment of the present invention. 1st
In the figure, 1 is a main screen video signal input terminal, 2 is a sub-screen video signal input terminal, and 3 is a scanning line interpolation circuit, which performs scanning line interpolation of the main screen video signal. 4.5 is the first. The second frame memory thins out the video signal for the small screen and outputs it. 6 is a frame synchronization circuit that predicts the occurrence of read overtaking during frame memory writing and controls writing. 7 is a field polarity determination circuit, which uses the field polarity determination result of the parent screen to select the first and second frame memories 4.5
Controls the reading of. 8 and 9 are the first. The second main screen small screen synthesis circuit combines the explanation screen video signal from input terminal 1 with the first
The sub-screen video signal from the frame memory 4, the main screen video signal subjected to scanning line interpolation, and the sub-screen video signal from the second frame memory 5 are respectively input, and the sub-screen video signal is converted into the main screen video signal. 10 is a speed-doubling conversion circuit connected to the output terminals of the first and second main screen child screen combining circuits 8 and 9, which doubles the horizontal period. 11
is the main screen sub-screen composite video signal output terminal. The operation of the two-screen television configured as described above will be explained below with reference to FIG. FIG. 2 shows frame memory 4. This is a diagram showing the results of 5 entries and a series of successive entries. In the same figure a, ■ is the video signal of the child screen, ■ is the video signal of the main screen, ■ is the write timing of one frame memory, and ■ is the read timing of the one frame memory. Further, as shown in FIG. 5B, the contents of two fields, the contents of the A field and the contents of the B field, of the small screen video signal are written into the l frame memory. The reading of the frame memory is carried out alternately with the contents of the A field and the B field according to the field polarity determination output signal of the parent screen. On the other hand, writing to the other one-frame memory is also performed alternately for the A field and the B field in each field of the child screen. From the phase of the screen video signal, it is predicted whether reading overtaking will occur during writing, and if reading overtaking occurs while writing the contents of one field, the writing position is reversed. .. For example, in the i-th field in FIG. 2, when writing is performed for field B, it is overtaken by reading midway through, so it is written for field A. Double-dense PinP
Now let's take the above control as the first step. This is done simultaneously for the second frame memories 4 and 5. As described above, according to this embodiment, the main screen. It is equipped with a video signal input terminal 1.2 for a child screen, a field polarity determination circuit 7 for the main screen, first and second frame memos 174.5, and a circuit for predicting the occurrence of read overtaking during writing to one frame memory. By providing a frame synchronization circuit 6, a main screen video signal scanning line interpolation circuit 3, a first and second main screen small screen synthesis circuit 8.9, and a double speed conversion circuit 10, Screen TVs can be made inexpensively. Next, one embodiment of the field polarity determination circuit will be described with reference to the drawings. FIG. 3 shows a circuit diagram of a field polarity determination circuit in one embodiment of the present invention. In FIG. 3, 30 is a positive polarity vertical synchronizing pulse input terminal, 3l is a positive polarity horizontal synchronizing pulse input terminal, 41 is a field polarity detection circuit that receives positive polarity vertical synchronizing pulses and positive horizontal synchronizing pulses, and 40 is a field polarity detection circuit. This is a polarity determination circuit output terminal, and the operation described above is similar to that of the conventional example shown in FIG. 37 is a latch whose clock is the vertical synchronizing pulse, and the luff 36 is set to "0" in field units. Outputs “1” alternately. The latch 37 delays the output of the field polarity detection circuit 41 by one field.
38は排他的論理和ゲードで、フィールド極性検出回路
41の出力とラッチ37の出力の排他的論理和を出力す
る.このゲート出力は、インタレース信号の場合″1″
となり、ノンインタレース信号の場合′″0″となる.
39は2入力1出力の選択回路で、ラッチ36の出力と
フィールド極性検出回路41の出力を入力し、排他的論
理和ゲート38の出力が“l”のとき、フィールド極性
検出回路41の出力を選び“0”のときラッチ36の出
力を選択する.以上のように本実施例によれば、インタ
レース信号かノンインタレース信号かを検出する回路3
738. 41と、フィールド単位で0.1と交互に変
化する出力を発する回路36と、フィールド極性信号と
フィールド単位で交互に変化する信号とを切替える2入
力1出力選択回路39を設けることにより、入力信号が
、インターレース走査かノンインタレース走査かを識別
し、フィールド極性判定回路の出力を自動的に切替える
ことができる。38 is an exclusive OR gate which outputs the exclusive OR of the output of the field polarity detection circuit 41 and the output of the latch 37. This gate output is "1" in case of interlaced signal.
In the case of a non-interlaced signal, it becomes ``0''.
39 is a selection circuit with 2 inputs and 1 output, which inputs the output of the latch 36 and the output of the field polarity detection circuit 41, and selects the output of the field polarity detection circuit 41 when the output of the exclusive OR gate 38 is "L". When the selection is "0", the output of the latch 36 is selected. As described above, according to this embodiment, the circuit 3 for detecting whether the signal is an interlace signal or a non-interlace signal.
738. The input signal However, it is possible to distinguish between interlaced scanning and non-interlaced scanning and automatically switch the output of the field polarity determination circuit.
発明の効果
以上のように本発明によれば、
(1)第1.第2のフレームメモリと、フレーム同期合
わせ回路と、フィールド極性判定回路と、第1,第2の
親画面子画面合成回路と、走査線補間回路と、倍速変換
回路を設けることにより、安価に倍密の2画面テレビを
実現することができる.(2)また、フィールド極性判
定回路を、フィールド極性検出回路と、フィールド極性
検出出力信号を1フィールド遅らせるラッチと、フィー
ルド極性検出出力信号と1フィールド遅れたフィールド
極性検出出力信号の排他的論理和をとるゲートと、出力
がフィールド単位で0.1と交互に変化する回路と、フ
ィールド極性検出出力信号と、出力がフィールド単位で
0.1と交互に変化する出力とを切替える選択回路とを
設けて構成することにより、入力信号の走査方法に応じ
、フィールド極性判定回路の出力を自動的に切替えるこ
とができる。Effects of the Invention As described above, according to the present invention, (1) First. By providing a second frame memory, a frame synchronization circuit, a field polarity determination circuit, a first and second main screen small screen synthesis circuit, a scanning line interpolation circuit, and a speed doubling circuit, it is possible to double the speed at a low cost. It is possible to realize a dense two-screen TV. (2) In addition, the field polarity determination circuit is configured by a field polarity detection circuit, a latch that delays the field polarity detection output signal by one field, and an exclusive OR of the field polarity detection output signal and the field polarity detection output signal delayed by one field. a circuit whose output changes alternately to 0.1 in field units, and a selection circuit which switches between a field polarity detection output signal and an output whose output changes alternately to 0.1 in field units. With this configuration, the output of the field polarity determination circuit can be automatically switched according to the scanning method of the input signal.
施例におけるフィールド極性判定回路のブロック図、第
4図は従来の2画面テレビのブロック図、第5図は第4
図の動作を説明するためのタイξング図、第6図は従来
の倍密2j!i面テレビのブロック図、第7図は従来の
フィールド極性判定回路の+
lフイーA4ζ
ブロック図である。
1・・・・・・親画面用映像信号入力端子、2・・・・
・・子画面用映像信号入力端子、3・・・・・・走査線
補間回路、4・・・・・・第1のフレームメモリ、5・
・・・・・第2のフレームメモリ、6・・・・・・フレ
ーム同期合わせ回路、7・・・・・・フィールド判定回
路、8・・・・・・第Iの親画面子画面の合威回路、9
・・・・・・第2の親画面子画面合成回路、10・・・
・・・倍速変換回路、1l・・・・・・親画面子画面合
成映像信号出力端子、30・・・・・・正極性垂直同期
パルス入力端子、31・・・・・・正極性水平同期パル
ス入力端子、36. 37・・・・・・ラッチ、38・
・・・・・排他的論理和ゲート、39・・・・・・2入
力1出力選択回路、40・・・・・・フィールド極性判
定信号出力端子、41・・・・・・フィールド極性検出
回路。A block diagram of the field polarity determination circuit in the example, FIG. 4 is a block diagram of a conventional two-screen television, and FIG.
A timing diagram for explaining the operation of the figure, Figure 6 is a conventional double-density 2j! FIG. 7 is a block diagram of an i-screen television. It is a block diagram of a conventional field polarity determination circuit. 1...Video signal input terminal for main screen, 2...
...Video signal input terminal for child screen, 3...Scanning line interpolation circuit, 4...First frame memory, 5.
. . . Second frame memory, 6 . . . Frame synchronization circuit, 7 . . . Field judgment circuit, 8 . . . power circuit, 9
...Second main screen small screen composition circuit, 10...
...Double speed conversion circuit, 1l...Main screen small screen composite video signal output terminal, 30...Positive polarity vertical synchronization pulse input terminal, 31...Positive polarity horizontal synchronization pulse input terminal, 36. 37...Latch, 38.
...Exclusive OR gate, 39...2 input and 1 output selection circuit, 40...Field polarity determination signal output terminal, 41...Field polarity detection circuit .
Claims (2)
号の入力端子に接続された第1、第2のフレームメモリ
と、親画面用映像信号の入力端子と、入力された親画面
用映像信号に第1のフレームメモリの出力信号を挿入す
る第1の親画面子画面合成回路と、親画面用映像信号の
入力端子に接続された走査線補間回路と、上記走査線補
間回路の出力に第2のフレームメモリの出力信号を挿入
する第2の親画面子画面合成回路と、第1の親画面子画
面合成回路の出力信号と第2の親画面子画面合成回路の
出力信号を倍速変換する倍速変換回路と、上記第1、第
2のフレームメモリの書き込みを、親画面映像信号のフ
ィールド極性判定出力信号と、子画面の出画位置と、子
画面用映像信号の位相から書込み中に読出しの追い越し
が発生するか否かを予知しフィールド単位で制御するフ
レーム同期合わせ回路と、第1、第2のフレームメモリ
の読出しを親画面のフィールド極性で検出信号で制御す
るフィールド極性判定回路とを備えたことを特徴とする
2画面テレビ。(1) An input terminal for the sub-screen video signal, first and second frame memories connected to the input terminal for the sub-screen video signal, an input terminal for the main screen video signal, and the input main screen a first main screen small screen synthesis circuit that inserts the output signal of the first frame memory into the main screen video signal; a scanning line interpolation circuit connected to the input terminal of the main screen video signal; A second main screen small screen synthesis circuit that inserts the output signal of the second frame memory into its output, and an output signal of the first main screen small screen synthesis circuit and an output signal of the second main screen small screen synthesis circuit. The double speed conversion circuit that performs double speed conversion and the writing of the first and second frame memories are performed based on the field polarity judgment output signal of the main screen video signal, the output position of the sub screen, and the phase of the sub screen video signal. A frame synchronization circuit that predicts whether overtaking will occur during reading and controls it on a field-by-field basis, and a field polarity determination that controls reading of the first and second frame memories using a detection signal based on the field polarity of the main screen. A two-screen television characterized by being equipped with a circuit.
ルド極性を検出するフィールド極性検出回路と、上記フ
ィールド極性検出回路の出力端に接続されその出力信号
を1フィールド遅らせるラッチと、上記フィールド極性
検出回路出力信号と、上記ラッチの出力信号の排他的論
理和をとるゲートと、出力がフィールド単位で0、1と
交互に変化する回路と、上記排他的論理和ゲートの出力
信号によって、フィールド極性検出回路出力信号と、フ
ィールド単位で交互に変化する上記回路の出力信号とを
切替える2入力1出力選択回路とを備えたことを特徴と
するフィールド極性判定回路。(2) a field polarity detection circuit that detects field polarity based on a vertical synchronization pulse and a horizontal periodic pulse; a latch that is connected to the output terminal of the field polarity detection circuit and delays its output signal by one field; and the field polarity detection circuit. A field polarity detection circuit is formed by a gate that takes an exclusive OR of the output signal and the output signal of the latch, a circuit whose output alternates between 0 and 1 in field units, and an output signal of the exclusive OR gate. 1. A field polarity determination circuit comprising a two-input one-output selection circuit that switches between an output signal and an output signal of the circuit that changes alternately on a field-by-field basis.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24383289A JPH03106274A (en) | 1989-09-20 | 1989-09-20 | Dual screen television and field polarity deciding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24383289A JPH03106274A (en) | 1989-09-20 | 1989-09-20 | Dual screen television and field polarity deciding circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03106274A true JPH03106274A (en) | 1991-05-02 |
Family
ID=17109604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24383289A Pending JPH03106274A (en) | 1989-09-20 | 1989-09-20 | Dual screen television and field polarity deciding circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03106274A (en) |
-
1989
- 1989-09-20 JP JP24383289A patent/JPH03106274A/en active Pending
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