JPH03101164A - Solid-state image sensing element and manufacture thereof - Google Patents

Abstract

PURPOSE:To make an isolating P<+> layer shallow by causing the whole width of a gate electrode to be substantially same as the width of a diffusion layer added by a read-out channel length. CONSTITUTION:An isolating P<+> layer 12 is formed after the formation of a transfer electrode and a gate electrode 4 used exclusively for transfer. At that time, the whole width of two gate electrode is caused to be substantially same as the width of an N-type layer 2 added by a read-out channel length. Then P<+> layer 12 does not diffuse so deep by a thermal process that it can be made shallow. Thus, the large decrease of the effective width of a vertical CCD due to lateral diffusion of the P<+> layer 12 can be suppressed.

Description

【発明の詳細な説明】 （３） 〔産業上の利用分野〕 本発明は、固体撮像素子及びその製造方法に係り、特に
電荷結合素子（チャージ　カップルドデバイス、以下Ｃ
ＣＤと略す）型固体撮像素子及びその製造方法に関する
。[Detailed Description of the Invention] (3) [Industrial Application Field] The present invention relates to a solid-state image sensor and a method for manufacturing the same, and particularly relates to a charge coupled device (hereinafter referred to as C).
The present invention relates to a solid-state imaging device (abbreviated as CD) and a method for manufacturing the same.

〔従来の技術〕[Conventional technology]

従来のＣＣＤ型固体撮像素子は、テレビジョン学会技術
報告、第１２巻、第１２号、第３７頁〜第４２頁（１９
８８，２月）に記載されているように、ホトダイオード
と水平及び垂直読み出し素子からなる。このＣＣＤ型固
体撮像素子の画素部の断面図を第２図に示し、その動作
について簡単に説明する。Ｎ型層７とＰ型ウェル層８か
らなるホトダイオードにおいて光信号が信号電荷に変換
され蓄積される。なお、Ｐ型ウェル層８がホトダイオー
ドとなるＮ型層７の部分で浅くなっているのは、ホトダ
イオードにおいて過剰に発生した信号電荷をＮ型基板９
に捨てるためである。ホトダイオードに蓄積された信号
電荷はアイソレーション用のＰ中層１のない読み出しチ
ャンネル部（第（４） ２図には図示されていない）を通して垂直読み出し素子
となるＣＣＤ　（以下垂直ＣＣＤという）を構成するＮ
型層２に転送される。なお、４は垂直ＣＣＤの転送専用
ゲート電極、５は層間絶縁膜、３はゲート酸化膜である
。The conventional CCD type solid-state image sensor is described in the Technical Report of the Television Society, Vol. 12, No. 12, pp. 37-42 (19
88, February), it consists of a photodiode and horizontal and vertical readout elements. A cross-sectional view of the pixel portion of this CCD type solid-state image sensing device is shown in FIG. 2, and its operation will be briefly described. An optical signal is converted into a signal charge and accumulated in a photodiode made up of an N-type layer 7 and a P-type well layer 8. Note that the reason why the P-type well layer 8 is shallow at the N-type layer 7 where it becomes a photodiode is because the excessive signal charge generated in the photodiode is transferred to the N-type substrate 9.
This is to throw it away. The signal charge accumulated in the photodiode forms a CCD (hereinafter referred to as vertical CCD) which becomes a vertical readout element through a readout channel section (not shown in Fig. 4 (4) 2) without the P middle layer 1 for isolation. N
Transferred to mold layer 2. Note that 4 is a transfer-only gate electrode of the vertical CCD, 5 is an interlayer insulating film, and 3 is a gate oxide film.

第３図は、第２図に示した従来例のＣＣＤ型固体撮像素
子の画素部の製造方法を示したものである。例えばＮ型
基板９からなるシリコン基板表面に、ホトダイオードと
なる部分だけホトレジスト７０で覆い、例えばイオン打
込みによりＰ型不純物層８′を形成する（第３図（ａ）
）。次にホトレジスト７０を除去後熱拡散を行い、ホト
ダイオードとなる部分だけ拡散深さの浅いＰ型ウェル層
８を形成する（第３図（ｂ））。次にＰ型ウェル層８表
面にホトダイオードとなるＮ型層７と垂直ＣＣＤとなる
Ｎ型層２を、マスクを用いてイオン打込み、拡散を行い
、順次形成する（第３図（Ｃ））。その後Ｐ型ウェル層
８表面にマスクを用いてイオン打込みを行い、アイソレ
ーション用のＰ中層１′を形成する（第３図（ｄ））。FIG. 3 shows a method of manufacturing the pixel portion of the conventional CCD type solid-state image sensing device shown in FIG. For example, on the surface of a silicon substrate consisting of an N-type substrate 9, only the portion that will become a photodiode is covered with a photoresist 70, and a P-type impurity layer 8' is formed by, for example, ion implantation (FIG. 3(a)).
). Next, after removing the photoresist 70, thermal diffusion is performed to form a P-type well layer 8 having a shallow diffusion depth only in the portion that will become a photodiode (FIG. 3(b)). Next, an N-type layer 7 that will become a photodiode and an N-type layer 2 that will become a vertical CCD are sequentially formed on the surface of the P-type well layer 8 by ion implantation and diffusion using a mask (FIG. 3(C)). Thereafter, ions are implanted into the surface of the P-type well layer 8 using a mask to form a P middle layer 1' for isolation (FIG. 3(d)).

さらにＮ型基板９」二に（５） ゲート酸化膜３を介して垂直ＣＯＤの転送専用ゲート電
極４を、また層間絶縁膜５を介してもう１つの垂直ＣＣ
Ｄの転送ゲート電極６を形成する（第３図（ｅ））。な
お、第３図に示した素子の断面の部分において、転送ゲ
ート電極６は配置されておらず、後に平面図を用いて説
明することによって理解されるように、図における紙面
の奥の位置に配置されているが、垂直ＣＣＤのゲート電
極が２層であることを示すために図に示した。以下、こ
の２つのゲート電極を合わせて２層のゲート電極という
。さて、再び第３図（ｅ）に戻って説明すると、第３図
（ｄ）に示したＰ中層１′は、上記２層のゲート電極の
形成以前に設けられているため、ゲート酸化膜３や２層
のゲート電極形成時の加熱によって基板深くに拡散し、
アイソレーション用の拡散層であるＰ中層１を形成する
。Furthermore, a vertical COD transfer gate electrode 4 is connected to the N-type substrate 9' (5) through a gate oxide film 3, and another vertical CC is connected through an interlayer insulating film 5.
A transfer gate electrode 6 of D is formed (FIG. 3(e)). Note that the transfer gate electrode 6 is not arranged in the cross-sectional area of the device shown in FIG. However, it is shown in the figure to show that the gate electrode of the vertical CCD has two layers. Hereinafter, these two gate electrodes will be collectively referred to as a two-layer gate electrode. Now, returning to FIG. 3(e) again, the P intermediate layer 1' shown in FIG. 3(d) is provided before the formation of the two layers of gate electrodes, so the gate oxide film 1' It diffuses deep into the substrate due to heating during formation of the two-layer gate electrode.
A P intermediate layer 1, which is a diffusion layer for isolation, is formed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術において、アイソレーション用のＰ中層１
の深さについて十分配慮されておらず、Ｐ中層１の横方
向拡散の影響による狭チャンネル（６） 効果により、信号電荷が蓄積できる有効エリアが小さく
なるという問題があった。In the above conventional technology, the P middle layer 1 for isolation
There was a problem in that the effective area in which signal charges could be accumulated became smaller due to the narrow channel (6) effect due to the influence of lateral diffusion of the P intermediate layer 1.

これについて第４図を用いて説明する。第４図は、従来
のＣＣＤ型固体撮像素子の垂直ＣＯＤの部分断面図を示
したものである。垂直ＣＣＤに蓄えられる信号電荷量は
、その幅Ｗに依存する。しかしアイソレーション用のＰ
十層１の横方向拡散の影響即ち狭チャンネル効果により
、実際に信号電荷が蓄積できる有効幅Ｗεは実際の幅Ｗ
より小さくなる。This will be explained using FIG. 4. FIG. 4 shows a partial cross-sectional view of the vertical COD of a conventional CCD type solid-state image sensor. The amount of signal charge stored in the vertical CCD depends on its width W. However, P for isolation
Due to the influence of the lateral diffusion of the ten layers 1, that is, the narrow channel effect, the effective width Wε in which signal charges can actually be accumulated is smaller than the actual width W.
become smaller.

本発明の目的は、アイソレーション用のＰ＋／層１を浅
く形成した垂直ＣＯＤを有する固体撮像素子及びその製
造方法を提供することにある。An object of the present invention is to provide a solid-state imaging device having a vertical COD in which a P+/layer 1 for isolation is formed shallowly, and a method for manufacturing the same.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的は、（１）半導体基板に形成された光電変換素
子のアレイ並びに該光電変換素子からの信号を読み出す
ための水平読み出し素子およびゲート電極とチャンネル
である拡散層とから成る垂直読み出し素子を有する固体
撮像素子において、上記ゲート電極の全体の幅は上記拡
散層の幅に読み（７） 出しチャンネル長を加えたものと実質的に同じ幅である
ことを特徴とする固体撮像素子、（２）上記ゲート電極
は読み出し専用のゲート電極と転送専用のゲート電極か
らなることを特徴とする請求項１記載の固体撮像素子、
（３）上記垂直読み出し素子を構成する拡散層の少なく
とも一部は、上記半導体基板表面に形成された溝の底部
に配置されていることを特徴とする請求項１記載の固体
撮像素子、（４）上記光電変換素子の少なくとも一部は
。The above object includes (1) an array of photoelectric conversion elements formed on a semiconductor substrate, a horizontal readout element for reading out signals from the photoelectric conversion elements, and a vertical readout element consisting of a gate electrode and a diffusion layer serving as a channel; (2) In a solid-state imaging device, the entire width of the gate electrode is substantially the same as the width of the diffusion layer plus (7) the output channel length; (2) The solid-state imaging device according to claim 1, wherein the gate electrode comprises a read-only gate electrode and a transfer-only gate electrode.
(3) The solid-state imaging device according to claim 1, wherein at least a part of the diffusion layer constituting the vertical readout element is disposed at the bottom of a groove formed on the surface of the semiconductor substrate. ) At least a portion of the photoelectric conversion element.

上記半導体基板表面に形成された溝の底部に配置されて
いることを特徴とする請求項１記載の固体撮像素子、（
５）上記光電変換素子は、半導体基板に形成された第１
導電型のウェル層と、該ウェル層に形成された第２導電
型の拡散層と、該拡散層に接して形成された第１導電型
の表面層とからなるホトダイオードであり、該表面層は
、該ホトダイオードと上記水平及び垂直読み出し素子と
を分離する第１導電型のアイソレーション層と接続する
ことを特徴とする請求項ｌ記載の固体撮像素子、（６）
半導体基板に形成された光電変換素子のアレ（８） イ並びに該光電変換素子からの信号を読み出すための水
平読み出し素子およびゲート電極とチャンネルである拡
散層とから成る垂直読み出し素子を有する固体撮像素子
において、上記ゲート電極は読み出し専用のゲート電極
と転送専用のゲート電極からなり、転送専用のゲート電
極の全体の幅は上記拡散層の幅と実質的に同じ幅であり
、読み出し専用のゲート電極は転送専用のゲート電極よ
り上層の電極よりなることを特徴とする固体撮像素子、
（７）半導体基板に、垂直電荷結合素子の拡散層を形成
し、該垂直電荷結合素子の読み出し兼用転送ゲート電極
を２層に形成した後、少なくとも該読み出し兼用転送ゲ
ート電極をマスクとして、上記垂直電荷結合素子の拡散
層とホトダイオードの拡散層を分離するための第３の拡
散層を形成することを特徴とする固体撮像素子の製造方
法、（８）半導体基板に、垂直電荷結合素子の拡散層を
形成し、読み出し専用ゲート電極と該垂直電荷結合素子
の転送専用ゲート電極を３層に形成した後、少なくとも
該転送専用電極をマスクにして、上記（９） 垂直電荷結合素子の拡散層とホトダイオードの拡散層を
分離するための第３の拡散層を形成することを特徴とす
る固体撮像素子の製造方法によって達成される。The solid-state imaging device according to claim 1, wherein the solid-state imaging device (
5) The photoelectric conversion element has a first structure formed on a semiconductor substrate.
A photodiode consisting of a well layer of a conductivity type, a diffusion layer of a second conductivity type formed in the well layer, and a surface layer of a first conductivity type formed in contact with the diffusion layer, the surface layer being , the solid-state imaging device according to claim 1, wherein the photodiode is connected to an isolation layer of a first conductivity type that separates the horizontal and vertical readout elements, (6)
A solid-state image sensor having an array (8) of photoelectric conversion elements formed on a semiconductor substrate, a horizontal readout element for reading out signals from the photoelectric conversion elements, and a vertical readout element consisting of a gate electrode and a diffusion layer serving as a channel. In the above, the gate electrode is composed of a read-only gate electrode and a transfer-only gate electrode, and the overall width of the transfer-only gate electrode is substantially the same as the width of the diffusion layer, and the read-only gate electrode is A solid-state imaging device characterized by comprising an electrode in a layer above a gate electrode dedicated to transfer,
(7) After forming a diffusion layer of a vertical charge-coupled device on a semiconductor substrate and forming a readout/transfer gate electrode of the vertical charge-coupled device in two layers, use at least the readout/transfer gate electrode as a mask to A method for manufacturing a solid-state imaging device, characterized in that a third diffusion layer is formed to separate a diffusion layer of a charge-coupled device and a diffusion layer of a photodiode, (8) a diffusion layer of a vertical charge-coupled device is formed on a semiconductor substrate; After forming a read-only gate electrode and a transfer-only gate electrode of the vertical charge-coupled device in three layers, at least the transfer-only electrode is used as a mask to form the above (9) diffusion layer and photodiode of the vertical charge-coupled device. This is achieved by a method for manufacturing a solid-state imaging device, which is characterized by forming a third diffusion layer for separating the diffusion layers of the second diffusion layer.

〔作用〕[Effect]

アイソレーション用のＰ中層を転送ゲート電極及び転送
専用ゲート電極の形成以後に形成することにより、Ｐ÷
層を熱行程により深くまで拡散してしまうことがなく、
浅くすることができ、Ｐ中層の横方向の拡散による垂直
ＣＣＤの有効幅の大幅な減少を抑えることができる。By forming the P middle layer for isolation after the formation of the transfer gate electrode and the transfer-dedicated gate electrode, P÷
The layer is not diffused deeply due to thermal process,
The depth can be made shallow, and a significant decrease in the effective width of the vertical CCD due to lateral diffusion of the P intermediate layer can be suppressed.

〔実施例〕〔Example〕

以下、本発明の実施例を図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第５図はインターラインＣＣＤ型固体撮像素子の平面構
成図を表したものである。画素７７は図中破線で囲まれ
た部分で、ホトダイオード７２、読み出しゲート電極７
３、垂直シフトレジスタ７４から成っている。図中矢印
で示したものが信号電荷の転送方向である。ホトダイオ
ード７２において光信号から変換され蓄積された信号電
荷は、読（１０） み出しゲート電極７３を経て垂直シフトレジスタ７４に
転送され、さらに水平シフトレジスタ７５、出力アンプ
７６を経て外部回路に出力される。FIG. 5 shows a planar configuration diagram of an interline CCD type solid-state image sensor. The pixel 77 is a part surrounded by a broken line in the figure, and includes a photodiode 72 and a readout gate electrode 7.
3. It consists of a vertical shift register 74. The direction indicated by the arrow in the figure is the direction in which signal charges are transferred. The signal charge converted from the optical signal and accumulated in the photodiode 72 is transferred to the vertical shift register 74 via the reading gate electrode 73, and then output to the external circuit via the horizontal shift register 75 and output amplifier 76. Ru.

なお、例えば垂直シフ１〜レジスタ７４、水平シフトレ
ジスタ７５はそれぞれ４相（φｖ１〜φＶａ）、２相（
φＨ工、φＨ２）パルスで駆動される。Note that, for example, the vertical shift register 1 to the register 74 and the horizontal shift register 75 have 4 phases (φv1 to φVa) and 2 phases (
φH, φH2) Driven by pulse.

第１図は、上記実施例の画素部の製造工程を示す図であ
る。FIG. 1 is a diagram showing the manufacturing process of the pixel portion of the above embodiment.

第１図（ａ）、（ｂ）は、第３図（ｂ）、　（ｃ、）に
示した従来の製造工程に対応し、ここまでの製造方法は
、従来と同じである。以下、アイソレーション用のＰ中
層を形成することなく、ゲート酸化膜３、垂直ＣＣＤの
転送専用ゲート電極４、層間絶縁膜５、垂直ＣＣＤの転
送ゲート電極（図示せず）を、これらの部分については
従来と同じ方法で形成する（第１図（Ｃ））。ついで上
記２層のゲート電極をマスクとし、さらに所望の部には
マスクを形成し、自己整合的にアイソレーション用のＰ
土層１２を形成する。第１図に示した断面部分において
、垂直ＣＣＤの転送ゲート電極は形成されてい（１１） ないが、後に平面図で示して説明するように、図の紙面
の奥においては、転送専用ゲート電極４の上に転送ゲー
ト電極が形成され、その部分は２層構造となっている。FIGS. 1(a) and 1(b) correspond to the conventional manufacturing process shown in FIGS. 3(b) and 3(c), and the manufacturing method up to this point is the same as the conventional manufacturing process. Hereinafter, the gate oxide film 3, the transfer-dedicated gate electrode 4 of the vertical CCD, the interlayer insulating film 5, and the transfer gate electrode (not shown) of the vertical CCD will be formed for these parts without forming a P intermediate layer for isolation. is formed by the same method as the conventional method (FIG. 1(C)). Next, using the two layers of gate electrodes as a mask, a mask is further formed in a desired area, and P for isolation is formed in a self-aligned manner.
A soil layer 12 is formed. In the cross section shown in FIG. 1, the transfer gate electrode (11) of the vertical CCD is not formed, but as will be shown and explained later in a plan view, there is a transfer gate electrode 4 at the back of the page of the figure. A transfer gate electrode is formed on the layer, and that portion has a two-layer structure.

以下、２つのゲート電極を合わせて２層のゲート電極と
称する。Hereinafter, the two gate electrodes will be collectively referred to as a two-layer gate electrode.

本実施例により、アイソレーション用の拡散層であるＰ
土層１２を浅くするとともに片側ではＰ土層１２をなく
することができ、このＰ土層１２の横方向拡散の影響に
よる垂直ＣＣＤの有効幅の大幅な減少を抑えることがで
きるので、垂直ＣＣＤの占有面積を小さくすることがで
きた。According to this embodiment, P which is a diffusion layer for isolation
By making the soil layer 12 shallower and eliminating the P soil layer 12 on one side, it is possible to suppress a significant decrease in the effective width of the vertical CCD due to the influence of lateral diffusion of the P soil layer 12. It was possible to reduce the area occupied by the

本発明の他の実施例を第６図に示す。本実施例が第１図
（ｄ）に示す実施例と異なるところは、１つにはホトダ
イオードをＰＡＮＰ　構造とし、このＰ土層１２でアイ
ソレーション用のＰ中層を兼ねるところである。ホトダ
イオードをＰ＋ＮＰ構造とすることにより、ホトダイオ
ードの容量増加や暗電流抑圧の効果がある。２つには垂
直ＣＣＤをＰ型層１５を覆い、Ｐ型ウェル層８の拡散深
さを均一としたところである。これにより垂直ＣＣＤ（
１２） からの空乏層の伸びを抑え、不要電荷が垂直ＣＣＤのＮ
型層にはいるのを防ぐと共に、Ｐ土層１２の電位を確実
にウェルと同電位とすることができる。Another embodiment of the invention is shown in FIG. This embodiment differs from the embodiment shown in FIG. 1(d) in that the photodiode has a PANP structure, and this P soil layer 12 also serves as a P middle layer for isolation. By making the photodiode have a P+NP structure, there are effects of increasing the capacity of the photodiode and suppressing dark current. Second, the vertical CCD is placed over the P-type layer 15 to make the diffusion depth of the P-type well layer 8 uniform. This allows the vertical CCD (
12) By suppressing the extension of the depletion layer from the
It is possible to prevent the P soil layer 12 from entering the mold layer and to ensure that the potential of the P soil layer 12 is the same as that of the well.

またＰ型ウェルの形成が容易となる。Furthermore, formation of a P-type well becomes easy.

第２図に示した従来例の平面図を第７図に、また第６図
に示す本発明の実施例の平面図を第８図に示す。先ず第
７図について説明する。アクティブ領域３０を破線で囲
んで示す。このアクティブ領域３０は、ホトダイオード
部３１、読み出しチャンネル部３２、垂直ＣＣｌ）部３
３を含む。アクティブ領域３０の外の部分はアイソレー
ション領域３４であり、Ｐ中層が形成されている。垂直
ＣＣＤ部３３には、転送専用ゲート電極４と転送ゲート
電極６とが設けられており、後者は読み出しゲート電極
も兼ねている。A plan view of the conventional example shown in FIG. 2 is shown in FIG. 7, and a plan view of the embodiment of the present invention shown in FIG. 6 is shown in FIG. First, FIG. 7 will be explained. The active area 30 is shown surrounded by dashed lines. This active region 30 includes a photodiode section 31, a readout channel section 32, and a vertical CCl) section 3.
Contains 3. A portion outside the active region 30 is an isolation region 34 in which a P intermediate layer is formed. The vertical CCD section 33 is provided with a transfer-only gate electrode 4 and a transfer gate electrode 6, the latter of which also serves as a readout gate electrode.

第８図においても同様に、アクティブ領域３０を破線で
囲んで示しており、この領域はホ１−ダイオード部３１
、読み出しチャンネル部３２、垂直ＣＣＤ部３３からな
っている。アクティブ領域３０の外の部分はアイソレー
ション領域３４であ（１３） す、Ｐ中層が形成されている。垂直ＣＣＤ部３３には、
転送専用ゲート電極４と転送専用ゲート電極６とが設け
られており、従来例と同様に後者は読み出しゲート電極
も兼ねている。なお、転送専用ゲート電極６を用いて読
み出しを行うことも可能である。Similarly, in FIG. 8, the active region 30 is shown surrounded by a broken line, and this region is the main diode section 31.
, a readout channel section 32, and a vertical CCD section 33. The portion outside the active region 30 is an isolation region 34 (13) in which a P intermediate layer is formed. In the vertical CCD section 33,
A transfer-only gate electrode 4 and a transfer-only gate electrode 6 are provided, and the latter also serves as a readout gate electrode, as in the conventional example. Note that it is also possible to read using the transfer-only gate electrode 6.

第８図のｃ−ｃ’断面を第６図に示しである。FIG. 6 shows a c-c' cross section in FIG. 8.

第８図のＡ−Ａ’断面も第６図と同様である。但し、ｃ
−ｃ’断面のアイソレーションチャンネル長Ｑは、Ａ−
Ａ’断面の読み出しチャンネル長と同じか長いことが必
要である。The AA' cross section in FIG. 8 is also the same as that in FIG. 6. However, c
The isolation channel length Q of the -c' cross section is A-
It is necessary that the length be the same as or longer than the readout channel length of the A' section.

本発明の他の実施例を第９図に示す。本実施例が第６図
に示す実施例と異なるところは、新たに読み出し専用ゲ
ート電極１３を設けたことである。Another embodiment of the invention is shown in FIG. This embodiment differs from the embodiment shown in FIG. 6 in that a read-only gate electrode 13 is newly provided.

これにより前記垂直シフトレジスタのパルスを簡単にし
、また読み出し専用ゲート電極１３の電位が一定値とな
る垂直走査期間の間この電位を読み出し専用ゲート電極
下に正孔が蓄積するような電位として用いることにより
暗電流を抑圧することができる。This simplifies the pulse of the vertical shift register, and uses this potential as a potential for holes to accumulate under the read-only gate electrode during the vertical scanning period in which the potential of the read-only gate electrode 13 is constant. This makes it possible to suppress dark current.

（１４） 本発明の他の実施例を第１０図に示す。本実施例が第９
図に示す実施例と異なるところは、読み出し専用ゲート
を最上層のゲート電極４０により形成したところである
。これにより、本実施例の平面図を示す第１１図から分
かるように、読み出し専用ゲー１〜４０を読み出しチャ
ンネル部３２のみとすることができ、開口率を向上でき
る。なお、第１２図は第１１図のｃ−ｃ’断面を、また
第１０図は第１１図のＡ−Ａ’断面を表したものである
。(14) Another embodiment of the present invention is shown in FIG. This example is the ninth
The difference from the embodiment shown in the figure is that the read-only gate is formed by the gate electrode 40 of the uppermost layer. Thereby, as can be seen from FIG. 11 showing a plan view of this embodiment, the read-only games 1 to 40 can be made up of only the read channel portion 32, and the aperture ratio can be improved. Note that FIG. 12 shows a cross section taken along line cc' in FIG. 11, and FIG. 10 shows a cross section taken along line AA' in FIG. 11.

本発明のＣＣＤ型固体撮像素子のさらに他の実施例の画
素部の断面図を第１４図に、これに対応する従来例の断
面図を第１３図に示す。まず第１３図について説明する
。FIG. 14 shows a sectional view of a pixel portion of still another embodiment of the CCD type solid-state imaging device of the present invention, and FIG. 13 shows a sectional view of a conventional example corresponding thereto. First, FIG. 13 will be explained.

第１３図は、特開昭５９−１２９４６３号記載の従来の
ＣＣＤ型固体撮像素子の画素部の断面図を示したもので
ある。この図に示す素子が第２図に示した素子と異なる
ところは、溝が形成されその溝の底面に受光部７が設け
られているところである。この場合、溝の形成は例えば
ドライエツチング法を（工５） 用いて行われているため、溝表面にドライエツチングに
よるダメージが残り、このダメージにより暗電流が増加
した。FIG. 13 shows a cross-sectional view of a pixel portion of a conventional CCD type solid-state image sensing device described in Japanese Patent Application Laid-Open No. 59-129463. The element shown in this figure differs from the element shown in FIG. 2 in that a groove is formed and a light receiving section 7 is provided at the bottom of the groove. In this case, since the trenches were formed using, for example, a dry etching method (Step 5), damage caused by the dry etching remained on the trench surface, and this damage caused an increase in dark current.

次に第１４図について説明する。どの図に示す素子が、
第１３図に示した素子と異なるところは、転送専用ゲー
ト４の幅を垂直ＣＯＤのＮ型層１６の幅と実質的に同じ
とすると共に読み出し専用ゲート電極１３を新たに設け
たことである。アイソレーション用Ｐ中層１２の形成は
、ゲート電極形成後に行う。これによりアイソレーショ
ン用のＰ型層１２を浅く形成するとともに片側ではＰ＋
型層１２なくすることができ、このＰ型層の横方向拡散
の影響による垂直ＣＣＤの有効幅の大幅な減少を抑える
ことができるので、垂直ＣＣＤを小さくすることができ
る。また、読み出し専用ゲート電極１３の電位が一定値
となる垂直走査期間の間この電位を読み出し専用ゲート
電極下に正孔が蓄積するような電位として用いることに
より、暗電流を抑圧することができる。これ以外に本実
施例が第１３図に示す従来例と異なるところは、１（１
６） つにはホトダイオードをＰ十ＮＰ構造とし、このＰ型層
１２でアイソレーション用のＰ型層を兼ねることである
。ホトダイオードをＰ十ＮＰ　構造とすることにより、
ホトダイオードの容量増加や暗電流抑圧の効果がある。Next, FIG. 14 will be explained. Which figure shows the element?
The difference from the device shown in FIG. 13 is that the width of the transfer-only gate 4 is made substantially the same as the width of the N-type layer 16 of the vertical COD, and a read-only gate electrode 13 is newly provided. The isolation P intermediate layer 12 is formed after the gate electrode is formed. As a result, the P-type layer 12 for isolation is formed shallowly, and one side is P+
Since the type layer 12 can be omitted and a significant decrease in the effective width of the vertical CCD due to the influence of lateral diffusion of the P-type layer can be suppressed, the vertical CCD can be made smaller. Moreover, dark current can be suppressed by using this potential as a potential at which holes are accumulated under the read-only gate electrode during the vertical scanning period in which the potential of the read-only gate electrode 13 is constant. Other than this, this embodiment differs from the conventional example shown in FIG.
6) The photodiode has a P+NP structure, and the P-type layer 12 also serves as a P-type layer for isolation. By making the photodiode a P+NP structure,
This has the effect of increasing the capacity of the photodiode and suppressing dark current.

２つには垂直ＣＣＤをＰ型層１５で覆い、Ｐ型ウェル層
８の拡散深さを均一としたところである。これにより垂
直ＣＣＤからの空乏層の伸びを抑え、不要電荷が垂直Ｃ
ＣＤのＮ型層にはいるのを防ぐと共に、Ｐ型層１２の電
位を確実にウェルと同電位とすることができる。Second, the vertical CCD is covered with a P-type layer 15, and the diffusion depth of the P-type well layer 8 is made uniform. This suppresses the extension of the depletion layer from the vertical CCD and eliminates unnecessary charges from the vertical CCD.
It is possible to prevent the P-type layer 12 from entering the N-type layer of the CD and to ensure that the potential of the P-type layer 12 is the same as that of the well.

またＰ型ウェル層の形成が容易となる。Furthermore, formation of a P-type well layer becomes easy.

第１５図は、第１４図に示したＣＣＤ型固体撮像素子の
画素部の製造方法を示す工程図である。FIG. 15 is a process diagram showing a method for manufacturing the pixel portion of the CCD solid-state image sensor shown in FIG. 14.

Ｎ型基板９からなるシリコン基板表面にイオン打込み、
拡散によりＰ型ウェル層８が形成され、基板表面には酸
化、マスク、エツチング工程により所望のパターンの酸
化膜７１が形成されている（第１５図（ａ））。次に酸
化膜７１をマスクにしてＰ型ウェル層８をドライエツチ
ングし、溝を形成する（第１５図（ｂ））。次に酸化膜
７１を除（１７） 去し、Ｐ型ウェル層８表面に垂直ＣＯＤのチャンネル用
Ｎ型層１６とＰ型層１５を、一方溝表面にはホトダイオ
ードとなるＮ型層１７を、マスクを用いてイオン打込み
、拡散を行い順次形成する（第１５図（Ｃ））。さらに
、Ｐ型つェル層Ｂ上にゲート酸化膜３を介して読み出し
専用ゲート電極１３を形成した後、層間酸化膜５を介し
て垂直ＣＣＤの転送専用ゲート電極４を形成し、この転
送専用ゲート電極をマスクにしてイオン打込みを行い、
アイソレーション用のＰ＋ｒ１２を形成する（第１５図
（ｄ））。Ion implantation into the surface of a silicon substrate consisting of an N-type substrate 9,
A P-type well layer 8 is formed by diffusion, and an oxide film 71 of a desired pattern is formed on the substrate surface by oxidation, masking, and etching steps (FIG. 15(a)). Next, using the oxide film 71 as a mask, the P-type well layer 8 is dry etched to form a groove (FIG. 15(b)). Next, the oxide film 71 is removed (17), and an N-type layer 16 for a vertical COD channel and a P-type layer 15 are formed on the surface of the P-type well layer 8, while an N-type layer 17 that becomes a photodiode is formed on the surface of the groove. Ion implantation and diffusion are performed using a mask to sequentially form (FIG. 15(C)). Furthermore, after forming a read-only gate electrode 13 on the P-type well layer B via a gate oxide film 3, a gate electrode 4 exclusively for vertical CCD transfer is formed via an interlayer oxide film 5. Perform ion implantation using the gate electrode as a mask,
P+r12 for isolation is formed (FIG. 15(d)).

以上の実施例の他に溝がアイソレーション用のＰ型層の
部分だけに形成されている場合や溝の底面に垂直ＣＣＤ
部が形成されている場合などにも上記実施例とまったく
同様に製造できる。In addition to the above embodiments, there are cases in which the groove is formed only in the P-type layer for isolation, or when the CCD is perpendicular to the bottom of the groove.
Even when a portion is formed, it can be manufactured in exactly the same manner as in the above embodiment.

また、以上の実施例において、受光部は接合ダイオード
を用いた場合についての実施例を説明したが、接合ダイ
オードの替わりにＭＯＳダイオードや光導電膜を用いた
場合に本発明を実施しても本発明の効果を発揮できるこ
とは明らかである。Furthermore, in the above embodiments, an example was explained in which a junction diode was used as the light receiving section, but the present invention may also be implemented when a MOS diode or a photoconductive film is used instead of the junction diode. It is clear that the effects of the invention can be demonstrated.

（１８） 〔発明の効果〕 本発明によれば、アイソレーション用のＰ土層を浅くす
ることができるので、このＰ土層の横方向拡散の影響に
よる垂直ＣＣＤの有効幅の大幅な減少を抑えることがで
き、垂直ＣＣＤを小さくすることができる。(18) [Effects of the Invention] According to the present invention, since the P soil layer for isolation can be made shallow, the effective width of the vertical CCD due to the influence of lateral diffusion of the P soil layer can be significantly reduced. The vertical CCD can be reduced in size.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例のＣＣＤ型固体撮像素子の画
素部の製造方法を示す工程図、第２図は従来のＣＣＤ型
固体撮像素子の画素部の断面図、第３図はその製造方法
を示す工程図、第４図はその部分断面図、第５図は本発
明のＣＣＤ型固体撮像素子の平面構成図、第６図は本発
明の一実施例のＣＣＤ型固体撮像素子の画素部の断面図
、第７図はその平面図、第８図はその平面図、第９図は
本発明の一実施例のＣＣＤ型固体撮像素子の画素部の断
面図、第１０図及び第１２図は本発明の一実施例のＣＣ
Ｄ型固体撮像素子の画素部の断面図、第１１図はその平
面図、第１３図は従来のＣＣＤ型固体撮像素子の画素部
の断面図、第１４図は本（１９） 発明の一実施例のＣＣＤ型固体撮像素子の画素部の断面
図、第１５図は本発明の一実施例のＣＣＤ型固体撮像素
子の画素部の製造方法を示す工程図である。 １．１’　、１２・・Ｐ土層、２，１６・Ｎ型層（垂直
ＣＣＤチャンネル用）、３・・・ゲート酸化膜、４転送
専用ゲート電極、５・・・層間絶縁膜、６・・転送ゲー
ト電極、７，１７・・Ｎ型層（ホトダイオード用）、８
・・Ｐ型ウェル層、８′・・・Ｐ型不純物層、９・・・
Ｎ型基板、１３・・読み出し専用ゲート電極、１５・・
・Ｐ型層、２３．２４・・・配線部、３０・・・アクテ
ィブ領域、３１・・・ホトダイオード、３２・・・読み
出しチャンネル部、３３・・・垂直ＣＣＤ部、３４・・
・アイソレーション領域、３８・・配線領域、４０・読
み出し専用ゲート電極、４４・・・転送専用ゲート電極
、５０・・・受光部、５１・・遮光部、５２・・・遮光
膜、５４・・・読み出しチャンネル領域、５５．５６・
・・Ｐ型ウェル領域、５７・Ｎ型層、７０・・・ホトレ
ジスト、７１・・・酸化膜、７２・・・ホトダイオード
、７３・・読み出しゲート電極、７４・・・垂直シフト
レ（２０） ジスタ、 ７５・・・水平シフ１〜レジスタ、 ７６・ 出力 （２１） エトしし入卜 第 図 ４ 循 ／ 口 拓 ／θ 回FIG. 1 is a process diagram showing a method for manufacturing a pixel portion of a CCD solid-state image sensor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of the pixel portion of a conventional CCD solid-state image sensor, and FIG. FIG. 4 is a partial cross-sectional view of the manufacturing method, FIG. 5 is a plan view of the CCD solid-state image sensor of the present invention, and FIG. 6 is a diagram of the CCD solid-state image sensor of an embodiment of the present invention. 7 is a plan view thereof, FIG. 8 is a plan view thereof, FIG. 9 is a sectional view of a pixel portion of a CCD type solid-state image sensor according to an embodiment of the present invention, FIGS. Figure 12 shows CC of one embodiment of the present invention.
11 is a plan view thereof, FIG. 13 is a sectional view of a pixel portion of a conventional CCD solid-state image sensor, and FIG. 14 is a cross-sectional view of a pixel portion of a D-type solid-state image sensor. FIG. 15 is a cross-sectional view of a pixel portion of a CCD solid-state image sensor according to an example, and is a process diagram showing a method for manufacturing a pixel portion of a CCD solid-state image sensor according to an embodiment of the present invention. 1.1', 12... P soil layer, 2, 16... N-type layer (for vertical CCD channel), 3... gate oxide film, 4 transfer-only gate electrode, 5... interlayer insulating film, 6...・Transfer gate electrode, 7, 17...N-type layer (for photodiode), 8
...P-type well layer, 8'...P-type impurity layer, 9...
N-type substrate, 13... Read-only gate electrode, 15...
- P type layer, 23.24... Wiring section, 30... Active region, 31... Photodiode, 32... Read channel section, 33... Vertical CCD section, 34...
- Isolation area, 38... Wiring area, 40, Read-only gate electrode, 44... Transfer-only gate electrode, 50... Light receiving part, 51... Light shielding part, 52... Light shielding film, 54...・Reading channel area, 55.56・
...P-type well region, 57.N-type layer, 70..photoresist, 71..oxide film, 72..photodiode, 73..readout gate electrode, 74..vertical shift register (20) transistor, 75...Horizontal shift 1~Register, 76. Output (21) Etoshishi input Figure 4 Circulation/Opening/θ times

Claims (1)

【特許請求の範囲】 １、半導体基板に形成された光電変換素子のアレイ並び
に該光電変換素子からの信号を読み出すための水平読み
出し素子およびゲート電極とチャンネルである拡散層と
から成る垂直読み出し素子を有する固体撮像素子におい
て、上記ゲート電極の全体の幅は上記拡散層の幅に読み
出しチャンネル長を加えたものと実質的に同じ幅である
ことを特徴とする固体撮像素子。 ２、上記ゲート電極は読み出し専用のゲート電極と転送
専用のゲート電極からなることを特徴とする請求項１記
載の固体撮像素子。 ３、上記垂直読み出し素子を構成する拡散層の少なくと
も一部は、上記半導体基板表面に形成された溝の底部に
配置されていることを特徴とする請求項１記載の固体撮
像素子。 ４、上記光電変換素子の少なくとも一部は、上記半導体
基板表面に形成された溝の底部に配置されていることを
特徴とする請求項１記載の固体撮像素子。 ５、上記光電変換素子は、半導体基板に形成された第１
導電型のウェル層と、該ウェル層に形成された第２導電
型の拡散層と、該拡散層に接して形成された第１導電型
の表面層とからなるホトダイオードであり、該表面層は
、該ホトダイオードと上記水平及び垂直読み出し素子と
を分離する第１導電型のアイソレーション層と接続する
ことを特徴とする請求項１記載の固体撮像素子。 ６、半導体基板に形成された光電変換素子のアレイ並び
に該光電変換素子からの信号を読み出すための水平読み
出し素子およびゲート電極とチャンネルである拡散層と
から成る垂直読み出し素子を有する固体撮像素子におい
て、上記ゲート電極は読み出し専用のゲート電極と転送
専用のゲート電極からなり、転送専用のゲート電極の全
体の幅は上記拡散層の幅と実質的に同じ幅であり、読み
出し専用のゲート電極は転送専用のゲート電極より上層
の電極よりなることを特徴とする固体撮像素子。 ７、半導体基板に、垂直電荷結合素子の拡散層を形成し
、該垂直電荷結合素子の読み出し兼用転送ゲート電極を
２層に形成した後、少なくとも該読み出し兼用転送ゲー
ト電極をマスクとして、上記垂直電荷結合素子の拡散層
とホトダイオードの拡散層を分離するための第３の拡散
層を形成することを特徴とする固体撮像素子の製造方法
。 ８、半導体基板に、垂直電荷結合素子の拡散層を形成し
、読み出し専用ゲート電極と該垂直電荷結合素子の転送
専用ゲート電極を３層に形成した後、少なくとも該転送
専用電極をマスクにして、上記垂直電荷結合素子の拡散
層とホトダイオードの拡散層を分離するための第３の拡
散層を形成することを特徴とする固体撮像素子の製造方
法。[Claims] 1. An array of photoelectric conversion elements formed on a semiconductor substrate, a horizontal readout element for reading out signals from the photoelectric conversion elements, and a vertical readout element consisting of a gate electrode and a diffusion layer serving as a channel. A solid-state imaging device comprising: an overall width of the gate electrode that is substantially the same as a width of the diffusion layer plus a readout channel length. 2. The solid-state imaging device according to claim 1, wherein the gate electrode comprises a read-only gate electrode and a transfer-only gate electrode. 3. The solid-state imaging device according to claim 1, wherein at least a part of the diffusion layer constituting the vertical readout element is disposed at the bottom of a groove formed in the surface of the semiconductor substrate. 4. The solid-state imaging device according to claim 1, wherein at least a portion of the photoelectric conversion element is disposed at the bottom of a groove formed on the surface of the semiconductor substrate. 5. The photoelectric conversion element has a first structure formed on a semiconductor substrate.
A photodiode consisting of a well layer of a conductivity type, a diffusion layer of a second conductivity type formed in the well layer, and a surface layer of a first conductivity type formed in contact with the diffusion layer, the surface layer being , connected to an isolation layer of a first conductivity type that separates the photodiode from the horizontal and vertical readout elements. 6. In a solid-state imaging device having an array of photoelectric conversion elements formed on a semiconductor substrate, a horizontal readout element for reading out signals from the photoelectric conversion elements, and a vertical readout element consisting of a gate electrode and a diffusion layer serving as a channel, The gate electrode consists of a read-only gate electrode and a transfer-only gate electrode, and the overall width of the transfer-only gate electrode is substantially the same as the width of the diffusion layer, and the read-only gate electrode is used only for transfer. A solid-state imaging device comprising an electrode in a layer above a gate electrode. 7. After forming a diffusion layer of a vertical charge-coupled device on a semiconductor substrate and forming a read/transfer gate electrode of the vertical charge-coupled device in two layers, use at least the read/transfer gate electrode as a mask to diffuse the vertical charge. 1. A method for manufacturing a solid-state imaging device, comprising forming a third diffusion layer for separating a diffusion layer of a coupling element and a diffusion layer of a photodiode. 8. After forming a diffusion layer of a vertical charge-coupled device on a semiconductor substrate and forming a read-only gate electrode and a transfer-only gate electrode of the vertical charge-coupled device in three layers, using at least the transfer-only electrode as a mask, A method for manufacturing a solid-state imaging device, comprising forming a third diffusion layer for separating the diffusion layer of the vertical charge-coupled device and the diffusion layer of the photodiode.