JPH02193411A - Jitter generating circuit - Google Patents

Abstract

PURPOSE:To accurately set the amplitude of the jitters to an optional value without depending upon the frequency of an input signal by composing a logic circuit of two D type FFs and a signal selecting circuit. CONSTITUTION:An input signal IN and one output signal Q1 of a D type FF4 is selected by a signal selecting circuit 6 alternately at the period of a 2nd clock signal and outputted from a terminal 7. Consequently, a signal which is applied to an input terminal and a signal which is delayed by a time determined by a 1st clock signal are outputted alternately as the output signal OUT of the signal selecting circuit 6. Consequently, the output signal has a jitter amplitude of time determined by the 2nd clock signal and a jitter period. The jitter width is therefore determined optionally by the 1st clock signal which is supplied from outside, and the jitter period is determined optionally by the 2nd clock signal which is supplied from outside.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はジッダ発生回路に間し、特にジッタ周期を任意
に設定できるジッタ発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a jitter generation circuit, and more particularly to a jitter generation circuit in which the jitter period can be arbitrarily set.

（従来の技術） 従来のジッタ発生回路としては、例えば、パルス信号を
一旦、三角波等の信号に変換し、この変換信号を基準電
圧可変のコンパレータ等により再度パルス信号に変換す
る回路を備えるものがある。(Prior Art) Conventional jitter generation circuits include, for example, a circuit that first converts a pulse signal into a signal such as a triangular wave, and then converts this converted signal back into a pulse signal using a comparator with a variable reference voltage. be.

この回路において、コンパレータの基準電圧を変化させ
ることによりパルスの変化点を基準電圧の変化に応じて
変化させ、更に、このパルスのデユーティを調整して出
力パルスを発生させるものである。第３図には、かかる
従来のジッタ発生回路の一例が、第４図には第３図の各
部の信号波形が示されている。In this circuit, by changing the reference voltage of the comparator, the changing point of the pulse is changed according to the change in the reference voltage, and the duty of this pulse is further adjusted to generate an output pulse. FIG. 3 shows an example of such a conventional jitter generating circuit, and FIG. 4 shows signal waveforms at various parts of FIG. 3.

第３図において三角波発生回路２２はミラー積分器を備
え、その電圧関数は、 で与えられる。ここでＧは増幅器の利得であり、もし、
Ｇ〉〉１であれば、 ｅｏ　　　　　１ ｅ　、　　　Ｊ　ｗ　ｃ　ｒ となり、完全積分とみることができる。In FIG. 3, the triangular wave generating circuit 22 includes a Miller integrator, the voltage function of which is given by: where G is the gain of the amplifier and if
If G〉〉1, then eo 1 e , J w cr , and it can be considered as a complete integral.

いま、入力端子２１から第４図ａに示す方形波を入力し
た場合、三角波発生回路２２の内部のミラー積分器によ
り、第４図すに示す三角波が得られる。この三角波すを
基準電圧Ｖｒｅｆを有するコンパレータ２３に入力し、
電圧比較させると、第４図Ｃに示す如く、基準電圧Ｖｒ
ｅ　ｆと三角波の電圧の大小により出力の論理レベルが
反転した信号が得られる。更に、この出力信号は時限回
路２４に入力される０時限回路２４は入力信号の立ち上
がり点で起動され、入力信号と同時間のパルスを発生す
る。従って本回路の出力は基準電圧がＶｒｅｆの時は、
入力に対してｔだけ遅れた位置に入力と同じパルス列と
なる。Now, when the square wave shown in FIG. 4a is inputted from the input terminal 21, the triangular wave shown in FIG. 4 is obtained by the mirror integrator inside the triangular wave generation circuit 22. Input this triangular wave to a comparator 23 having a reference voltage Vref,
When the voltages are compared, as shown in FIG. 4C, the reference voltage Vr
A signal whose output logic level is inverted is obtained depending on the magnitude of e f and the voltage of the triangular wave. Further, this output signal is input to a time limit circuit 24. The zero time limit circuit 24 is activated at the rising point of the input signal and generates a pulse having the same time as the input signal. Therefore, when the reference voltage is Vref, the output of this circuit is:
The same pulse train as the input becomes at a position delayed by t with respect to the input.

次に、この基準電圧Ｖ　ｒ　ｅ　ｆをΔＶだけ変化させ
ると、前記三角波発生回路２２の出力信号と基準電圧Ｖ
ｒｅｆが等電位となる点がΔｔだけ変化する。従って、
基準電圧の変動に伴い、コンパレータ２３の出力は第４
図Ｃに示すように、Δｔだけその変化点が変化する。こ
のパルスは前述と同様にして、パルス整形されてから出
力されるから、出力信号ではその位相だけがΔｔずれた
ことになる。Next, when this reference voltage V r e f is changed by ΔV, the output signal of the triangular wave generation circuit 22 and the reference voltage V
The point at which ref becomes equipotential changes by Δt. Therefore,
As the reference voltage fluctuates, the output of the comparator 23 changes to the fourth
As shown in Figure C, the change point changes by Δt. Since this pulse is output after being pulse-shaped in the same manner as described above, only the phase of the output signal is shifted by Δt.

従って、基準電圧Ｖｒｅｆを周期的に変化させると、出
力信号はこれに伴い位相が変動する。ここで第４図から
明らかなように、本回路の出力信号の移動量は基準電圧
Ｖｒｅｆの変化量に比例するので、付加するジッタの周
期は基準電圧の変化の周期により、またジッタの振幅は
Ｖｒｅｆの変化量によって定まることになる。Therefore, when the reference voltage Vref is changed periodically, the phase of the output signal changes accordingly. As is clear from FIG. 4, the amount of movement of the output signal of this circuit is proportional to the amount of change in the reference voltage Vref, so the period of the added jitter depends on the period of change in the reference voltage, and the amplitude of the jitter depends on the period of change in the reference voltage. It is determined by the amount of change in Vref.

（発明が解決しようとする課題） 上述した従来のジッタ発生回路では、入力信号の周波数
に依存して、三角波発生回路２２の出力信号の振幅およ
び時限回路のパルス幅を変化させなければならない。(Problems to be Solved by the Invention) In the conventional jitter generation circuit described above, the amplitude of the output signal of the triangular wave generation circuit 22 and the pulse width of the time limit circuit must be changed depending on the frequency of the input signal.

このため、入力信号の周波数が変化した場合にも、同一
のジッダ発生振幅を与えようとすれば。Therefore, if you want to give the same jitter generation amplitude even if the frequency of the input signal changes.

入力信号の周波数に応じて三角波発生回路２２内のミラ
ー積分器の時限数を変化させるか、コンパレータ２３に
加える基準電圧Ｖｒｅｆを入力周波数に応じて変化させ
なければならない、また、入力信号に応じて時限回路の
時定数を変更させなければならない。Either the time limit number of the mirror integrator in the triangular wave generation circuit 22 must be changed according to the frequency of the input signal, or the reference voltage Vref applied to the comparator 23 must be changed according to the input frequency. The time constant of the timer circuit must be changed.

しかし、一般にこのようなアナログ回路の定数の変更を
自動的に行うことは極めて困器であり、入力信号の周波
数に応じて個々の回路素子を変更しなければならないと
いう欠点がある。However, in general, it is extremely difficult to automatically change the constants of an analog circuit as described above, and there is a drawback that each circuit element must be changed depending on the frequency of the input signal.

また、かかるジッタ発生回路では、三角波発生回路等の
アナログ的な波形変換と、微細な基準電圧Ｖｒｅｆの変
化によりジッタ振幅を変化させようとしているため個々
の回路素子の温度特性、経時変化によりジッタの振幅が
直接影響される等の欠点がある。In addition, in such jitter generation circuits, the jitter amplitude is changed by analog waveform conversion such as a triangular wave generation circuit and minute changes in the reference voltage Vref. There are drawbacks such as the fact that the amplitude is directly affected.

（課題を解決するための手段） 本発明によるジッタ発生回路は、入力信号をタイミング
信号としての第１のクロック信号により定まる時間だけ
遅延せしめて出力する第１のＤフリップフロップと、前
記入力信号を一方の入力とし、前記第１のＤフリップフ
ロップの一方の出力を他方の入力とし、選択信号に従い
前記２つの入力のうち一方を選択して出力する信号選択
回路と、第２のクロック信号を前記第１のＤフリップフ
ロップの他方の出力信号に同期化して出力し、この出力
を前記信号選択回路に前記選択信号として与える第２の
Ｄフリップフロップとを有する。(Means for Solving the Problems) A jitter generation circuit according to the present invention includes a first D flip-flop that delays an input signal by a time determined by a first clock signal as a timing signal and outputs the delayed signal; a signal selection circuit which takes one output of the first D flip-flop as one input and takes one output of the first D flip-flop as the other input, and selects and outputs one of the two inputs according to a selection signal; and a second D flip-flop that outputs in synchronization with the other output signal of the first D flip-flop and supplies this output to the signal selection circuit as the selection signal.

（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は本発明によるジッタ発生向路の一実施例を示す
ブロック図を、また第２図は第１図の各部の動作波形図
を示す。FIG. 1 is a block diagram showing an embodiment of the jitter generation path according to the present invention, and FIG. 2 is an operational waveform diagram of each part of FIG. 1.

入力端子１から入力された入力信号ＩＮはＤフリップフ
ロップ４のデータ入力および、信号選択回路６の一方の
入力となる。Ｄフリップ７０ツブ４は、入力信号に同期
した第１のクロック信号Ｃ［、Ｋ１の入力端子２から入
力された信号をタイミング入力としているので、その出
力信号Ｑ１゜Ｑ＋の位相は入力信号に比し、第１のクロ
ック信号により定まる時間だけ遅れることになる。ｔた
、出力信号Ｑ、は信号選択回路６の他方の入力端子へ入
力される。The input signal IN input from the input terminal 1 becomes a data input of the D flip-flop 4 and one input of the signal selection circuit 6. The D-flip 70 tube 4 uses as a timing input the signal input from the input terminal 2 of the first clock signal C[, K1 synchronized with the input signal, so the phase of the output signal Q1゜Q+ is proportional to the input signal. However, it is delayed by the time determined by the first clock signal. The output signal Q is also input to the other input terminal of the signal selection circuit 6.

Ｄフリップフロップ５は、第２のクロック信号ＣＬＫ２
の入力端子３から入力された信号をデータ入力とし、Ｄ
フリップフロップ５の？：Ｊ１出力をタイミング入力と
している。その結果、Ｄフリップフロップ５の出力信号
Ｑ２は信号選択回路６に入力される２つの信号のうち遅
れ位相にあるＤフリップフロップ４の出力信号の後縁に
同期して変化する。この信号Ｑ２は信号選択回路６の選
択信号としても入力される０本実施例の場合、Ｑ２が論
理「０」の場合、入力信号を選択し、論理「１」の場合
Ｄフリップフロップ４の出力を選択する。The D flip-flop 5 receives the second clock signal CLK2.
The signal input from input terminal 3 of D is used as data input, and
Flip flop 5? : J1 output is used as timing input. As a result, the output signal Q2 of the D flip-flop 5 changes in synchronization with the trailing edge of the output signal of the D flip-flop 4, which is in the delayed phase of the two signals input to the signal selection circuit 6. This signal Q2 is also input as a selection signal to the signal selection circuit 6. In this embodiment, when Q2 is logic "0", it selects the input signal, and when it is logic "1", it selects the input signal, and when it is logic "1", it outputs the D flip-flop 4. Select.

入力信号ＩＮと、Ｄフリップフロップ４の出力信号の一
方Ｑ、が信号選択回路６により第２のクロック信号の周
期で交互に選択されて端子７から出力される。この結果
、第４図に示す如く、信号選択回路６の出力信号ＯＵＴ
は、入力端子に加えられな信号と、第１のクロック信号
により定まる時間だけ遅延した信号が、第２図のクロッ
ク信号の周期で交互に出力されることになり、第１のク
ロック信号によって定まる時間のジッタ振幅を有し、第
２のクロック信号によって定まるジッタ周期を有するこ
とになる。The input signal IN and one of the output signals Q of the D flip-flop 4 are alternately selected by the signal selection circuit 6 at the cycle of the second clock signal and outputted from the terminal 7. As a result, as shown in FIG.
In this case, a signal not applied to the input terminal and a signal delayed by the time determined by the first clock signal are output alternately with the period of the clock signal shown in Figure 2, and the signal is determined by the first clock signal. It will have a jitter amplitude of time and a jitter period determined by the second clock signal.

以上の説明から明らかなように、本発明にょろりツタ発
生回路ではジッタ振幅は外部より与えられる第１のクロ
ック信号により任意に定めることができ、ジッタ周期は
外部より与えられる第２のクロックに任意に定めること
ができる。As is clear from the above explanation, in the Nyorori Ivy generation circuit of the present invention, the jitter amplitude can be arbitrarily determined by the first clock signal given from the outside, and the jitter period can be determined arbitrarily by the second clock signal given from the outside. can be determined.

（発明の効果） 以上説明したように本発明は、２個のＤフリップフロッ
プと信号選択回路から構成される簡単な論理回路である
ため、従来のジッタ発生回路の欠点二人力信号の周波数
に応じてアナログ回路の時定数の変更、基準電圧の変更
等の調整、個々の回路素子の温度時性や経時変化の影響
等が除去され、入力信号の周波数に依存せず任意の周期
で、ジッタの振幅を任意の値に正確に設定でき、また無
調整で永年使用できるジッタ発生回路の実現が可能とな
る。(Effects of the Invention) As explained above, the present invention is a simple logic circuit composed of two D flip-flops and a signal selection circuit. This eliminates adjustments such as changing the time constant of the analog circuit, changing the reference voltage, and the effects of temperature changes and changes over time of individual circuit elements, and eliminates jitter at any period independent of the input signal frequency. It becomes possible to realize a jitter generation circuit that can accurately set the amplitude to any value and that can be used for many years without adjustment.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるジッタ発生回路のブロック図、第
２図は第１図の各部の動作波形図、第３図は従来のジッ
タ発生回路のブロック図、第４図は第３図の動作波形図
である。 １・・・入力端子、２・・・第１のクロック信号入力端
子、３・・・第２のクロック信号入力端子、４．５・・
・Ｄフリップフロップ、６・・・信号選択回路、７・・
・出力端子、２２・・・三角波発生回路、２３・・・コ
ンパレータ、２４・・・時限回路。 第１図Fig. 1 is a block diagram of the jitter generation circuit according to the present invention, Fig. 2 is an operation waveform diagram of each part of Fig. 1, Fig. 3 is a block diagram of a conventional jitter generation circuit, and Fig. 4 is the operation of Fig. 3. FIG. 1... Input terminal, 2... First clock signal input terminal, 3... Second clock signal input terminal, 4.5...
・D flip-flop, 6...signal selection circuit, 7...
- Output terminal, 22...triangular wave generation circuit, 23...comparator, 24...time limit circuit. Figure 1

Claims (1)

【特許請求の範囲】[Claims] 入力信号をタイミング信号としての第１のクロック信号
により定まる時間だけ遅延せしめて出力する第１のＤフ
リップフロップと、前記入力信号を一方の入力とし、前
記第１のＤフリップフロップの一方の出力を他方の入力
とし、選択信号に従い前記２つの入力のうち一方を選択
して出力する信号選択回路と、第２のクロック信号を前
記第１のＤフリップフロップの他方の出力信号に同期化
して出力し、この出力を前記信号選択回路に前記選択信
号として与える第２のＤフリップフロップとを有するこ
とを特徴とするジッタ発生回路。a first D flip-flop that delays an input signal by a time determined by a first clock signal as a timing signal and outputs the delayed signal; the input signal is used as one input, and one output of the first D flip-flop is a signal selection circuit that selects and outputs one of the two inputs according to a selection signal, and outputs a second clock signal in synchronization with the other output signal of the first D flip-flop; , and a second D flip-flop that supplies this output to the signal selection circuit as the selection signal.