JPH0215486A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0215486A JPH0215486A JP63165316A JP16531688A JPH0215486A JP H0215486 A JPH0215486 A JP H0215486A JP 63165316 A JP63165316 A JP 63165316A JP 16531688 A JP16531688 A JP 16531688A JP H0215486 A JPH0215486 A JP H0215486A
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- Japan
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- data
- output
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- differential amplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 241001455214 Acinonyx jubatus Species 0.000 description 1
- WOWKKVDJPNTQPU-UHFFFAOYSA-N N.OF Chemical compound N.OF WOWKKVDJPNTQPU-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 210000001061 forehead Anatomy 0.000 description 1
- 235000003642 hunger Nutrition 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000037351 starvation Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体メモリ装置に係り、特にデータ出力時
に偽データを出さないようにした半導体メモリ装置に関
するものである。
に偽データを出さないようにした半導体メモリ装置に関
するものである。
従来の半導体メモリ装置の出力系統のI5]路晴成図を
第5図に示している。同図において、11)けメモリセ
ルから出力されるデータ+a+ 、 +a+ (!:ニ
ブ−タイコライズ号fblとを入力する差動増幅回路で
ある。(241は差動増幅回路+11からの出力データ
(0:を入力とするNOT回路であり、データto+の
反転されたデータ+dlをデータバス121に出力する
。ωはデータto+とデータ+(11と?イコライズす
るためのNチャネルMO8)ランジスタである。
第5図に示している。同図において、11)けメモリセ
ルから出力されるデータ+a+ 、 +a+ (!:ニ
ブ−タイコライズ号fblとを入力する差動増幅回路で
ある。(241は差動増幅回路+11からの出力データ
(0:を入力とするNOT回路であり、データto+の
反転されたデータ+dlをデータバス121に出力する
。ωはデータto+とデータ+(11と?イコライズす
るためのNチャネルMO8)ランジスタである。
頌、−はデータバス)21上のデータJdlを入力とす
るNOT回路であシ、それぞれデータldlの反転され
たデータtelifl全PチャネルMO8)ランジスタ
11υとNチャネルMO8)ランジスタ(121のゲー
トに入力する。賭は出力データtg)を出力するための
データ出力端子である。また、C(υはNOT回路24
1.湾、額とNチャネルMO8)ランジスタ彌ヲ・含む
プリ出力バッファであシ、(至)はPチャネルMO8)
ランジスタロ11トNチヤネルMO8)ランジスタu2
1t含む出カバソファである。
るNOT回路であシ、それぞれデータldlの反転され
たデータtelifl全PチャネルMO8)ランジスタ
11υとNチャネルMO8)ランジスタ(121のゲー
トに入力する。賭は出力データtg)を出力するための
データ出力端子である。また、C(υはNOT回路24
1.湾、額とNチャネルMO8)ランジスタ彌ヲ・含む
プリ出力バッファであシ、(至)はPチャネルMO8)
ランジスタロ11トNチヤネルMO8)ランジスタu2
1t含む出カバソファである。
上記のように構成された従来の半導体メモリ装置の出力
系統の回路の動作について図を用いて説明する。第6図
は第5図の各1g号のタイミングが正常な場合のタイミ
ングチャート、第7図は第5図においてメモリセルから
の読み出しとイコライズ信号がミスマツチした場合のタ
イミングチャートである。
系統の回路の動作について図を用いて説明する。第6図
は第5図の各1g号のタイミングが正常な場合のタイミ
ングチャート、第7図は第5図においてメモリセルから
の読み出しとイコライズ信号がミスマツチした場合のタ
イミングチャートである。
半導体メモリ装置が読み出し状態になると、メモリセル
からデータtJLl t″iL1が出力される。データ
ta+ 、 G+が差動増幅回路Il+に入力される前
に、データイコライズ信号1b+が差動増幅回路II+
に入力され%第6図に示すように、データ+01のレベ
ルがイコライズされて中間レベルになり、同時にNチャ
ネルMO!9)ランジスタ澱がONしデータidlも中
間レベルになる。データイコライズ信号1blが差動増
幅回路…に入力されている時に、データlal 、 t
alが入力されると、データイコライズ信号fblが0
′FFしてすぐにデータ(0)のレベルが中間レベルか
ら変化し始める。同時にNチャネルMasトランジスタ
μsがOF F L、データ+41のレベルも中間レベ
ルから変化し始める。その後、チー タ+a+y>z
s ツtv N OT回FIII2e%271に入力さ
れデータtel、ff+が出力される。このデータte
+、(f)のレベルにより、PチャネルMOSトランジ
スタαυとNチャネルMO8)ランジスタ021とのO
N・OF’Fが決定され、最終的に出力データiglが
データ出力端子HK出力される。
からデータtJLl t″iL1が出力される。データ
ta+ 、 G+が差動増幅回路Il+に入力される前
に、データイコライズ信号1b+が差動増幅回路II+
に入力され%第6図に示すように、データ+01のレベ
ルがイコライズされて中間レベルになり、同時にNチャ
ネルMO!9)ランジスタ澱がONしデータidlも中
間レベルになる。データイコライズ信号1blが差動増
幅回路…に入力されている時に、データlal 、 t
alが入力されると、データイコライズ信号fblが0
′FFしてすぐにデータ(0)のレベルが中間レベルか
ら変化し始める。同時にNチャネルMasトランジスタ
μsがOF F L、データ+41のレベルも中間レベ
ルから変化し始める。その後、チー タ+a+y>z
s ツtv N OT回FIII2e%271に入力さ
れデータtel、ff+が出力される。このデータte
+、(f)のレベルにより、PチャネルMOSトランジ
スタαυとNチャネルMO8)ランジスタ021とのO
N・OF’Fが決定され、最終的に出力データiglが
データ出力端子HK出力される。
しかし、第7図に示すように、データイコライズ信号1
b+がOFFした後にメモリセルからのデータfal
、 talが出力されると、データ+O1のレベルが変
化するのが遅れ、最終的に出力データ1g1は期間tの
後、正常なデータとなる。
b+がOFFした後にメモリセルからのデータfal
、 talが出力されると、データ+O1のレベルが変
化するのが遅れ、最終的に出力データ1g1は期間tの
後、正常なデータとなる。
期間tの間は出力データ(&;は偽データとなっている
。
。
従来の半導体メモリ装置の出力系統の回路は。
差動増幅回路の出力を単信号入力のグリ出力バッファ回
路で受けて出カバソファ回路を駆動するように構成され
ているので、メモリセルからの読み出しが遅れてイコラ
イズ信号とのタイミングのミスマツチが生じると、偽デ
ータが発生するという課粒があり、その対策が課題であ
った。
路で受けて出カバソファ回路を駆動するように構成され
ているので、メモリセルからの読み出しが遅れてイコラ
イズ信号とのタイミングのミスマツチが生じると、偽デ
ータが発生するという課粒があり、その対策が課題であ
った。
この発明は上記のような課題を解決するためになされた
もので、メモリセルからの読み出しが遅れてイコライズ
信号とのタイミングのミスマツチツが生じても偽データ
が発生しない半導体メモリ装置を得ることを目的とする
ものである。
もので、メモリセルからの読み出しが遅れてイコライズ
信号とのタイミングのミスマツチツが生じても偽データ
が発生しない半導体メモリ装置を得ることを目的とする
ものである。
この発明VC係る半導体メモリ装置の出力系統の回路は
、差動増幅回路の出力を複信号入力のプリ出力バッファ
回路で受けて出力バッファ回路を駆動するように構成し
たものである。
、差動増幅回路の出力を複信号入力のプリ出力バッファ
回路で受けて出力バッファ回路を駆動するように構成し
たものである。
この発明における複信号入力のグリ出力バッファ回路は
、メモリセルからの読み出しが遅れてイコライズ信号と
のタイミングのミスマツチが生じた場合に、出カバソフ
ァ回路を動作させないような信号を出力し、偽データを
発生させないようにする。
、メモリセルからの読み出しが遅れてイコライズ信号と
のタイミングのミスマツチが生じた場合に、出カバソフ
ァ回路を動作させないような信号を出力し、偽データを
発生させないようにする。
以下、この発明の一実施例jを図について説明する。
第1図はこの発明の一実凡例による半導体メモリ装置の
出力系統の回路構成図である。同図において、第5図と
同一符号は同一のものを示し、従来の出力系統の回路構
成図と異なる点を以下に示す。優は差動増幅回路1】】
からの出力データ10i 、 lδ)とデータイコライ
ズ信号tblとを入力とする差動増幅回路であり、増幅
したデータldlをデータバス(21に出力する。
出力系統の回路構成図である。同図において、第5図と
同一符号は同一のものを示し、従来の出力系統の回路構
成図と異なる点を以下に示す。優は差動増幅回路1】】
からの出力データ10i 、 lδ)とデータイコライ
ズ信号tblとを入力とする差動増幅回路であり、増幅
したデータldlをデータバス(21に出力する。
差動増幅回路nの回路横取の一例を第4図に示す。2B
、t22Hデータバス(21上のデータ(al ’c入
力苓T回路である。
、t22Hデータバス(21上のデータ(al ’c入
力苓T回路である。
するNOT回路1211のしきい値電圧v1は、第2図
に示すように、中間レベルよりも高く設定しである。N
OTtgl路(至)のしきい値電圧v2 は%第2図
に示すように、中間レベルよりも低く設定しである。
に示すように、中間レベルよりも高く設定しである。N
OTtgl路(至)のしきい値電圧v2 は%第2図
に示すように、中間レベルよりも低く設定しである。
次に上、e害m例の動作について説明する。半導体メモ
リ装置が読み出し状態になると、メモリセルからデータ
+a+ 、 talが出力される。データ+aa 、
titが差動増幅回路111に入力される前に、データ
イコライズ信号1brが差動増幅回路…に入力され、第
2図に示すように、データloi 、 +01のレベル
がイコライズされ中間レベルになる。同時に差動増幅回
路ツにデータイコライズ信号fb+が入力されデータl
dlのレベルも中間レベルにナル。
リ装置が読み出し状態になると、メモリセルからデータ
+a+ 、 talが出力される。データ+aa 、
titが差動増幅回路111に入力される前に、データ
イコライズ信号1brが差動増幅回路…に入力され、第
2図に示すように、データloi 、 +01のレベル
がイコライズされ中間レベルになる。同時に差動増幅回
路ツにデータイコライズ信号fb+が入力されデータl
dlのレベルも中間レベルにナル。
データイコライズ信号1b+が差動増幅回路…に入力さ
れている時にデータlal 、 tELlが入力される
と、データイコライズ信号fblがOFFしてすぐにデ
ータlot 、 1百1のレベルが中間レベルから変化
し始める。同時に差動増幅回路・慈で増幅されたデータ
ldlも中間レベルから変化し始める。その後。
れている時にデータlal 、 tELlが入力される
と、データイコライズ信号fblがOFFしてすぐにデ
ータlot 、 1百1のレベルが中間レベルから変化
し始める。同時に差動増幅回路・慈で増幅されたデータ
ldlも中間レベルから変化し始める。その後。
データ1(11が2つのNOT回91υ、(社)に入力
されデータtel 、 +f+が出力される。データ(
elのレベルは、データ+dlのレベルがしきい値電圧
v1になるまでは1H1であり、データldlのレベル
がしきい値電圧v1 を越えると1L1になる。データ
(flのレベルは、データtalのレベルがしきい値電
圧v2 よりも高い場合は1L″であり、デー′り1
(11のレベルがしきい値電圧v2 より低くなると1
H1になる。データ(eiのレベルが“alでデータ+
51のレベルがlLlの状態では、出力バッファ(至)
は動作せずデータllJ+は高インピーダンス状態とな
る。(第2図(g)の−点鎖線の部分)。その後、デー
タtelのレベルが1HfからlLlあるいけデータ(
flのレベルがI Llから1H1に変化すると、Pチ
ャネルMO8)ランジスタUυあるいはNチャネルMO
Sトランジスタ02)がONL、出力データ(「)がデ
ータ出力端子〇四に出力される。
されデータtel 、 +f+が出力される。データ(
elのレベルは、データ+dlのレベルがしきい値電圧
v1になるまでは1H1であり、データldlのレベル
がしきい値電圧v1 を越えると1L1になる。データ
(flのレベルは、データtalのレベルがしきい値電
圧v2 よりも高い場合は1L″であり、デー′り1
(11のレベルがしきい値電圧v2 より低くなると1
H1になる。データ(eiのレベルが“alでデータ+
51のレベルがlLlの状態では、出力バッファ(至)
は動作せずデータllJ+は高インピーダンス状態とな
る。(第2図(g)の−点鎖線の部分)。その後、デー
タtelのレベルが1HfからlLlあるいけデータ(
flのレベルがI Llから1H1に変化すると、Pチ
ャネルMO8)ランジスタUυあるいはNチャネルMO
Sトランジスタ02)がONL、出力データ(「)がデ
ータ出力端子〇四に出力される。
第3図に示すように、データイコライズ信号ib+がO
FFした後にメモリセルからのデータ(al。
FFした後にメモリセルからのデータ(al。
11Llが出力されても、出力バッファ(至)が動作し
始めるまでの時間が変化するだけで、出力データ(g)
が偽データになることはない。すなわち、この発明の出
力系統の回路を使用することによりメモリセルからの読
み出しが遅れてイコライズ信号とのタイミングのミスマ
ツチが生じても偽データ金発生しないようにすることが
できる。
始めるまでの時間が変化するだけで、出力データ(g)
が偽データになることはない。すなわち、この発明の出
力系統の回路を使用することによりメモリセルからの読
み出しが遅れてイコライズ信号とのタイミングのミスマ
ツチが生じても偽データ金発生しないようにすることが
できる。
なお、上記実施例では差動増幅回路篩に第4図の[i5
]路を用いたが、PチャネルMoSトランジスタ44と
NチャネルMOEIトランジスター〇比とPチャネルM
O8)ランジスタdとNチャネルMOSトランジスタに
)の比とを同じにしてPチャネルM !J S トラン
ジスタ(6)の大:ftPチャネルMOSトランジスタ
ーより小さくし、サラにN−F−ヤネルMO8)ランジ
スタ■の大きさをNチャネルMOSトランジスタ(ハ)
より小さくすれば、消費電流の小さい差動増幅回路が得
られ、この低消費電流の差動増幅回路を差動増幅回路・
βに用いても良く、上記実施列と同様の効果を奏する。
]路を用いたが、PチャネルMoSトランジスタ44と
NチャネルMOEIトランジスター〇比とPチャネルM
O8)ランジスタdとNチャネルMOSトランジスタに
)の比とを同じにしてPチャネルM !J S トラン
ジスタ(6)の大:ftPチャネルMOSトランジスタ
ーより小さくし、サラにN−F−ヤネルMO8)ランジ
スタ■の大きさをNチャネルMOSトランジスタ(ハ)
より小さくすれば、消費電流の小さい差動増幅回路が得
られ、この低消費電流の差動増幅回路を差動増幅回路・
βに用いても良く、上記実施列と同様の効果を奏する。
また、上記実施例では差動増幅回路dK第令図の回路を
用いたが、他の形式の差動増幅回路を用いても良く、上
記実施例と同様の効果を奏する。
用いたが、他の形式の差動増幅回路を用いても良く、上
記実施例と同様の効果を奏する。
以上のように、この発明VC係る半導体メモリ装置によ
れば偽データを出力しないように構成したので、−たん
偽データが出ると回復するのに時間が掛りアクセス時間
が異常に遅くなるという現象を回避でき、さらに出力デ
ータをラッチするような方式ではアクセス時間が遅くな
るだけでなく偽データをラッチしてしまい誤動作すると
いう問題を回避できる効果がある。
れば偽データを出力しないように構成したので、−たん
偽データが出ると回復するのに時間が掛りアクセス時間
が異常に遅くなるという現象を回避でき、さらに出力デ
ータをラッチするような方式ではアクセス時間が遅くな
るだけでなく偽データをラッチしてしまい誤動作すると
いう問題を回避できる効果がある。
第1図はこの発明の一実施例による半導体メモリ装置の
出力系統の回路Ia構成図第3図は第1図の各信号のタ
イミングが正常な場合のタイミングチャート、第3図は
第1図においてメモリセルからの読み出しとイコライズ
信号がミスマツチを生じた場合の各信号のタイミングチ
ャート、第4図は第1図の差動増幅回路の一例を示す回
路構成図、第5図は従来の半導体メモリ装置の出力系統
Ω回路構成図、第6図は第5図の各信号のタイミングが
正常な場合のタイミングチャート、第7図Vi第5図に
おいてメモリセルからの読み出しとイコライズ信号がミ
スマツチを生じた場合の各信号のタイミングチャートで
ある。 図において、11+、ツは差動増幅回路、12)はデー
タバス、111%に)、■はPチャネルMO8)ランジ
スタ、αり、(財)、−1に)はNチャネルMOSトラ
ンジスタ、031はデータ出力端子、飢、(至)はNO
T回路、C31)はプリ出力バッファ、に)は出力バッ
ファ%Ial 、 tELl 、 tel 、 lol
、 ldl 、 te′、 (f)はデータ、(bl
はデータイコライズ信号、(g)は出力データである。 なお、図中、同一符号は同一 又は相当部分を示す。
出力系統の回路Ia構成図第3図は第1図の各信号のタ
イミングが正常な場合のタイミングチャート、第3図は
第1図においてメモリセルからの読み出しとイコライズ
信号がミスマツチを生じた場合の各信号のタイミングチ
ャート、第4図は第1図の差動増幅回路の一例を示す回
路構成図、第5図は従来の半導体メモリ装置の出力系統
Ω回路構成図、第6図は第5図の各信号のタイミングが
正常な場合のタイミングチャート、第7図Vi第5図に
おいてメモリセルからの読み出しとイコライズ信号がミ
スマツチを生じた場合の各信号のタイミングチャートで
ある。 図において、11+、ツは差動増幅回路、12)はデー
タバス、111%に)、■はPチャネルMO8)ランジ
スタ、αり、(財)、−1に)はNチャネルMOSトラ
ンジスタ、031はデータ出力端子、飢、(至)はNO
T回路、C31)はプリ出力バッファ、に)は出力バッ
ファ%Ial 、 tELl 、 tel 、 lol
、 ldl 、 te′、 (f)はデータ、(bl
はデータイコライズ信号、(g)は出力データである。 なお、図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- 差動形のバッファ回路で出力バッファ回路を駆動するこ
とを特徴とする半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63165316A JPH0215486A (ja) | 1988-07-01 | 1988-07-01 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63165316A JPH0215486A (ja) | 1988-07-01 | 1988-07-01 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0215486A true JPH0215486A (ja) | 1990-01-19 |
Family
ID=15810015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63165316A Pending JPH0215486A (ja) | 1988-07-01 | 1988-07-01 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0215486A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008198356A (ja) * | 2002-05-25 | 2008-08-28 | Samsung Electronics Co Ltd | プリアンブル機能を有する半導体メモリ装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6265289A (ja) * | 1985-09-18 | 1987-03-24 | Seiko Epson Corp | 半導体記憶装置 |
JPS6272220A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 出力回路 |
JPS62134892A (ja) * | 1985-12-05 | 1987-06-17 | Matsushita Electric Ind Co Ltd | 半導体メモリの読み出し回路 |
-
1988
- 1988-07-01 JP JP63165316A patent/JPH0215486A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6265289A (ja) * | 1985-09-18 | 1987-03-24 | Seiko Epson Corp | 半導体記憶装置 |
JPS6272220A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 出力回路 |
JPS62134892A (ja) * | 1985-12-05 | 1987-06-17 | Matsushita Electric Ind Co Ltd | 半導体メモリの読み出し回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008198356A (ja) * | 2002-05-25 | 2008-08-28 | Samsung Electronics Co Ltd | プリアンブル機能を有する半導体メモリ装置 |
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