JPH0215486A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0215486A JPH0215486A JP63165316A JP16531688A JPH0215486A JP H0215486 A JPH0215486 A JP H0215486A JP 63165316 A JP63165316 A JP 63165316A JP 16531688 A JP16531688 A JP 16531688A JP H0215486 A JPH0215486 A JP H0215486A
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- Japan
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- data
- output
- circuit
- differential amplifier
- input
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 241001455214 Acinonyx jubatus Species 0.000 description 1
- WOWKKVDJPNTQPU-UHFFFAOYSA-N N.OF Chemical compound N.OF WOWKKVDJPNTQPU-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 210000001061 forehead Anatomy 0.000 description 1
- 235000003642 hunger Nutrition 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000037351 starvation Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体メモリ装置に係り、特にデータ出力時
に偽データを出さないようにした半導体メモリ装置に関
するものである。
に偽データを出さないようにした半導体メモリ装置に関
するものである。
従来の半導体メモリ装置の出力系統のＩ５］路晴成図を
第５図に示している。同図において、１１）けメモリセ
ルから出力されるデータ＋ａ＋ 、 ＋ａ＋ （！：ニ
ブ−タイコライズ号ｆｂｌとを入力する差動増幅回路で
ある。（２４１は差動増幅回路＋１１からの出力データ
（０：を入力とするＮＯＴ回路であり、データｔｏ＋の
反転されたデータ＋ｄｌをデータバス１２１に出力する
。ωはデータｔｏ＋とデータ＋（１１と？イコライズす
るためのＮチャネルＭＯ８）ランジスタである。
第５図に示している。同図において、１１）けメモリセ
ルから出力されるデータ＋ａ＋ 、 ＋ａ＋ （！：ニ
ブ−タイコライズ号ｆｂｌとを入力する差動増幅回路で
ある。（２４１は差動増幅回路＋１１からの出力データ
（０：を入力とするＮＯＴ回路であり、データｔｏ＋の
反転されたデータ＋ｄｌをデータバス１２１に出力する
。ωはデータｔｏ＋とデータ＋（１１と？イコライズす
るためのＮチャネルＭＯ８）ランジスタである。
頌、−はデータバス）２１上のデータＪｄｌを入力とす
るＮＯＴ回路であシ、それぞれデータｌｄｌの反転され
たデータｔｅｌｉｆｌ全ＰチャネルＭＯ８）ランジスタ
１１υとＮチャネルＭＯ８）ランジスタ（１２１のゲー
トに入力する。賭は出力データｔｇ）を出力するための
データ出力端子である。また、Ｃ（υはＮＯＴ回路２４
１．湾、額とＮチャネルＭＯ８）ランジスタ彌ヲ・含む
プリ出力バッファであシ、（至）はＰチャネルＭＯ８）
ランジスタロ１１トＮチヤネルＭＯ８）ランジスタｕ２
１ｔ含む出カバソファである。
るＮＯＴ回路であシ、それぞれデータｌｄｌの反転され
たデータｔｅｌｉｆｌ全ＰチャネルＭＯ８）ランジスタ
１１υとＮチャネルＭＯ８）ランジスタ（１２１のゲー
トに入力する。賭は出力データｔｇ）を出力するための
データ出力端子である。また、Ｃ（υはＮＯＴ回路２４
１．湾、額とＮチャネルＭＯ８）ランジスタ彌ヲ・含む
プリ出力バッファであシ、（至）はＰチャネルＭＯ８）
ランジスタロ１１トＮチヤネルＭＯ８）ランジスタｕ２
１ｔ含む出カバソファである。
上記のように構成された従来の半導体メモリ装置の出力
系統の回路の動作について図を用いて説明する。第６図
は第５図の各１ｇ号のタイミングが正常な場合のタイミ
ングチャート、第７図は第５図においてメモリセルから
の読み出しとイコライズ信号がミスマツチした場合のタ
イミングチャートである。
系統の回路の動作について図を用いて説明する。第６図
は第５図の各１ｇ号のタイミングが正常な場合のタイミ
ングチャート、第７図は第５図においてメモリセルから
の読み出しとイコライズ信号がミスマツチした場合のタ
イミングチャートである。
半導体メモリ装置が読み出し状態になると、メモリセル
からデータｔＪＬｌ ｔ″ｉＬ１が出力される。データ
ｔａ＋ 、 Ｇ＋が差動増幅回路Ｉｌ＋に入力される前
に、データイコライズ信号１ｂ＋が差動増幅回路ＩＩ＋
に入力され％第６図に示すように、データ＋０１のレベ
ルがイコライズされて中間レベルになり、同時にＮチャ
ネルＭＯ！９）ランジスタ澱がＯＮしデータｉｄｌも中
間レベルになる。データイコライズ信号１ｂｌが差動増
幅回路…に入力されている時に、データｌａｌ 、 ｔ
ａｌが入力されると、データイコライズ信号ｆｂｌが０
′ＦＦしてすぐにデータ（０）のレベルが中間レベルか
ら変化し始める。同時にＮチャネルＭａｓトランジスタ
μｓがＯＦ Ｆ Ｌ、データ＋４１のレベルも中間レベ
ルから変化し始める。その後、チー タ＋ａ＋ｙ＞ｚ
ｓ ツｔｖ Ｎ ＯＴ回ＦＩＩＩ２ｅ％２７１に入力さ
れデータｔｅｌ、ｆｆ＋が出力される。このデータｔｅ
＋、（ｆ）のレベルにより、ＰチャネルＭＯＳトランジ
スタαυとＮチャネルＭＯ８）ランジスタ０２１とのＯ
Ｎ・ＯＦ’Ｆが決定され、最終的に出力データｉｇｌが
データ出力端子ＨＫ出力される。
からデータｔＪＬｌ ｔ″ｉＬ１が出力される。データ
ｔａ＋ 、 Ｇ＋が差動増幅回路Ｉｌ＋に入力される前
に、データイコライズ信号１ｂ＋が差動増幅回路ＩＩ＋
に入力され％第６図に示すように、データ＋０１のレベ
ルがイコライズされて中間レベルになり、同時にＮチャ
ネルＭＯ！９）ランジスタ澱がＯＮしデータｉｄｌも中
間レベルになる。データイコライズ信号１ｂｌが差動増
幅回路…に入力されている時に、データｌａｌ 、 ｔ
ａｌが入力されると、データイコライズ信号ｆｂｌが０
′ＦＦしてすぐにデータ（０）のレベルが中間レベルか
ら変化し始める。同時にＮチャネルＭａｓトランジスタ
μｓがＯＦ Ｆ Ｌ、データ＋４１のレベルも中間レベ
ルから変化し始める。その後、チー タ＋ａ＋ｙ＞ｚ
ｓ ツｔｖ Ｎ ＯＴ回ＦＩＩＩ２ｅ％２７１に入力さ
れデータｔｅｌ、ｆｆ＋が出力される。このデータｔｅ
＋、（ｆ）のレベルにより、ＰチャネルＭＯＳトランジ
スタαυとＮチャネルＭＯ８）ランジスタ０２１とのＯ
Ｎ・ＯＦ’Ｆが決定され、最終的に出力データｉｇｌが
データ出力端子ＨＫ出力される。
しかし、第７図に示すように、データイコライズ信号１
ｂ＋がＯＦＦした後にメモリセルからのデータｆａｌ
、 ｔａｌが出力されると、データ＋Ｏ１のレベルが変
化するのが遅れ、最終的に出力データ１ｇ１は期間ｔの
後、正常なデータとなる。
ｂ＋がＯＦＦした後にメモリセルからのデータｆａｌ
、 ｔａｌが出力されると、データ＋Ｏ１のレベルが変
化するのが遅れ、最終的に出力データ１ｇ１は期間ｔの
後、正常なデータとなる。
期間ｔの間は出力データ（＆；は偽データとなっている
。
。
従来の半導体メモリ装置の出力系統の回路は。
差動増幅回路の出力を単信号入力のグリ出力バッファ回
路で受けて出カバソファ回路を駆動するように構成され
ているので、メモリセルからの読み出しが遅れてイコラ
イズ信号とのタイミングのミスマツチが生じると、偽デ
ータが発生するという課粒があり、その対策が課題であ
った。
路で受けて出カバソファ回路を駆動するように構成され
ているので、メモリセルからの読み出しが遅れてイコラ
イズ信号とのタイミングのミスマツチが生じると、偽デ
ータが発生するという課粒があり、その対策が課題であ
った。
この発明は上記のような課題を解決するためになされた
もので、メモリセルからの読み出しが遅れてイコライズ
信号とのタイミングのミスマツチツが生じても偽データ
が発生しない半導体メモリ装置を得ることを目的とする
ものである。
もので、メモリセルからの読み出しが遅れてイコライズ
信号とのタイミングのミスマツチツが生じても偽データ
が発生しない半導体メモリ装置を得ることを目的とする
ものである。
この発明ＶＣ係る半導体メモリ装置の出力系統の回路は
、差動増幅回路の出力を複信号入力のプリ出力バッファ
回路で受けて出力バッファ回路を駆動するように構成し
たものである。
、差動増幅回路の出力を複信号入力のプリ出力バッファ
回路で受けて出力バッファ回路を駆動するように構成し
たものである。
この発明における複信号入力のグリ出力バッファ回路は
、メモリセルからの読み出しが遅れてイコライズ信号と
のタイミングのミスマツチが生じた場合に、出カバソフ
ァ回路を動作させないような信号を出力し、偽データを
発生させないようにする。
、メモリセルからの読み出しが遅れてイコライズ信号と
のタイミングのミスマツチが生じた場合に、出カバソフ
ァ回路を動作させないような信号を出力し、偽データを
発生させないようにする。
以下、この発明の一実施例ｊを図について説明する。
第１図はこの発明の一実凡例による半導体メモリ装置の
出力系統の回路構成図である。同図において、第５図と
同一符号は同一のものを示し、従来の出力系統の回路構
成図と異なる点を以下に示す。優は差動増幅回路１】】
からの出力データ１０ｉ 、 ｌδ）とデータイコライ
ズ信号ｔｂｌとを入力とする差動増幅回路であり、増幅
したデータｌｄｌをデータバス（２１に出力する。
出力系統の回路構成図である。同図において、第５図と
同一符号は同一のものを示し、従来の出力系統の回路構
成図と異なる点を以下に示す。優は差動増幅回路１】】
からの出力データ１０ｉ 、 ｌδ）とデータイコライ
ズ信号ｔｂｌとを入力とする差動増幅回路であり、増幅
したデータｌｄｌをデータバス（２１に出力する。
差動増幅回路ｎの回路横取の一例を第４図に示す。２Ｂ
、ｔ２２Ｈデータバス（２１上のデータ（ａｌ ’ｃ入
力苓Ｔ回路である。
、ｔ２２Ｈデータバス（２１上のデータ（ａｌ ’ｃ入
力苓Ｔ回路である。
するＮＯＴ回路１２１１のしきい値電圧ｖ１は、第２図
に示すように、中間レベルよりも高く設定しである。Ｎ
ＯＴｔｇｌ路（至）のしきい値電圧ｖ２ は％第２図
に示すように、中間レベルよりも低く設定しである。
に示すように、中間レベルよりも高く設定しである。Ｎ
ＯＴｔｇｌ路（至）のしきい値電圧ｖ２ は％第２図
に示すように、中間レベルよりも低く設定しである。
次に上、ｅ害ｍ例の動作について説明する。半導体メモ
リ装置が読み出し状態になると、メモリセルからデータ
＋ａ＋ 、 ｔａｌが出力される。データ＋ａａ 、
ｔｉｔが差動増幅回路１１１に入力される前に、データ
イコライズ信号１ｂｒが差動増幅回路…に入力され、第
２図に示すように、データｌｏｉ 、 ＋０１のレベル
がイコライズされ中間レベルになる。同時に差動増幅回
路ツにデータイコライズ信号ｆｂ＋が入力されデータｌ
ｄｌのレベルも中間レベルにナル。
リ装置が読み出し状態になると、メモリセルからデータ
＋ａ＋ 、 ｔａｌが出力される。データ＋ａａ 、
ｔｉｔが差動増幅回路１１１に入力される前に、データ
イコライズ信号１ｂｒが差動増幅回路…に入力され、第
２図に示すように、データｌｏｉ 、 ＋０１のレベル
がイコライズされ中間レベルになる。同時に差動増幅回
路ツにデータイコライズ信号ｆｂ＋が入力されデータｌ
ｄｌのレベルも中間レベルにナル。
データイコライズ信号１ｂ＋が差動増幅回路…に入力さ
れている時にデータｌａｌ 、 ｔＥＬｌが入力される
と、データイコライズ信号ｆｂｌがＯＦＦしてすぐにデ
ータｌｏｔ 、 １百１のレベルが中間レベルから変化
し始める。同時に差動増幅回路・慈で増幅されたデータ
ｌｄｌも中間レベルから変化し始める。その後。
れている時にデータｌａｌ 、 ｔＥＬｌが入力される
と、データイコライズ信号ｆｂｌがＯＦＦしてすぐにデ
ータｌｏｔ 、 １百１のレベルが中間レベルから変化
し始める。同時に差動増幅回路・慈で増幅されたデータ
ｌｄｌも中間レベルから変化し始める。その後。
データ１（１１が２つのＮＯＴ回９１υ、（社）に入力
されデータｔｅｌ 、 ＋ｆ＋が出力される。データ（
ｅｌのレベルは、データ＋ｄｌのレベルがしきい値電圧
ｖ１になるまでは１Ｈ１であり、データｌｄｌのレベル
がしきい値電圧ｖ１ を越えると１Ｌ１になる。データ
（ｆｌのレベルは、データｔａｌのレベルがしきい値電
圧ｖ２ よりも高い場合は１Ｌ″であり、デー′り１
（１１のレベルがしきい値電圧ｖ２ より低くなると１
Ｈ１になる。データ（ｅｉのレベルが“ａｌでデータ＋
５１のレベルがｌＬｌの状態では、出力バッファ（至）
は動作せずデータｌｌＪ＋は高インピーダンス状態とな
る。（第２図（ｇ）の−点鎖線の部分）。その後、デー
タｔｅｌのレベルが１ＨｆからｌＬｌあるいけデータ（
ｆｌのレベルがＩ Ｌｌから１Ｈ１に変化すると、Ｐチ
ャネルＭＯ８）ランジスタＵυあるいはＮチャネルＭＯ
Ｓトランジスタ０２）がＯＮＬ、出力データ（「）がデ
ータ出力端子〇四に出力される。
されデータｔｅｌ 、 ＋ｆ＋が出力される。データ（
ｅｌのレベルは、データ＋ｄｌのレベルがしきい値電圧
ｖ１になるまでは１Ｈ１であり、データｌｄｌのレベル
がしきい値電圧ｖ１ を越えると１Ｌ１になる。データ
（ｆｌのレベルは、データｔａｌのレベルがしきい値電
圧ｖ２ よりも高い場合は１Ｌ″であり、デー′り１
（１１のレベルがしきい値電圧ｖ２ より低くなると１
Ｈ１になる。データ（ｅｉのレベルが“ａｌでデータ＋
５１のレベルがｌＬｌの状態では、出力バッファ（至）
は動作せずデータｌｌＪ＋は高インピーダンス状態とな
る。（第２図（ｇ）の−点鎖線の部分）。その後、デー
タｔｅｌのレベルが１ＨｆからｌＬｌあるいけデータ（
ｆｌのレベルがＩ Ｌｌから１Ｈ１に変化すると、Ｐチ
ャネルＭＯ８）ランジスタＵυあるいはＮチャネルＭＯ
Ｓトランジスタ０２）がＯＮＬ、出力データ（「）がデ
ータ出力端子〇四に出力される。
第３図に示すように、データイコライズ信号ｉｂ＋がＯ
ＦＦした後にメモリセルからのデータ（ａｌ。
ＦＦした後にメモリセルからのデータ（ａｌ。
１１Ｌｌが出力されても、出力バッファ（至）が動作し
始めるまでの時間が変化するだけで、出力データ（ｇ）
が偽データになることはない。すなわち、この発明の出
力系統の回路を使用することによりメモリセルからの読
み出しが遅れてイコライズ信号とのタイミングのミスマ
ツチが生じても偽データ金発生しないようにすることが
できる。
始めるまでの時間が変化するだけで、出力データ（ｇ）
が偽データになることはない。すなわち、この発明の出
力系統の回路を使用することによりメモリセルからの読
み出しが遅れてイコライズ信号とのタイミングのミスマ
ツチが生じても偽データ金発生しないようにすることが
できる。
なお、上記実施例では差動増幅回路篩に第４図の［ｉ５
］路を用いたが、ＰチャネルＭｏＳトランジスタ４４と
ＮチャネルＭＯＥＩトランジスター〇比とＰチャネルＭ
Ｏ８）ランジスタｄとＮチャネルＭＯＳトランジスタに
）の比とを同じにしてＰチャネルＭ ！Ｊ Ｓ トラン
ジスタ（６）の大：ｆｔＰチャネルＭＯＳトランジスタ
ーより小さくし、サラにＮ−Ｆ−ヤネルＭＯ８）ランジ
スタ■の大きさをＮチャネルＭＯＳトランジスタ（ハ）
より小さくすれば、消費電流の小さい差動増幅回路が得
られ、この低消費電流の差動増幅回路を差動増幅回路・
βに用いても良く、上記実施列と同様の効果を奏する。
］路を用いたが、ＰチャネルＭｏＳトランジスタ４４と
ＮチャネルＭＯＥＩトランジスター〇比とＰチャネルＭ
Ｏ８）ランジスタｄとＮチャネルＭＯＳトランジスタに
）の比とを同じにしてＰチャネルＭ ！Ｊ Ｓ トラン
ジスタ（６）の大：ｆｔＰチャネルＭＯＳトランジスタ
ーより小さくし、サラにＮ−Ｆ−ヤネルＭＯ８）ランジ
スタ■の大きさをＮチャネルＭＯＳトランジスタ（ハ）
より小さくすれば、消費電流の小さい差動増幅回路が得
られ、この低消費電流の差動増幅回路を差動増幅回路・
βに用いても良く、上記実施列と同様の効果を奏する。
また、上記実施例では差動増幅回路ｄＫ第令図の回路を
用いたが、他の形式の差動増幅回路を用いても良く、上
記実施例と同様の効果を奏する。
用いたが、他の形式の差動増幅回路を用いても良く、上
記実施例と同様の効果を奏する。
以上のように、この発明ＶＣ係る半導体メモリ装置によ
れば偽データを出力しないように構成したので、−たん
偽データが出ると回復するのに時間が掛りアクセス時間
が異常に遅くなるという現象を回避でき、さらに出力デ
ータをラッチするような方式ではアクセス時間が遅くな
るだけでなく偽データをラッチしてしまい誤動作すると
いう問題を回避できる効果がある。
れば偽データを出力しないように構成したので、−たん
偽データが出ると回復するのに時間が掛りアクセス時間
が異常に遅くなるという現象を回避でき、さらに出力デ
ータをラッチするような方式ではアクセス時間が遅くな
るだけでなく偽データをラッチしてしまい誤動作すると
いう問題を回避できる効果がある。
第１図はこの発明の一実施例による半導体メモリ装置の
出力系統の回路Ｉａ構成図第３図は第１図の各信号のタ
イミングが正常な場合のタイミングチャート、第３図は
第１図においてメモリセルからの読み出しとイコライズ
信号がミスマツチを生じた場合の各信号のタイミングチ
ャート、第４図は第１図の差動増幅回路の一例を示す回
路構成図、第５図は従来の半導体メモリ装置の出力系統
Ω回路構成図、第６図は第５図の各信号のタイミングが
正常な場合のタイミングチャート、第７図Ｖｉ第５図に
おいてメモリセルからの読み出しとイコライズ信号がミ
スマツチを生じた場合の各信号のタイミングチャートで
ある。 図において、１１＋、ツは差動増幅回路、１２）はデー
タバス、１１１％に）、■はＰチャネルＭＯ８）ランジ
スタ、αり、（財）、−１に）はＮチャネルＭＯＳトラ
ンジスタ、０３１はデータ出力端子、飢、（至）はＮＯ
Ｔ回路、Ｃ３１）はプリ出力バッファ、に）は出力バッ
ファ％Ｉａｌ 、 ｔＥＬｌ 、 ｔｅｌ 、 ｌｏｌ
、 ｌｄｌ 、 ｔｅ′、 （ｆ）はデータ、（ｂｌ
はデータイコライズ信号、（ｇ）は出力データである。 なお、図中、同一符号は同一 又は相当部分を示す。
出力系統の回路Ｉａ構成図第３図は第１図の各信号のタ
イミングが正常な場合のタイミングチャート、第３図は
第１図においてメモリセルからの読み出しとイコライズ
信号がミスマツチを生じた場合の各信号のタイミングチ
ャート、第４図は第１図の差動増幅回路の一例を示す回
路構成図、第５図は従来の半導体メモリ装置の出力系統
Ω回路構成図、第６図は第５図の各信号のタイミングが
正常な場合のタイミングチャート、第７図Ｖｉ第５図に
おいてメモリセルからの読み出しとイコライズ信号がミ
スマツチを生じた場合の各信号のタイミングチャートで
ある。 図において、１１＋、ツは差動増幅回路、１２）はデー
タバス、１１１％に）、■はＰチャネルＭＯ８）ランジ
スタ、αり、（財）、−１に）はＮチャネルＭＯＳトラ
ンジスタ、０３１はデータ出力端子、飢、（至）はＮＯ
Ｔ回路、Ｃ３１）はプリ出力バッファ、に）は出力バッ
ファ％Ｉａｌ 、 ｔＥＬｌ 、 ｔｅｌ 、 ｌｏｌ
、 ｌｄｌ 、 ｔｅ′、 （ｆ）はデータ、（ｂｌ
はデータイコライズ信号、（ｇ）は出力データである。 なお、図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- 差動形のバッファ回路で出力バッファ回路を駆動するこ
とを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165316A JPH0215486A (ja) | 1988-07-01 | 1988-07-01 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165316A JPH0215486A (ja) | 1988-07-01 | 1988-07-01 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215486A true JPH0215486A (ja) | 1990-01-19 |
Family
ID=15810015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165316A Pending JPH0215486A (ja) | 1988-07-01 | 1988-07-01 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198356A (ja) * | 2002-05-25 | 2008-08-28 | Samsung Electronics Co Ltd | プリアンブル機能を有する半導体メモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265289A (ja) * | 1985-09-18 | 1987-03-24 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6272220A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 出力回路 |
| JPS62134892A (ja) * | 1985-12-05 | 1987-06-17 | Matsushita Electric Ind Co Ltd | 半導体メモリの読み出し回路 |
-
1988
- 1988-07-01 JP JP63165316A patent/JPH0215486A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265289A (ja) * | 1985-09-18 | 1987-03-24 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6272220A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 出力回路 |
| JPS62134892A (ja) * | 1985-12-05 | 1987-06-17 | Matsushita Electric Ind Co Ltd | 半導体メモリの読み出し回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198356A (ja) * | 2002-05-25 | 2008-08-28 | Samsung Electronics Co Ltd | プリアンブル機能を有する半導体メモリ装置 |
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