JPH02121027A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH02121027A JPH02121027A JP63275255A JP27525588A JPH02121027A JP H02121027 A JPH02121027 A JP H02121027A JP 63275255 A JP63275255 A JP 63275255A JP 27525588 A JP27525588 A JP 27525588A JP H02121027 A JPH02121027 A JP H02121027A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- access
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000009191 jumping Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 23
- 230000008014 freezing Effects 0.000 abstract description 5
- 238000007710 freezing Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/4448—Receiver circuitry for the reception of television signals according to analogue transmission standards for frame-grabbing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
- H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像信号のフリーズ機能を実現する画像処理
装置に関する。
装置に関する。
従来、ランダム・アクセス・メモリ（ＲＡＭ）を使って
ディジタル画像信号のフリーズ機能及び所謂フレーム・
シンクロナイズ機能を実現する回路では、フリーズ機能
を実現するＲＡＭと、フレーム・シンクロナイズ機能を
実現するＲＡＭとで、各々のアドレス制御やメモリ容量
などが異なることから、両機能を別々のメモリ回路で実
現していた。具体的に説明すると、フリーズ機能を実現
する回路では、１フレーム（フィールド）以上のメモリ
容量を持つＲＡＭを持ち、フリーズ状態以外では、その
ＲＡＭの１サイクル・タイム毎に１つのアドレスを与え
ながら、事前にディジタル化された画像データを順次書
き込む。画像データをこのＲＡＭを通過させる場合には
、データ書込を行いつつ同様に画像データを順次読み出
す。そしてフリーズ状態とするときには、画像データの
書込を停止し、停止直前に入力された１フレームの画像
データを順次繰り返し読み出す。
ディジタル画像信号のフリーズ機能及び所謂フレーム・
シンクロナイズ機能を実現する回路では、フリーズ機能
を実現するＲＡＭと、フレーム・シンクロナイズ機能を
実現するＲＡＭとで、各々のアドレス制御やメモリ容量
などが異なることから、両機能を別々のメモリ回路で実
現していた。具体的に説明すると、フリーズ機能を実現
する回路では、１フレーム（フィールド）以上のメモリ
容量を持つＲＡＭを持ち、フリーズ状態以外では、その
ＲＡＭの１サイクル・タイム毎に１つのアドレスを与え
ながら、事前にディジタル化された画像データを順次書
き込む。画像データをこのＲＡＭを通過させる場合には
、データ書込を行いつつ同様に画像データを順次読み出
す。そしてフリーズ状態とするときには、画像データの
書込を停止し、停止直前に入力された１フレームの画像
データを順次繰り返し読み出す。
フレーム・シンクロナイズ機能を実現する回路では、１
フレ一ム以上のメモリ容量のＲＡＭを持ち、画像データ
の当該ＲＡＭへの書込及び続出のタイミングがクロック
系統の違いから徐々にずれ、書込アドレスと続出アドレ
スが重複することを防止するため、書込・読出のアドレ
スからタイミングのずれを検知し、成る闇値以上ずれた
場合には書込又は読出のアドレスをジャンプさせるとい
う方法を採っている。このアドレスのジャンプや、書込
・読出のタイミングの容易さという観点から、フレーム
・シンクロナイズ機能を実現するＲＡＭは、従来、２フ
レームのメモリ容量を持つのが通常である。
フレ一ム以上のメモリ容量のＲＡＭを持ち、画像データ
の当該ＲＡＭへの書込及び続出のタイミングがクロック
系統の違いから徐々にずれ、書込アドレスと続出アドレ
スが重複することを防止するため、書込・読出のアドレ
スからタイミングのずれを検知し、成る闇値以上ずれた
場合には書込又は読出のアドレスをジャンプさせるとい
う方法を採っている。このアドレスのジャンプや、書込
・読出のタイミングの容易さという観点から、フレーム
・シンクロナイズ機能を実現するＲＡＭは、従来、２フ
レームのメモリ容量を持つのが通常である。
〔発明が解決しようとする課題〕
以上のように、フリーズ機能を実現するＲＡＭは１フレ
一ム以上のメモリ容量を持ち、フレーム・シンクロナイ
ズ機能を実現するＲＡＭは２フレームのメモリ容量を持
ち、それぞれに専用のメモリ制御回路を付加されており
、制御回路構成が複雑である。また、合計で３フレ一ム
分という、大量のメモリ容量を必要とする。
一ム以上のメモリ容量を持ち、フレーム・シンクロナイ
ズ機能を実現するＲＡＭは２フレームのメモリ容量を持
ち、それぞれに専用のメモリ制御回路を付加されており
、制御回路構成が複雑である。また、合計で３フレ一ム
分という、大量のメモリ容量を必要とする。
そこで本発明は、少ないメモリ容量及び簡単なメモリ制
御回路構成でフリーズ機能及び所謂フレーム・シンクロ
ナイズ機能を実現する画像処理装本発明に係る画像処理
装置は、少なくとも２画面分のメモリ容量を持つメモリ
手段と、当該メモリ手段に画像データを書き込む第１の
アクセス手段と、当該メモリ手段から画像データを読み
出す第２のアクセス手段と、当該節１のアクセス手段の
当該メモリ手段へのアクセスを停止する手段と、当該節
１及び第２のアクセス手段の出力する第１及び第２のア
ドレスを比較するアドレス比較手段と、当該節１のアク
セス手段による当該メモリ手段へのアクセスの有無に係
わりなく、当該アドレス比較手段の比較結果に従い、当
該節２のアドレスを当該メモリ手段の整数画部分ジャン
プする制御手段とを設けたことを特徴とする。
御回路構成でフリーズ機能及び所謂フレーム・シンクロ
ナイズ機能を実現する画像処理装本発明に係る画像処理
装置は、少なくとも２画面分のメモリ容量を持つメモリ
手段と、当該メモリ手段に画像データを書き込む第１の
アクセス手段と、当該メモリ手段から画像データを読み
出す第２のアクセス手段と、当該節１のアクセス手段の
当該メモリ手段へのアクセスを停止する手段と、当該節
１及び第２のアクセス手段の出力する第１及び第２のア
ドレスを比較するアドレス比較手段と、当該節１のアク
セス手段による当該メモリ手段へのアクセスの有無に係
わりなく、当該アドレス比較手段の比較結果に従い、当
該節２のアドレスを当該メモリ手段の整数画部分ジャン
プする制御手段とを設けたことを特徴とする。
第１及び第２のアクセス手段による第１及び第２のアク
セス・アドレスの重複を効果的に回避できる。また、第
１のアクセス手段によるアクセス停止中には、第１のア
クセス手段の停止中のアクセス・アドレスを回避した状
態でフリーズ続出を行える。
セス・アドレスの重複を効果的に回避できる。また、第
１のアクセス手段によるアクセス停止中には、第１のア
クセス手段の停止中のアクセス・アドレスを回避した状
態でフリーズ続出を行える。
以下、図面を参照して本発明の詳細な説明する。
第１図は、予測差分符号化（ＩＩＰＣＭ）により画像信
号を圧縮した情報を受信し、復調する復号器における本
発明の一実施例の構成ブロック図を示す。
号を圧縮した情報を受信し、復調する復号器における本
発明の一実施例の構成ブロック図を示す。
１０は受信信号の入力端子、１２は受信処理回路、１４
はデータ・バス、１６はアドレス・バス、１８は誤り訂
正処理回路、２０は２フレ一ム分のメモリ容量のランダ
ム・アクセス・メモリ、２２はメモリ制御回路、２４は
ＤＰＣＭ復号回路、２６はアドレス比較回路である。
はデータ・バス、１６はアドレス・バス、１８は誤り訂
正処理回路、２０は２フレ一ム分のメモリ容量のランダ
ム・アクセス・メモリ、２２はメモリ制御回路、２４は
ＤＰＣＭ復号回路、２６はアドレス比較回路である。
受信処理回路１２は入力端子１０の受信信号から同期信
号の検出とシリアル・パラレル変換（８ビツト）を行い
、受信データ１２Ｄをデータ・バスＩ４に出力し、受信
アドレス１２Ａ（第１のアドレス）をアドレス・バス１
６に出力する。この時、メモリ制御回路２２が受信処理
回路１２に対し、メモリ２０への書込を許可した場合に
のみ、受信アドレス１２Ａをアドレス・バス１６を介し
てメモリ２０に印加し、受信データ１２Ｄをメモリ２０
の許可されたアドレスに書き込む。
号の検出とシリアル・パラレル変換（８ビツト）を行い
、受信データ１２Ｄをデータ・バスＩ４に出力し、受信
アドレス１２Ａ（第１のアドレス）をアドレス・バス１
６に出力する。この時、メモリ制御回路２２が受信処理
回路１２に対し、メモリ２０への書込を許可した場合に
のみ、受信アドレス１２Ａをアドレス・バス１６を介し
てメモリ２０に印加し、受信データ１２Ｄをメモリ２０
の許可されたアドレスに書き込む。
次に、誤り訂正処理回路１８は、メモリ２０の受信デー
タのシンドローム計算から受信データの誤りを検出・訂
正し、ＥＣＣデータ１８Ｄ及びＥＣＣアドレス１８Ａを
出力する。この時、メモリ制御回路２２が誤り訂正処理
回路１８に対し、メモリ２０への書込を許可した場合に
のみ、ＥＣＣアドレス１８Ａをアドレス・バス１６を介
してメモリ２０に印加し、ＥＣＣデータ１８Ｄをメモリ
２０の許可されたアドレスに書き込む。これにより、誤
りのある受信データが訂正される。
タのシンドローム計算から受信データの誤りを検出・訂
正し、ＥＣＣデータ１８Ｄ及びＥＣＣアドレス１８Ａを
出力する。この時、メモリ制御回路２２が誤り訂正処理
回路１８に対し、メモリ２０への書込を許可した場合に
のみ、ＥＣＣアドレス１８Ａをアドレス・バス１６を介
してメモリ２０に印加し、ＥＣＣデータ１８Ｄをメモリ
２０の許可されたアドレスに書き込む。これにより、誤
りのある受信データが訂正される。
一方、メモリ制御回路２２はＤＰＣＭ復号回路２４に対
し、受信データの書き込まれたアドレス（第１のアドレ
ス）とＥＣＣデータの書き込まれたアドレス以外のアド
レス（第２のアドレス）を読み込ませる命令を出し、Ｄ
ＰＣＭ復号回路２４は指定されたアドレス２４Ａをアド
レス・バス１６に出力し、メモリ２０から順次データを
読み込み、ＤＰＣＭ復号して出力する。
し、受信データの書き込まれたアドレス（第１のアドレ
ス）とＥＣＣデータの書き込まれたアドレス以外のアド
レス（第２のアドレス）を読み込ませる命令を出し、Ｄ
ＰＣＭ復号回路２４は指定されたアドレス２４Ａをアド
レス・バス１６に出力し、メモリ２０から順次データを
読み込み、ＤＰＣＭ復号して出力する。
更に、メモリ２０の受信データ及びＥＣＣデータの書込
のアドレスを２フレーム毎に順次シフトさせることによ
り、２フレームのデータを全て訂正し、読み出すことが
できる。
のアドレスを２フレーム毎に順次シフトさせることによ
り、２フレームのデータを全て訂正し、読み出すことが
できる。
メモリ２０のアドレス配置の概念図を第２図に示す。第
２図で、３０はファースト・アドレス、４２はラスト・
アドレスを示す。受信処理回路１２はアドレス３６〜３
８をアクセスしながら、受信データを書き込み、誤り訂
正処理回路１８はアドレス３４〜３６をアクセスしなが
ら、直前に書き込まれた受信データをＥＣＣデータに書
き直している。ＤＰＣＭ復号回路２４は、アドレス３８
〜４２〜３０〜３４とアクセスし、順次データを読み出
す。この際、誤り訂正処理回路１８のアクセスするアド
レス３４〜３６と受信処理回路１２のアクセスするアド
レス３６〜３８は２フレーム毎に上位アドレスにシフト
するので、アドレス３４に一番新しいデータが、また、
アドレス３８に一番古いデータが書き込まれていること
になる。
２図で、３０はファースト・アドレス、４２はラスト・
アドレスを示す。受信処理回路１２はアドレス３６〜３
８をアクセスしながら、受信データを書き込み、誤り訂
正処理回路１８はアドレス３４〜３６をアクセスしなが
ら、直前に書き込まれた受信データをＥＣＣデータに書
き直している。ＤＰＣＭ復号回路２４は、アドレス３８
〜４２〜３０〜３４とアクセスし、順次データを読み出
す。この際、誤り訂正処理回路１８のアクセスするアド
レス３４〜３６と受信処理回路１２のアクセスするアド
レス３６〜３８は２フレーム毎に上位アドレスにシフト
するので、アドレス３４に一番新しいデータが、また、
アドレス３８に一番古いデータが書き込まれていること
になる。
次に、フリーズ状態のアドレス・アクセスを説明する。
第１図において、フリーズ状態時には、メモリ制御回路
２２は、受信処理回路１２及び誤り訂正処理回路１８の
アドレス・アクセスを停止させる。このとき、ＤＰＣＭ
復号回路２４は通常通りＤＰＣＭアドレス２４Ａを発生
し、アドレス・バス１６に印加している。アドレス比較
回路２６は受信処理回路１２の停止したアドレス１２Ａ
と、ＤＰＣＭ復号回路２４の変化するアドレス２４Ａと
を比較し、その差が所定闇値より小さくなったときにア
ドレス・バス１６のＤＰＣＭアドレスのｍ５ｂ（最上位
ビソト）を反転させる。
２２は、受信処理回路１２及び誤り訂正処理回路１８の
アドレス・アクセスを停止させる。このとき、ＤＰＣＭ
復号回路２４は通常通りＤＰＣＭアドレス２４Ａを発生
し、アドレス・バス１６に印加している。アドレス比較
回路２６は受信処理回路１２の停止したアドレス１２Ａ
と、ＤＰＣＭ復号回路２４の変化するアドレス２４Ａと
を比較し、その差が所定闇値より小さくなったときにア
ドレス・バス１６のＤＰＣＭアドレスのｍ５ｂ（最上位
ビソト）を反転させる。
第２図により、フリーズ状態時におけるアドレス・バス
１６のＤＰＣＭアドレスの１Ｉｌｓｂを反転する場合を
説明する。第２図において、今受信処理回路１２のアク
セス・アドレスが３６〜３８、誤り訂正処理回路１８の
アクセス・アドレスが３４〜３６で停止しているものと
する。このとき、３２はアドレス・バス１６のｍｓｂを
反転する直前のＤＰＣＭアドレスのアクセス位置を示し
、４０はアドレス３２のｍｓｂを反転させたアドレス位
置を示す。アドレス・バス１６上のＤＰＣＭアドレスの
ｌ１ｌｓｂを反転させた時点で、ＤＰＣＭアドレスはア
ドレス３２からアドレス４０ヘジヤンプし、その後、ア
ドレス４２−３０→３２−４０の順でアクセスを繰り返
す。
１６のＤＰＣＭアドレスの１Ｉｌｓｂを反転する場合を
説明する。第２図において、今受信処理回路１２のアク
セス・アドレスが３６〜３８、誤り訂正処理回路１８の
アクセス・アドレスが３４〜３６で停止しているものと
する。このとき、３２はアドレス・バス１６のｍｓｂを
反転する直前のＤＰＣＭアドレスのアクセス位置を示し
、４０はアドレス３２のｍｓｂを反転させたアドレス位
置を示す。アドレス・バス１６上のＤＰＣＭアドレスの
ｌ１ｌｓｂを反転させた時点で、ＤＰＣＭアドレスはア
ドレス３２からアドレス４０ヘジヤンプし、その後、ア
ドレス４２−３０→３２−４０の順でアクセスを繰り返
す。
つまり、アドレス・バス１６のｍｓｂを反転した時点で
１フレ一ム分アドレスがシフトすることになり、メモリ
２０の誤り訂正の施されたデータを１フレームだけ繰り
返し出力し、フリーズ機能を実現する。
１フレ一ム分アドレスがシフトすることになり、メモリ
２０の誤り訂正の施されたデータを１フレームだけ繰り
返し出力し、フリーズ機能を実現する。
次に、フレーム・シンクロナイズ機能のアドレス・アク
セスを説明する。第１図で、受信処理回路１２は符号器
側からのクロックにより動作規制され、ＤＰＣＭ復号回
路２４は復号器側からのクロックにより動作規制され、
両クロックは別系統である。従って、第２図のメモリ・
マツプを設定した場合でも、両クロックの速度の微妙な
差によりタイミングのずれが生じ、受信処理回路１２が
アクセスするアドレスと、ＤＰＣＭ復号回路２４がアク
セスするアドレスとが重複していまい、受信データの書
込とＤＰＣＭデータの読出とが同時に存在することがあ
りうる。本実施例では、これを防止するため、アドレス
比較回路２６に適当な闇値を設定し、受信アドレス１２
ＡとＤＰＣＭアドレス２４Ａとの差が当該閾値よりも小
さくなった場合に、アドレス・バス１６上のＤＰＣＭア
ドレスのｍｓｂを反転させる。
セスを説明する。第１図で、受信処理回路１２は符号器
側からのクロックにより動作規制され、ＤＰＣＭ復号回
路２４は復号器側からのクロックにより動作規制され、
両クロックは別系統である。従って、第２図のメモリ・
マツプを設定した場合でも、両クロックの速度の微妙な
差によりタイミングのずれが生じ、受信処理回路１２が
アクセスするアドレスと、ＤＰＣＭ復号回路２４がアク
セスするアドレスとが重複していまい、受信データの書
込とＤＰＣＭデータの読出とが同時に存在することがあ
りうる。本実施例では、これを防止するため、アドレス
比較回路２６に適当な闇値を設定し、受信アドレス１２
ＡとＤＰＣＭアドレス２４Ａとの差が当該閾値よりも小
さくなった場合に、アドレス・バス１６上のＤＰＣＭア
ドレスのｍｓｂを反転させる。
第２図では、アドレス・バス１６の上のＤＰＣＭアドレ
スのｍｓｂを反転させた時点で、ＤＰＣＭ復号回路２４
のアクセスするアドレスは、アドレス３２からアドレス
４０にジャンプし、以後、アドレス４２→３０→３２→
３４→３６→３８→４０というより うに通常のアドレス・アクセスを繰り返す。
スのｍｓｂを反転させた時点で、ＤＰＣＭ復号回路２４
のアクセスするアドレスは、アドレス３２からアドレス
４０にジャンプし、以後、アドレス４２→３０→３２→
３４→３６→３８→４０というより うに通常のアドレス・アクセスを繰り返す。
以上により、受信処理回路１２によるアクセスとＤＰＣ
Ｍ復号回路２４によるアクセスとの重複が回避され、フ
レーム・シンクロナイズ機能が実現される。
Ｍ復号回路２４によるアクセスとの重複が回避され、フ
レーム・シンクロナイズ機能が実現される。
上記説明では、ＤＰＣＭ復号器を例にとったが、本発明
は勿論、ディジタル画像信号を扱う他のシステム全般に
適用できるものである。また、本実施例では、メモリ２
０の容量を２フレ一ム分とし、ＤＰＣＭアドレスのｌｌ
１ｓｂを反転したが、メモリ２０として更に容量の大き
いメモリを用いる場合には、アドレスのジャンプ両はｎ
（１以上の整数）とすることも可能である。
は勿論、ディジタル画像信号を扱う他のシステム全般に
適用できるものである。また、本実施例では、メモリ２
０の容量を２フレ一ム分とし、ＤＰＣＭアドレスのｌｌ
１ｓｂを反転したが、メモリ２０として更に容量の大き
いメモリを用いる場合には、アドレスのジャンプ両はｎ
（１以上の整数）とすることも可能である。
以上の説明から容易に理解できるように、本発明によれ
ば、小さな回路構成でフリーズ機能及びフレーム・シン
クロナイズ機能を実現できる。
ば、小さな回路構成でフリーズ機能及びフレーム・シン
クロナイズ機能を実現できる。
第１図は本発明の一実施例の構成ブロック図、第２図は
第１図のメモリ２０のアドレス・アクセスの説明図であ
る。 ｌ〇−入力端子 １２−受信処理回路 １２Ａ受信アド
レス １４−データ・バス １６−アドレス・バス １
８−−−−〜誤り訂正処理回路 ２０−・−ランダム・
アクセス・メモリ ２２−メモリ制御回路 ２４−ＤＰ
ＣＭ復号回路 ２４ Ａ−ＤＰＣＭアドレス２６−アド
レス比較回路
第１図のメモリ２０のアドレス・アクセスの説明図であ
る。 ｌ〇−入力端子 １２−受信処理回路 １２Ａ受信アド
レス １４−データ・バス １６−アドレス・バス １
８−−−−〜誤り訂正処理回路 ２０−・−ランダム・
アクセス・メモリ ２２−メモリ制御回路 ２４−ＤＰ
ＣＭ復号回路 ２４ Ａ−ＤＰＣＭアドレス２６−アド
レス比較回路
Claims (2)
- （１）少なくとも２画面分のメモリ容量を持つメモリ手
段と、当該メモリ手段に画像データを書き込む第１のア
クセス手段と、当該メモリ手段から画像データを読み出
す第２のアクセス手段と、当該第１のアクセス手段の当
該メモリ手段へのアクセスを停止する手段と、当該第１
及び第２のアクセス手段の出力する第１及び第２のアド
レスを比較するアドレス比較手段と、当該第１のアクセ
ス手段による当該メモリ手段へのアクセスの有無に係わ
りなく、当該アドレス比較手段の比較結果に従い、当該
第２のアドレスを当該メモリ手段の整数画面分ジャンプ
する制御手段とを設けたことを特徴とする画像処理装置
。 - （２）前記メモリ手段のメモリ容量は２画面分であり、
前記制御手段は前記第２のアドレスの最上位ビットを反
転させる手段を有する特許請求の範囲第（１）項に記載
の画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275255A JP2639012B2 (ja) | 1988-10-31 | 1988-10-31 | 画像処理装置 |
| US07/429,558 US4982286A (en) | 1988-10-31 | 1989-10-31 | Video signal processing device performing freezing and frame synchronization functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275255A JP2639012B2 (ja) | 1988-10-31 | 1988-10-31 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121027A true JPH02121027A (ja) | 1990-05-08 |
| JP2639012B2 JP2639012B2 (ja) | 1997-08-06 |
Family
ID=17552864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275255A Expired - Lifetime JP2639012B2 (ja) | 1988-10-31 | 1988-10-31 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982286A (ja) |
| JP (1) | JP2639012B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768759B2 (ja) * | 1989-10-12 | 1998-06-25 | キヤノン株式会社 | 情報記録再生方法 |
| US5317399A (en) * | 1990-05-09 | 1994-05-31 | Canon Kabushiki Kaisha | Image reproducing apparatus capable of freezing a displayed image |
| US5895123A (en) * | 1991-09-03 | 1999-04-20 | Canon Kabushiki Kaisha | Information recording/reproduction apparatus for reproducing picture and audio signals in synchronization |
| US5233421A (en) * | 1992-04-30 | 1993-08-03 | Thomson Consumer Electronics, Inc. | Video memory system with double multiplexing of video and motion samples in a field memory for motion adaptive compensation of processed video signals |
| BE1006922A3 (nl) * | 1993-03-17 | 1995-01-24 | Philips Electronics Nv | Beeldweergave-inrichting en kathodestraalbuis. |
| JP2005108193A (ja) * | 2003-09-09 | 2005-04-21 | Canon Inc | 動画システム、動画抽出装置及び動画抽出方法 |
| KR20140094619A (ko) | 2009-09-04 | 2014-07-30 | 비쉐이 데일 일렉트로닉스, 인코포레이티드 | 저항 온도 계수 보상을 갖춘 저항기 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2098021B (en) * | 1981-05-06 | 1985-06-19 | Sony Corp | Digital television apparatuses |
| GB2164519A (en) * | 1984-09-14 | 1986-03-19 | Philips Electronic Associated | Processing video signals |
| JP2595551B2 (ja) * | 1987-08-14 | 1997-04-02 | ソニー株式会社 | 画像信号処理装置 |
-
1988
- 1988-10-31 JP JP63275255A patent/JP2639012B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-31 US US07/429,558 patent/US4982286A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4982286A (en) | 1991-01-01 |
| JP2639012B2 (ja) | 1997-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0671738B1 (en) | Method and device for reproducing data | |
| KR100370239B1 (ko) | 고속 블럭 파이프라인 구조의 리드-솔로몬 디코더에적용하기 위한 메모리 장치와 메모리 액세스 방법 및 그메모리 장치를 구비한 리드-솔로몬 디코더 | |
| KR100430657B1 (ko) | 신호 처리 장치 | |
| US5757824A (en) | Code error correction apparatus | |
| JP3137119B2 (ja) | 誤り訂正装置 | |
| US4577319A (en) | Error flag processor | |
| JPH0421944B2 (ja) | ||
| US4841513A (en) | Sequential buffer device | |
| JPH02121027A (ja) | 画像処理装置 | |
| JPS61237520A (ja) | データ処理装置 | |
| US6697921B1 (en) | Signal processor providing an increased memory access rate | |
| KR100189531B1 (ko) | Cd-rom 드라이브에 있어서 섹터 데이타 디코딩방법 및 회로 | |
| US5568494A (en) | Encoding or decoding device comprising a paged memory | |
| US5805618A (en) | Reproducing apparatus for reproducing video information recorded together with error correction codes | |
| JPH1083356A (ja) | ストアしたディジタル・データのエラーを隠す方法および装置 | |
| JP2000010807A (ja) | ディジタルデータ再生装置 | |
| WO2005088848A1 (en) | Deinterleaving apparatus and method using inner memory and outer memory | |
| KR100390120B1 (ko) | 신호 처리 장치 | |
| KR19990058425A (ko) | 메모리 제어장치 | |
| SU1273999A1 (ru) | Запоминающее устройство на цилиндрических магнитных доменах | |
| RU1791851C (ru) | Запоминающее устройство | |
| EP0658983B1 (en) | Encoding or decoding device comprising a paged memory | |
| KR100190289B1 (ko) | Cd-rom의 데이터 버퍼링과 에러 정정 장치 및 그 방법 | |
| JPH0474057A (ja) | 信号処理装置 | |
| JPH0430234A (ja) | エラー検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |