JPH02121027A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH02121027A JPH02121027A JP63275255A JP27525588A JPH02121027A JP H02121027 A JPH02121027 A JP H02121027A JP 63275255 A JP63275255 A JP 63275255A JP 27525588 A JP27525588 A JP 27525588A JP H02121027 A JPH02121027 A JP H02121027A
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- 230000009191 jumping Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 23
- 230000008014 freezing Effects 0.000 abstract description 5
- 238000007710 freezing Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/4448—Receiver circuitry for the reception of television signals according to analogue transmission standards for frame-grabbing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
- H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像信号のフリーズ機能を実現する画像処理
装置に関する。
装置に関する。
従来、ランダム・アクセス・メモリ(RAM)を使って
ディジタル画像信号のフリーズ機能及び所謂フレーム・
シンクロナイズ機能を実現する回路では、フリーズ機能
を実現するRAMと、フレーム・シンクロナイズ機能を
実現するRAMとで、各々のアドレス制御やメモリ容量
などが異なることから、両機能を別々のメモリ回路で実
現していた。具体的に説明すると、フリーズ機能を実現
する回路では、1フレーム(フィールド)以上のメモリ
容量を持つRAMを持ち、フリーズ状態以外では、その
RAMの1サイクル・タイム毎に1つのアドレスを与え
ながら、事前にディジタル化された画像データを順次書
き込む。画像データをこのRAMを通過させる場合には
、データ書込を行いつつ同様に画像データを順次読み出
す。そしてフリーズ状態とするときには、画像データの
書込を停止し、停止直前に入力された1フレームの画像
データを順次繰り返し読み出す。
ディジタル画像信号のフリーズ機能及び所謂フレーム・
シンクロナイズ機能を実現する回路では、フリーズ機能
を実現するRAMと、フレーム・シンクロナイズ機能を
実現するRAMとで、各々のアドレス制御やメモリ容量
などが異なることから、両機能を別々のメモリ回路で実
現していた。具体的に説明すると、フリーズ機能を実現
する回路では、1フレーム(フィールド)以上のメモリ
容量を持つRAMを持ち、フリーズ状態以外では、その
RAMの1サイクル・タイム毎に1つのアドレスを与え
ながら、事前にディジタル化された画像データを順次書
き込む。画像データをこのRAMを通過させる場合には
、データ書込を行いつつ同様に画像データを順次読み出
す。そしてフリーズ状態とするときには、画像データの
書込を停止し、停止直前に入力された1フレームの画像
データを順次繰り返し読み出す。
フレーム・シンクロナイズ機能を実現する回路では、1
フレ一ム以上のメモリ容量のRAMを持ち、画像データ
の当該RAMへの書込及び続出のタイミングがクロック
系統の違いから徐々にずれ、書込アドレスと続出アドレ
スが重複することを防止するため、書込・読出のアドレ
スからタイミングのずれを検知し、成る闇値以上ずれた
場合には書込又は読出のアドレスをジャンプさせるとい
う方法を採っている。このアドレスのジャンプや、書込
・読出のタイミングの容易さという観点から、フレーム
・シンクロナイズ機能を実現するRAMは、従来、2フ
レームのメモリ容量を持つのが通常である。
フレ一ム以上のメモリ容量のRAMを持ち、画像データ
の当該RAMへの書込及び続出のタイミングがクロック
系統の違いから徐々にずれ、書込アドレスと続出アドレ
スが重複することを防止するため、書込・読出のアドレ
スからタイミングのずれを検知し、成る闇値以上ずれた
場合には書込又は読出のアドレスをジャンプさせるとい
う方法を採っている。このアドレスのジャンプや、書込
・読出のタイミングの容易さという観点から、フレーム
・シンクロナイズ機能を実現するRAMは、従来、2フ
レームのメモリ容量を持つのが通常である。
〔発明が解決しようとする課題〕
以上のように、フリーズ機能を実現するRAMは1フレ
一ム以上のメモリ容量を持ち、フレーム・シンクロナイ
ズ機能を実現するRAMは2フレームのメモリ容量を持
ち、それぞれに専用のメモリ制御回路を付加されており
、制御回路構成が複雑である。また、合計で3フレ一ム
分という、大量のメモリ容量を必要とする。
一ム以上のメモリ容量を持ち、フレーム・シンクロナイ
ズ機能を実現するRAMは2フレームのメモリ容量を持
ち、それぞれに専用のメモリ制御回路を付加されており
、制御回路構成が複雑である。また、合計で3フレ一ム
分という、大量のメモリ容量を必要とする。
そこで本発明は、少ないメモリ容量及び簡単なメモリ制
御回路構成でフリーズ機能及び所謂フレーム・シンクロ
ナイズ機能を実現する画像処理装本発明に係る画像処理
装置は、少なくとも2画面分のメモリ容量を持つメモリ
手段と、当該メモリ手段に画像データを書き込む第1の
アクセス手段と、当該メモリ手段から画像データを読み
出す第2のアクセス手段と、当該節1のアクセス手段の
当該メモリ手段へのアクセスを停止する手段と、当該節
1及び第2のアクセス手段の出力する第1及び第2のア
ドレスを比較するアドレス比較手段と、当該節1のアク
セス手段による当該メモリ手段へのアクセスの有無に係
わりなく、当該アドレス比較手段の比較結果に従い、当
該節2のアドレスを当該メモリ手段の整数画部分ジャン
プする制御手段とを設けたことを特徴とする。
御回路構成でフリーズ機能及び所謂フレーム・シンクロ
ナイズ機能を実現する画像処理装本発明に係る画像処理
装置は、少なくとも2画面分のメモリ容量を持つメモリ
手段と、当該メモリ手段に画像データを書き込む第1の
アクセス手段と、当該メモリ手段から画像データを読み
出す第2のアクセス手段と、当該節1のアクセス手段の
当該メモリ手段へのアクセスを停止する手段と、当該節
1及び第2のアクセス手段の出力する第1及び第2のア
ドレスを比較するアドレス比較手段と、当該節1のアク
セス手段による当該メモリ手段へのアクセスの有無に係
わりなく、当該アドレス比較手段の比較結果に従い、当
該節2のアドレスを当該メモリ手段の整数画部分ジャン
プする制御手段とを設けたことを特徴とする。
第1及び第2のアクセス手段による第1及び第2のアク
セス・アドレスの重複を効果的に回避できる。また、第
1のアクセス手段によるアクセス停止中には、第1のア
クセス手段の停止中のアクセス・アドレスを回避した状
態でフリーズ続出を行える。
セス・アドレスの重複を効果的に回避できる。また、第
1のアクセス手段によるアクセス停止中には、第1のア
クセス手段の停止中のアクセス・アドレスを回避した状
態でフリーズ続出を行える。
以下、図面を参照して本発明の詳細な説明する。
第1図は、予測差分符号化(IIPCM)により画像信
号を圧縮した情報を受信し、復調する復号器における本
発明の一実施例の構成ブロック図を示す。
号を圧縮した情報を受信し、復調する復号器における本
発明の一実施例の構成ブロック図を示す。
10は受信信号の入力端子、12は受信処理回路、14
はデータ・バス、16はアドレス・バス、18は誤り訂
正処理回路、20は2フレ一ム分のメモリ容量のランダ
ム・アクセス・メモリ、22はメモリ制御回路、24は
DPCM復号回路、26はアドレス比較回路である。
はデータ・バス、16はアドレス・バス、18は誤り訂
正処理回路、20は2フレ一ム分のメモリ容量のランダ
ム・アクセス・メモリ、22はメモリ制御回路、24は
DPCM復号回路、26はアドレス比較回路である。
受信処理回路12は入力端子10の受信信号から同期信
号の検出とシリアル・パラレル変換(8ビツト)を行い
、受信データ12Dをデータ・バスI4に出力し、受信
アドレス12A(第1のアドレス)をアドレス・バス1
6に出力する。この時、メモリ制御回路22が受信処理
回路12に対し、メモリ20への書込を許可した場合に
のみ、受信アドレス12Aをアドレス・バス16を介し
てメモリ20に印加し、受信データ12Dをメモリ20
の許可されたアドレスに書き込む。
号の検出とシリアル・パラレル変換(8ビツト)を行い
、受信データ12Dをデータ・バスI4に出力し、受信
アドレス12A(第1のアドレス)をアドレス・バス1
6に出力する。この時、メモリ制御回路22が受信処理
回路12に対し、メモリ20への書込を許可した場合に
のみ、受信アドレス12Aをアドレス・バス16を介し
てメモリ20に印加し、受信データ12Dをメモリ20
の許可されたアドレスに書き込む。
次に、誤り訂正処理回路18は、メモリ20の受信デー
タのシンドローム計算から受信データの誤りを検出・訂
正し、ECCデータ18D及びECCアドレス18Aを
出力する。この時、メモリ制御回路22が誤り訂正処理
回路18に対し、メモリ20への書込を許可した場合に
のみ、ECCアドレス18Aをアドレス・バス16を介
してメモリ20に印加し、ECCデータ18Dをメモリ
20の許可されたアドレスに書き込む。これにより、誤
りのある受信データが訂正される。
タのシンドローム計算から受信データの誤りを検出・訂
正し、ECCデータ18D及びECCアドレス18Aを
出力する。この時、メモリ制御回路22が誤り訂正処理
回路18に対し、メモリ20への書込を許可した場合に
のみ、ECCアドレス18Aをアドレス・バス16を介
してメモリ20に印加し、ECCデータ18Dをメモリ
20の許可されたアドレスに書き込む。これにより、誤
りのある受信データが訂正される。
一方、メモリ制御回路22はDPCM復号回路24に対
し、受信データの書き込まれたアドレス(第1のアドレ
ス)とECCデータの書き込まれたアドレス以外のアド
レス(第2のアドレス)を読み込ませる命令を出し、D
PCM復号回路24は指定されたアドレス24Aをアド
レス・バス16に出力し、メモリ20から順次データを
読み込み、DPCM復号して出力する。
し、受信データの書き込まれたアドレス(第1のアドレ
ス)とECCデータの書き込まれたアドレス以外のアド
レス(第2のアドレス)を読み込ませる命令を出し、D
PCM復号回路24は指定されたアドレス24Aをアド
レス・バス16に出力し、メモリ20から順次データを
読み込み、DPCM復号して出力する。
更に、メモリ20の受信データ及びECCデータの書込
のアドレスを2フレーム毎に順次シフトさせることによ
り、2フレームのデータを全て訂正し、読み出すことが
できる。
のアドレスを2フレーム毎に順次シフトさせることによ
り、2フレームのデータを全て訂正し、読み出すことが
できる。
メモリ20のアドレス配置の概念図を第2図に示す。第
2図で、30はファースト・アドレス、42はラスト・
アドレスを示す。受信処理回路12はアドレス36〜3
8をアクセスしながら、受信データを書き込み、誤り訂
正処理回路18はアドレス34〜36をアクセスしなが
ら、直前に書き込まれた受信データをECCデータに書
き直している。DPCM復号回路24は、アドレス38
〜42〜30〜34とアクセスし、順次データを読み出
す。この際、誤り訂正処理回路18のアクセスするアド
レス34〜36と受信処理回路12のアクセスするアド
レス36〜38は2フレーム毎に上位アドレスにシフト
するので、アドレス34に一番新しいデータが、また、
アドレス38に一番古いデータが書き込まれていること
になる。
2図で、30はファースト・アドレス、42はラスト・
アドレスを示す。受信処理回路12はアドレス36〜3
8をアクセスしながら、受信データを書き込み、誤り訂
正処理回路18はアドレス34〜36をアクセスしなが
ら、直前に書き込まれた受信データをECCデータに書
き直している。DPCM復号回路24は、アドレス38
〜42〜30〜34とアクセスし、順次データを読み出
す。この際、誤り訂正処理回路18のアクセスするアド
レス34〜36と受信処理回路12のアクセスするアド
レス36〜38は2フレーム毎に上位アドレスにシフト
するので、アドレス34に一番新しいデータが、また、
アドレス38に一番古いデータが書き込まれていること
になる。
次に、フリーズ状態のアドレス・アクセスを説明する。
第1図において、フリーズ状態時には、メモリ制御回路
22は、受信処理回路12及び誤り訂正処理回路18の
アドレス・アクセスを停止させる。このとき、DPCM
復号回路24は通常通りDPCMアドレス24Aを発生
し、アドレス・バス16に印加している。アドレス比較
回路26は受信処理回路12の停止したアドレス12A
と、DPCM復号回路24の変化するアドレス24Aと
を比較し、その差が所定闇値より小さくなったときにア
ドレス・バス16のDPCMアドレスのm5b(最上位
ビソト)を反転させる。
22は、受信処理回路12及び誤り訂正処理回路18の
アドレス・アクセスを停止させる。このとき、DPCM
復号回路24は通常通りDPCMアドレス24Aを発生
し、アドレス・バス16に印加している。アドレス比較
回路26は受信処理回路12の停止したアドレス12A
と、DPCM復号回路24の変化するアドレス24Aと
を比較し、その差が所定闇値より小さくなったときにア
ドレス・バス16のDPCMアドレスのm5b(最上位
ビソト)を反転させる。
第2図により、フリーズ状態時におけるアドレス・バス
16のDPCMアドレスの1Ilsbを反転する場合を
説明する。第2図において、今受信処理回路12のアク
セス・アドレスが36〜38、誤り訂正処理回路18の
アクセス・アドレスが34〜36で停止しているものと
する。このとき、32はアドレス・バス16のmsbを
反転する直前のDPCMアドレスのアクセス位置を示し
、40はアドレス32のmsbを反転させたアドレス位
置を示す。アドレス・バス16上のDPCMアドレスの
l1lsbを反転させた時点で、DPCMアドレスはア
ドレス32からアドレス40ヘジヤンプし、その後、ア
ドレス42−30→32−40の順でアクセスを繰り返
す。
16のDPCMアドレスの1Ilsbを反転する場合を
説明する。第2図において、今受信処理回路12のアク
セス・アドレスが36〜38、誤り訂正処理回路18の
アクセス・アドレスが34〜36で停止しているものと
する。このとき、32はアドレス・バス16のmsbを
反転する直前のDPCMアドレスのアクセス位置を示し
、40はアドレス32のmsbを反転させたアドレス位
置を示す。アドレス・バス16上のDPCMアドレスの
l1lsbを反転させた時点で、DPCMアドレスはア
ドレス32からアドレス40ヘジヤンプし、その後、ア
ドレス42−30→32−40の順でアクセスを繰り返
す。
つまり、アドレス・バス16のmsbを反転した時点で
1フレ一ム分アドレスがシフトすることになり、メモリ
20の誤り訂正の施されたデータを1フレームだけ繰り
返し出力し、フリーズ機能を実現する。
1フレ一ム分アドレスがシフトすることになり、メモリ
20の誤り訂正の施されたデータを1フレームだけ繰り
返し出力し、フリーズ機能を実現する。
次に、フレーム・シンクロナイズ機能のアドレス・アク
セスを説明する。第1図で、受信処理回路12は符号器
側からのクロックにより動作規制され、DPCM復号回
路24は復号器側からのクロックにより動作規制され、
両クロックは別系統である。従って、第2図のメモリ・
マツプを設定した場合でも、両クロックの速度の微妙な
差によりタイミングのずれが生じ、受信処理回路12が
アクセスするアドレスと、DPCM復号回路24がアク
セスするアドレスとが重複していまい、受信データの書
込とDPCMデータの読出とが同時に存在することがあ
りうる。本実施例では、これを防止するため、アドレス
比較回路26に適当な闇値を設定し、受信アドレス12
AとDPCMアドレス24Aとの差が当該閾値よりも小
さくなった場合に、アドレス・バス16上のDPCMア
ドレスのmsbを反転させる。
セスを説明する。第1図で、受信処理回路12は符号器
側からのクロックにより動作規制され、DPCM復号回
路24は復号器側からのクロックにより動作規制され、
両クロックは別系統である。従って、第2図のメモリ・
マツプを設定した場合でも、両クロックの速度の微妙な
差によりタイミングのずれが生じ、受信処理回路12が
アクセスするアドレスと、DPCM復号回路24がアク
セスするアドレスとが重複していまい、受信データの書
込とDPCMデータの読出とが同時に存在することがあ
りうる。本実施例では、これを防止するため、アドレス
比較回路26に適当な闇値を設定し、受信アドレス12
AとDPCMアドレス24Aとの差が当該閾値よりも小
さくなった場合に、アドレス・バス16上のDPCMア
ドレスのmsbを反転させる。
第2図では、アドレス・バス16の上のDPCMアドレ
スのmsbを反転させた時点で、DPCM復号回路24
のアクセスするアドレスは、アドレス32からアドレス
40にジャンプし、以後、アドレス42→30→32→
34→36→38→40というより うに通常のアドレス・アクセスを繰り返す。
スのmsbを反転させた時点で、DPCM復号回路24
のアクセスするアドレスは、アドレス32からアドレス
40にジャンプし、以後、アドレス42→30→32→
34→36→38→40というより うに通常のアドレス・アクセスを繰り返す。
以上により、受信処理回路12によるアクセスとDPC
M復号回路24によるアクセスとの重複が回避され、フ
レーム・シンクロナイズ機能が実現される。
M復号回路24によるアクセスとの重複が回避され、フ
レーム・シンクロナイズ機能が実現される。
上記説明では、DPCM復号器を例にとったが、本発明
は勿論、ディジタル画像信号を扱う他のシステム全般に
適用できるものである。また、本実施例では、メモリ2
0の容量を2フレ一ム分とし、DPCMアドレスのll
1sbを反転したが、メモリ20として更に容量の大き
いメモリを用いる場合には、アドレスのジャンプ両はn
(1以上の整数)とすることも可能である。
は勿論、ディジタル画像信号を扱う他のシステム全般に
適用できるものである。また、本実施例では、メモリ2
0の容量を2フレ一ム分とし、DPCMアドレスのll
1sbを反転したが、メモリ20として更に容量の大き
いメモリを用いる場合には、アドレスのジャンプ両はn
(1以上の整数)とすることも可能である。
以上の説明から容易に理解できるように、本発明によれ
ば、小さな回路構成でフリーズ機能及びフレーム・シン
クロナイズ機能を実現できる。
ば、小さな回路構成でフリーズ機能及びフレーム・シン
クロナイズ機能を実現できる。
第1図は本発明の一実施例の構成ブロック図、第2図は
第1図のメモリ20のアドレス・アクセスの説明図であ
る。 l〇−入力端子 12−受信処理回路 12A受信アド
レス 14−データ・バス 16−アドレス・バス 1
8−−−−〜誤り訂正処理回路 20−・−ランダム・
アクセス・メモリ 22−メモリ制御回路 24−DP
CM復号回路 24 A−DPCMアドレス26−アド
レス比較回路
第1図のメモリ20のアドレス・アクセスの説明図であ
る。 l〇−入力端子 12−受信処理回路 12A受信アド
レス 14−データ・バス 16−アドレス・バス 1
8−−−−〜誤り訂正処理回路 20−・−ランダム・
アクセス・メモリ 22−メモリ制御回路 24−DP
CM復号回路 24 A−DPCMアドレス26−アド
レス比較回路
Claims (2)
- (1)少なくとも2画面分のメモリ容量を持つメモリ手
段と、当該メモリ手段に画像データを書き込む第1のア
クセス手段と、当該メモリ手段から画像データを読み出
す第2のアクセス手段と、当該第1のアクセス手段の当
該メモリ手段へのアクセスを停止する手段と、当該第1
及び第2のアクセス手段の出力する第1及び第2のアド
レスを比較するアドレス比較手段と、当該第1のアクセ
ス手段による当該メモリ手段へのアクセスの有無に係わ
りなく、当該アドレス比較手段の比較結果に従い、当該
第2のアドレスを当該メモリ手段の整数画面分ジャンプ
する制御手段とを設けたことを特徴とする画像処理装置
。 - (2)前記メモリ手段のメモリ容量は2画面分であり、
前記制御手段は前記第2のアドレスの最上位ビットを反
転させる手段を有する特許請求の範囲第(1)項に記載
の画像処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63275255A JP2639012B2 (ja) | 1988-10-31 | 1988-10-31 | 画像処理装置 |
US07/429,558 US4982286A (en) | 1988-10-31 | 1989-10-31 | Video signal processing device performing freezing and frame synchronization functions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63275255A JP2639012B2 (ja) | 1988-10-31 | 1988-10-31 | 画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02121027A true JPH02121027A (ja) | 1990-05-08 |
JP2639012B2 JP2639012B2 (ja) | 1997-08-06 |
Family
ID=17552864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63275255A Expired - Lifetime JP2639012B2 (ja) | 1988-10-31 | 1988-10-31 | 画像処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4982286A (ja) |
JP (1) | JP2639012B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2768759B2 (ja) * | 1989-10-12 | 1998-06-25 | キヤノン株式会社 | 情報記録再生方法 |
US5317399A (en) * | 1990-05-09 | 1994-05-31 | Canon Kabushiki Kaisha | Image reproducing apparatus capable of freezing a displayed image |
US5895123A (en) * | 1991-09-03 | 1999-04-20 | Canon Kabushiki Kaisha | Information recording/reproduction apparatus for reproducing picture and audio signals in synchronization |
US5233421A (en) * | 1992-04-30 | 1993-08-03 | Thomson Consumer Electronics, Inc. | Video memory system with double multiplexing of video and motion samples in a field memory for motion adaptive compensation of processed video signals |
BE1006922A3 (nl) * | 1993-03-17 | 1995-01-24 | Philips Electronics Nv | Beeldweergave-inrichting en kathodestraalbuis. |
JP2005108193A (ja) * | 2003-09-09 | 2005-04-21 | Canon Inc | 動画システム、動画抽出装置及び動画抽出方法 |
KR20140094619A (ko) | 2009-09-04 | 2014-07-30 | 비쉐이 데일 일렉트로닉스, 인코포레이티드 | 저항 온도 계수 보상을 갖춘 저항기 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2098021B (en) * | 1981-05-06 | 1985-06-19 | Sony Corp | Digital television apparatuses |
GB2164519A (en) * | 1984-09-14 | 1986-03-19 | Philips Electronic Associated | Processing video signals |
JP2595551B2 (ja) * | 1987-08-14 | 1997-04-02 | ソニー株式会社 | 画像信号処理装置 |
-
1988
- 1988-10-31 JP JP63275255A patent/JP2639012B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-31 US US07/429,558 patent/US4982286A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4982286A (en) | 1991-01-01 |
JP2639012B2 (ja) | 1997-08-06 |
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