JPH0193844A - アドレスカウンタ回路 - Google Patents
アドレスカウンタ回路Info
- Publication number
- JPH0193844A JPH0193844A JP25098187A JP25098187A JPH0193844A JP H0193844 A JPH0193844 A JP H0193844A JP 25098187 A JP25098187 A JP 25098187A JP 25098187 A JP25098187 A JP 25098187A JP H0193844 A JPH0193844 A JP H0193844A
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Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 210000003771 C cell Anatomy 0.000 description 1
- 210000003719 b-lymphocyte Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、メモリ制御機能を持ったLSIのアドレス生成
部分に使用されるアドレスカウンタ回路に関し、 より小さなベーシックセル数で構成することを目的とし
、 入力する第1の設定値を記憶し1次に入力する第2の設
定値を記憶する記憶手段と、該記憶手段かした時に計数
を停止する計数手段と、該計数手段の出力が該第2の設
定値と一致したことを検出した時に出力を送出する該一
致検出手段とを有する様に構成する。
部分に使用されるアドレスカウンタ回路に関し、 より小さなベーシックセル数で構成することを目的とし
、 入力する第1の設定値を記憶し1次に入力する第2の設
定値を記憶する記憶手段と、該記憶手段かした時に計数
を停止する計数手段と、該計数手段の出力が該第2の設
定値と一致したことを検出した時に出力を送出する該一
致検出手段とを有する様に構成する。
本発明は、例えばメモリ制御機能を持ったゲートアレイ
LSIのアドレスカウンタ回路に関するものである。
LSIのアドレスカウンタ回路に関するものである。
一般に、C−MOSゲートアレイ LSIはマスクチッ
プの種類によって、その中に収容できる最大のベーシッ
クセル数(以下、 B、C数と省略する)が決まる。
プの種類によって、その中に収容できる最大のベーシッ
クセル数(以下、 B、C数と省略する)が決まる。
ここで、B、Cと云うのはMOS−FET 4個で構成
された基本セルのことを云うが、例えばNANDゲート
の場合は1個のB、Cで構成され(B、C数が1と云う
)、フリップフロップやORゲートなどの他の回路(論
理セルと云う)もB、Cが幾つか集まって構成される。
された基本セルのことを云うが、例えばNANDゲート
の場合は1個のB、Cで構成され(B、C数が1と云う
)、フリップフロップやORゲートなどの他の回路(論
理セルと云う)もB、Cが幾つか集まって構成される。
そこで、LSIを設計する際には、例えばより多くの機
能を持った回路を収容することにより、より汎用性のあ
るLSI となる様にすることがある。
能を持った回路を収容することにより、より汎用性のあ
るLSI となる様にすることがある。
この場合、アドレスカウンタ回路のB、Cfiをできる
だけ小さくすることが必要である。
だけ小さくすることが必要である。
第4図は従来例のブロック図、第5図は第4図の動作説
明図を示す。尚、第5図中の左側の符号は第4図中の同
じ符号の部分の波形を示す。以下、M番地からN番地ま
でまでのメモリアドレスを送出するとして第5図を参照
しながら第4図の動作を説明する。
明図を示す。尚、第5図中の左側の符号は第4図中の同
じ符号の部分の波形を示す。以下、M番地からN番地ま
でまでのメモリアドレスを送出するとして第5図を参照
しながら第4図の動作を説明する。
先ず、M番地からN番地までのメモリアドレスを発生す
る為、N番地に対応するカウント値からM番地に対応す
るカウント値の差のカラン)DSを求める。そして、こ
のカウント数Sだけカウントアツプした時、キャリが送
出される様なカウント値がラフチクロック(以下、ラン
チCKと省略する)を用いてレジスタ3に設定された後
、ロードパルスでカウンタ4に初期値としてロードされ
る。
る為、N番地に対応するカウント値からM番地に対応す
るカウント値の差のカラン)DSを求める。そして、こ
のカウント数Sだけカウントアツプした時、キャリが送
出される様なカウント値がラフチクロック(以下、ラン
チCKと省略する)を用いてレジスタ3に設定された後
、ロードパルスでカウンタ4に初期値としてロードされ
る。
又、先頭アドレスをM番地に設定し、ランチCKを用い
てこの先頭アドレスに対応するカランNUがレジスタ1
に設定されるが、カウンタ2にロードパルスが加えられ
た時、このカランHaが初期値としてカウンタにロード
される(第5図−〇〜■参照)。
てこの先頭アドレスに対応するカランNUがレジスタ1
に設定されるが、カウンタ2にロードパルスが加えられ
た時、このカランHaが初期値としてカウンタにロード
される(第5図−〇〜■参照)。
さて、これらのカウンタ2,4には常時、タイミングC
Kが加えられているのでロードされた初期値からカウン
トを開始して自動的にインクリメントし、カウンタ2は
カウント値を逐次、送出するが、カウンタ4はSだけカ
ウントアンプするとCO端子からキャリー(ストップビ
ット)を送出してカウンタ2のE端子に加える。
Kが加えられているのでロードされた初期値からカウン
トを開始して自動的にインクリメントし、カウンタ2は
カウント値を逐次、送出するが、カウンタ4はSだけカ
ウントアンプするとCO端子からキャリー(ストップビ
ット)を送出してカウンタ2のE端子に加える。
そこで、カウンタ2は動作を停止するが、この時のカウ
ント値がメモリアドレスのN番地に対応する(第5図−
■、■参照)。
ント値がメモリアドレスのN番地に対応する(第5図−
■、■参照)。
尚、メモリ制御回路(図示せず)はカウンタ2及び4が
カウント動作を開始すると、第5図−■に示す様なライ
トイネーブル信号等のメモリ制御信号をメモリ5に送出
するので、入力したメモリアドレスにデータを書き込み
、又は読み出すことができるが、カウンタ2のカウント
動作が停止すると、メモリ制御回路はこの制御信号の送
出を停止する。
カウント動作を開始すると、第5図−■に示す様なライ
トイネーブル信号等のメモリ制御信号をメモリ5に送出
するので、入力したメモリアドレスにデータを書き込み
、又は読み出すことができるが、カウンタ2のカウント
動作が停止すると、メモリ制御回路はこの制御信号の送
出を停止する。
ここで、第4図に示す回路のB、C数をLSIカタログ
から求めるとカウンタは約100.レジスタは約30と
なっているので全体で約260となる。
から求めるとカウンタは約100.レジスタは約30と
なっているので全体で約260となる。
そこで、この数をより小さくしなければならないと云う
問題点がある。
問題点がある。
第1図本発明の原理ブロック図を示す。
図中、6は入力する第1の設定値を記憶し1次に入力す
る第2の設定値を記憶する記憶手段で、7は該記憶手段
から出力された第1の設定値から手段であり、8は該計
数手段の出力が該第2の設定値と一致したことを検出し
た時に出力を送出する該一致検出手段である。
る第2の設定値を記憶する記憶手段で、7は該記憶手段
から出力された第1の設定値から手段であり、8は該計
数手段の出力が該第2の設定値と一致したことを検出し
た時に出力を送出する該一致検出手段である。
本発明はM番地からN番地のアドレスを送出する為、M
番地のアドレスに対応する第1の設定値を記憶手段6を
介して計数手段7に初期値としてロードし、この初期値
から計数動作を開始させて計数値を逐次、出力すると共
に、一致検出手段8に加える。
番地のアドレスに対応する第1の設定値を記憶手段6を
介して計数手段7に初期値としてロードし、この初期値
から計数動作を開始させて計数値を逐次、出力すると共
に、一致検出手段8に加える。
そして、N番地のアドレスに対応する第2の設定値を記
憶手段6を介して一致検出手段8に加えて該計数値と比
較させ、一致したことを検出した時に出力を送出して計
数手゛段7の計数動作を停止させる様な回路構成にする
ことにより、アドレスカウンタ回路のB、C数が従来の
約70χになる。
憶手段6を介して一致検出手段8に加えて該計数値と比
較させ、一致したことを検出した時に出力を送出して計
数手゛段7の計数動作を停止させる様な回路構成にする
ことにより、アドレスカウンタ回路のB、C数が従来の
約70χになる。
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図を示す。ここで、第3図中の左側の符号は
第2図中の同じ符号の部分の波形を示す。
の動作説明図を示す。ここで、第3図中の左側の符号は
第2図中の同じ符号の部分の波形を示す。
又、レジスタ61は記憶手段6の構成部分、カウンタ7
1は計数手段7の構成部分、インバータ81゜排他的N
ORゲート82.フリップフロップ83は一致検出手段
8の構成部分を示す。以下、従来例と同じくM番地から
N番地のアドレスを送出するとして第3図を参照して第
2図の動作を説明する。
1は計数手段7の構成部分、インバータ81゜排他的N
ORゲート82.フリップフロップ83は一致検出手段
8の構成部分を示す。以下、従来例と同じくM番地から
N番地のアドレスを送出するとして第3図を参照して第
2図の動作を説明する。
先ず、第3図−■の左側に示すM番地の先頭アドレスに
対応するカウント値(上記の第1の設定値に対応)を、
第3図−■に示す様にランチCKのタイミングでレジス
タ61に設定した後、カウンタ71に第3図−■、■に
示すロード信号とタイミングCKとを加えて、このCK
の立上り点で上記のカウント値をロードする。
対応するカウント値(上記の第1の設定値に対応)を、
第3図−■に示す様にランチCKのタイミングでレジス
タ61に設定した後、カウンタ71に第3図−■、■に
示すロード信号とタイミングCKとを加えて、このCK
の立上り点で上記のカウント値をロードする。
そこで、カウンタ71は第3図−〇のタイミングCKの
立上りでカウント値をカウントアンプし、第3図−■に
示す様に逐次1メモリアドレスとしてメモリ(図示せず
)と排他的NORゲート(以下、EX−NORと省略す
る)82に送出する。
立上りでカウント値をカウントアンプし、第3図−■に
示す様に逐次1メモリアドレスとしてメモリ(図示せず
)と排他的NORゲート(以下、EX−NORと省略す
る)82に送出する。
一方、第3図−■に示す様に第2の設定値に対応するN
番地に対応するカウント値をレジスタ61に設定すると
、この設定値は同じ< EX−NORゲート82に加え
られ、ここで2つのカウント値の比較が行われ、一致し
たことを検出した時に一致出力をフリップフロップ83
のD端子に加えるので、タイミング信号の立下り点で第
3図−■に示す様な停止信号を送出し、カウンタ71の
動作を停止させると共に、cpu <図示せず)に対し
て割り込みを上げる。
番地に対応するカウント値をレジスタ61に設定すると
、この設定値は同じ< EX−NORゲート82に加え
られ、ここで2つのカウント値の比較が行われ、一致し
たことを検出した時に一致出力をフリップフロップ83
のD端子に加えるので、タイミング信号の立下り点で第
3図−■に示す様な停止信号を送出し、カウンタ71の
動作を停止させると共に、cpu <図示せず)に対し
て割り込みを上げる。
CPUは割り込みを受は付けた後、ステータスを読み出
し、フリップフロップ83.カウンタ71に加えてこれ
らを初期状態にする。
し、フリップフロップ83.カウンタ71に加えてこれ
らを初期状態にする。
即ち、B、C数の小さなEX−NORゲート(約30)
。
。
フリップフロップ(約10)を用いて同一の機能が得ら
れ様にしたので、この回路のB、C数は約170となり
約90 B、C削減される。
れ様にしたので、この回路のB、C数は約170となり
約90 B、C削減される。
以上詳細に説明した様に本発明によれば、B、C数が削
減されると云う効果がある。
減されると云う効果がある。
これにより汎用性のあるLSIが構成される可能性が高
くなる。
くなる。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図、 第4図は従来例のブロック図、 第5図は第4図の動作説明図を示す。 図において、 6は記憶手段、 本発明カ、索埋プロノフ図 ′81 図 本尋5[1月め丸桐ヒイ多゛) 0フ・口 ・り田第2
日の動作脆明圓 系 3 図 従米イ列のア゛ロック図 瞳l門
の動作説明図、 第4図は従来例のブロック図、 第5図は第4図の動作説明図を示す。 図において、 6は記憶手段、 本発明カ、索埋プロノフ図 ′81 図 本尋5[1月め丸桐ヒイ多゛) 0フ・口 ・り田第2
日の動作脆明圓 系 3 図 従米イ列のア゛ロック図 瞳l門
Claims (1)
- 【特許請求の範囲】 入力する第1の設定値を記憶し、次に入力する第2の設
定値を記憶する記憶手段(6)と、該記憶手段から出力
された第1の設定値から計数を開始して逐次、計数値を
出力するが、一致検出手段(8)の出力が入力した時に
計数を停止する計数手段(7)と、 該計数手段の出力が該第2の設定値と一致したことを検
出した時に出力を送出する該一致検出手段(8)とを有
することを特徴とするアドレスカウンタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25098187A JPH0193844A (ja) | 1987-10-05 | 1987-10-05 | アドレスカウンタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25098187A JPH0193844A (ja) | 1987-10-05 | 1987-10-05 | アドレスカウンタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0193844A true JPH0193844A (ja) | 1989-04-12 |
Family
ID=17215900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25098187A Pending JPH0193844A (ja) | 1987-10-05 | 1987-10-05 | アドレスカウンタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0193844A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254255A (ja) * | 1984-05-30 | 1985-12-14 | Ricoh Co Ltd | メモリ走査方式 |
-
1987
- 1987-10-05 JP JP25098187A patent/JPH0193844A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254255A (ja) * | 1984-05-30 | 1985-12-14 | Ricoh Co Ltd | メモリ走査方式 |
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