JPH0193844A - アドレスカウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、メモリ制御機能を持ったＬＳＩのアドレス生成
部分に使用されるアドレスカウンタ回路に関し、 より小さなベーシックセル数で構成することを目的とし
、 入力する第１の設定値を記憶し１次に入力する第２の設
定値を記憶する記憶手段と、該記憶手段かした時に計数
を停止する計数手段と、該計数手段の出力が該第２の設
定値と一致したことを検出した時に出力を送出する該一
致検出手段とを有する様に構成する。

〔産業上の利用分野〕

本発明は、例えばメモリ制御機能を持ったゲートアレイ
ＬＳＩのアドレスカウンタ回路に関するものである。

一般に、Ｃ−ＭＯＳゲートアレイ　ＬＳＩはマスクチッ
プの種類によって、その中に収容できる最大のベーシッ
クセル数（以下、　Ｂ、Ｃ数と省略する）が決まる。

ここで、Ｂ、Ｃと云うのはＭＯＳ−ＦＥＴ　４個で構成
された基本セルのことを云うが、例えばＮＡＮＤゲート
の場合は１個のＢ、Ｃで構成され（Ｂ、Ｃ数が１と云う
）、フリップフロップやＯＲゲートなどの他の回路（論
理セルと云う）もＢ、Ｃが幾つか集まって構成される。

そこで、ＬＳＩを設計する際には、例えばより多くの機
能を持った回路を収容することにより、より汎用性のあ
るＬＳＩ　となる様にすることがある。

この場合、アドレスカウンタ回路のＢ、Ｃｆｉをできる
だけ小さくすることが必要である。

〔従来の技術〕

第４図は従来例のブロック図、第５図は第４図の動作説
明図を示す。尚、第５図中の左側の符号は第４図中の同
じ符号の部分の波形を示す。以下、Ｍ番地からＮ番地ま
でまでのメモリアドレスを送出するとして第５図を参照
しながら第４図の動作を説明する。

先ず、Ｍ番地からＮ番地までのメモリアドレスを発生す
る為、Ｎ番地に対応するカウント値からＭ番地に対応す
るカウント値の差のカラン）ＤＳを求める。そして、こ
のカウント数Ｓだけカウントアツプした時、キャリが送
出される様なカウント値がラフチクロック（以下、ラン
チＣＫと省略する）を用いてレジスタ３に設定された後
、ロードパルスでカウンタ４に初期値としてロードされ
る。

又、先頭アドレスをＭ番地に設定し、ランチＣＫを用い
てこの先頭アドレスに対応するカランＮＵがレジスタ１
に設定されるが、カウンタ２にロードパルスが加えられ
た時、このカランＨａが初期値としてカウンタにロード
される（第５図−〇〜■参照）。

さて、これらのカウンタ２，４には常時、タイミングＣ
Ｋが加えられているのでロードされた初期値からカウン
トを開始して自動的にインクリメントし、カウンタ２は
カウント値を逐次、送出するが、カウンタ４はＳだけカ
ウントアンプするとＣＯ端子からキャリー（ストップビ
ット）を送出してカウンタ２のＥ端子に加える。

そこで、カウンタ２は動作を停止するが、この時のカウ
ント値がメモリアドレスのＮ番地に対応する（第５図−
■、■参照）。

尚、メモリ制御回路（図示せず）はカウンタ２及び４が
カウント動作を開始すると、第５図−■に示す様なライ
トイネーブル信号等のメモリ制御信号をメモリ５に送出
するので、入力したメモリアドレスにデータを書き込み
、又は読み出すことができるが、カウンタ２のカウント
動作が停止すると、メモリ制御回路はこの制御信号の送
出を停止する。

〔発明が解決しようとする問題点〕

ここで、第４図に示す回路のＢ、Ｃ数をＬＳＩカタログ
から求めるとカウンタは約１００．レジスタは約３０と
なっているので全体で約２６０となる。

そこで、この数をより小さくしなければならないと云う
問題点がある。

〔問題点を解決する為の手段〕

第１図本発明の原理ブロック図を示す。

図中、６は入力する第１の設定値を記憶し１次に入力す
る第２の設定値を記憶する記憶手段で、７は該記憶手段
から出力された第１の設定値から手段であり、８は該計
数手段の出力が該第２の設定値と一致したことを検出し
た時に出力を送出する該一致検出手段である。

〔作用〕

本発明はＭ番地からＮ番地のアドレスを送出する為、Ｍ
番地のアドレスに対応する第１の設定値を記憶手段６を
介して計数手段７に初期値としてロードし、この初期値
から計数動作を開始させて計数値を逐次、出力すると共
に、一致検出手段８に加える。

そして、Ｎ番地のアドレスに対応する第２の設定値を記
憶手段６を介して一致検出手段８に加えて該計数値と比
較させ、一致したことを検出した時に出力を送出して計
数手゛段７の計数動作を停止させる様な回路構成にする
ことにより、アドレスカウンタ回路のＢ、Ｃ数が従来の
約７０χになる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。ここで、第３図中の左側の符号は
第２図中の同じ符号の部分の波形を示す。

又、レジスタ６１は記憶手段６の構成部分、カウンタ７
１は計数手段７の構成部分、インバータ８１゜排他的Ｎ
ＯＲゲート８２．フリップフロップ８３は一致検出手段
８の構成部分を示す。以下、従来例と同じくＭ番地から
Ｎ番地のアドレスを送出するとして第３図を参照して第
２図の動作を説明する。

先ず、第３図−■の左側に示すＭ番地の先頭アドレスに
対応するカウント値（上記の第１の設定値に対応）を、
第３図−■に示す様にランチＣＫのタイミングでレジス
タ６１に設定した後、カウンタ７１に第３図−■、■に
示すロード信号とタイミングＣＫとを加えて、このＣＫ
の立上り点で上記のカウント値をロードする。

そこで、カウンタ７１は第３図−〇のタイミングＣＫの
立上りでカウント値をカウントアンプし、第３図−■に
示す様に逐次１メモリアドレスとしてメモリ（図示せず
）と排他的ＮＯＲゲート（以下、ＥＸ−ＮＯＲと省略す
る）８２に送出する。

一方、第３図−■に示す様に第２の設定値に対応するＮ
番地に対応するカウント値をレジスタ６１に設定すると
、この設定値は同じ＜　ＥＸ−ＮＯＲゲート８２に加え
られ、ここで２つのカウント値の比較が行われ、一致し
たことを検出した時に一致出力をフリップフロップ８３
のＤ端子に加えるので、タイミング信号の立下り点で第
３図−■に示す様な停止信号を送出し、カウンタ７１の
動作を停止させると共に、ｃｐｕ　＜図示せず）に対し
て割り込みを上げる。

ＣＰＵは割り込みを受は付けた後、ステータスを読み出
し、フリップフロップ８３．カウンタ７１に加えてこれ
らを初期状態にする。

即ち、Ｂ、Ｃ数の小さなＥＸ−ＮＯＲゲート（約３０）
。

フリップフロップ（約１０）を用いて同一の機能が得ら
れ様にしたので、この回路のＢ、Ｃ数は約１７０となり
約９０　Ｂ、Ｃ削減される。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、Ｂ、Ｃ数が削
減されると云う効果がある。

これにより汎用性のあるＬＳＩが構成される可能性が高
くなる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ６は記憶手段、 本発明カ、索埋プロノフ図 ′８１　　図 本尋５［１月め丸桐ヒイ多゛）　０フ・口　・り田第２
日の動作脆明圓 系　３　図 従米イ列のア゛ロック図 瞳ｌ門

Claims (1)

1. 【特許請求の範囲】 入力する第１の設定値を記憶し、次に入力する第２の設
   定値を記憶する記憶手段（６）と、該記憶手段から出力
   された第１の設定値から計数を開始して逐次、計数値を
   出力するが、一致検出手段（８）の出力が入力した時に
   計数を停止する計数手段（７）と、 該計数手段の出力が該第２の設定値と一致したことを検
   出した時に出力を送出する該一致検出手段（８）とを有
   することを特徴とするアドレスカウンタ回路。