JPH01303987A - 遅延誤差補正装置 - Google Patents
遅延誤差補正装置Info
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- JPH01303987A JPH01303987A JP63136163A JP13616388A JPH01303987A JP H01303987 A JPH01303987 A JP H01303987A JP 63136163 A JP63136163 A JP 63136163A JP 13616388 A JP13616388 A JP 13616388A JP H01303987 A JPH01303987 A JP H01303987A
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- 230000001360 synchronised effect Effects 0.000 claims description 19
- 238000001514 detection method Methods 0.000 abstract description 27
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- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 5
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Landscapes
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[a業上の利用分野]
この発明は、人力された複数の信号を処理する装置にお
いて、入力信号間の遅延誤差および当該処理装置内にお
いて発生する各信号間の遅延誤差を取り除く遅延誤差補
正装置に関する。
いて、入力信号間の遅延誤差および当該処理装置内にお
いて発生する各信号間の遅延誤差を取り除く遅延誤差補
正装置に関する。
[従来の技術]
以下、テレビジョン信号(以下、rTVTV信号いう)
の処理装置を例に説明する。
の処理装置を例に説明する。
NTSC,PAL等の従来のTV信号に代って、より精
細度が高く、臨場感のあるTV画面を提供できるTV信
号の実用化が検討されてい・る。
細度が高く、臨場感のあるTV画面を提供できるTV信
号の実用化が検討されてい・る。
その中の一つであるハイビジョン信号は、走査線が11
25本、画面の縦横比が9:16、輝度信号の帯域幅が
20MHzであり、NTSC信号の5倍の情報量を伝送
することが可能である。
25本、画面の縦横比が9:16、輝度信号の帯域幅が
20MHzであり、NTSC信号の5倍の情報量を伝送
することが可能である。
ハイビジョン信号の伝送には、1チヤンネル伝送が可能
であり、しかも輝度信号と色差信号との間のクロストー
クが発生しない時分割多重信号(以下、r T C14
X号」という)が用いられる。
であり、しかも輝度信号と色差信号との間のクロストー
クが発生しない時分割多重信号(以下、r T C14
X号」という)が用いられる。
第6図は従来のTV信号用のTCIエンコーダの構成を
示すブロック回路図であり、第7図はその動作を説明す
るための各部の信号波形図である。
示すブロック回路図であり、第7図はその動作を説明す
るための各部の信号波形図である。
第6図において、(la) 、 (lb) 、 (lc
)は、それぞれ人力R,G、B信号の帯域幅を制限する
低域通過フィルタ(以下、rLPFJという) 、
(2a) 、 (2b) 。
)は、それぞれ人力R,G、B信号の帯域幅を制限する
低域通過フィルタ(以下、rLPFJという) 、
(2a) 、 (2b) 。
(2c)は各信号の直流分を再生するクランプ回路、(
3a) 、 (3b) 、 (3c)は、アナログR,
G、B信号をディジタルR,G、B信号に変換するA/
D変換器、(lO)は、人力されたR、G、B信号を、
輝度信号(以下、「Y信号」という)と2つの色差信号
(以下、rPB、PR信号」という)とに分離して出力
するマトリックス回路、(U)は、Y。
3a) 、 (3b) 、 (3c)は、アナログR,
G、B信号をディジタルR,G、B信号に変換するA/
D変換器、(lO)は、人力されたR、G、B信号を、
輝度信号(以下、「Y信号」という)と2つの色差信号
(以下、rPB、PR信号」という)とに分離して出力
するマトリックス回路、(U)は、Y。
PB、PR信号をTCI信号に変換する時分割多重回路
、(54)は、同期信号(以下、rSYNC信号」とい
う)から水平同期信号H3および垂直同期信号■Sを分
離して出力すると共に、クランプパルスPcを出力する
同期分離回路、(55)は水平同期信号H3に同期した
クロック信号を発生するPLL回路であり、マトリック
ス回路(lO)には、PR,PR信号の帯域幅をY信号
の局に制限するディジタルLPFが含まれている。
、(54)は、同期信号(以下、rSYNC信号」とい
う)から水平同期信号H3および垂直同期信号■Sを分
離して出力すると共に、クランプパルスPcを出力する
同期分離回路、(55)は水平同期信号H3に同期した
クロック信号を発生するPLL回路であり、マトリック
ス回路(lO)には、PR,PR信号の帯域幅をY信号
の局に制限するディジタルLPFが含まれている。
次に動作について説明する。入力されたアナログR,G
、B信号の形態を、第7図(a) 、 (b) 、 (
c)に示す°。ここで、IHは1水平走査期間を表わし
ている。各信号の!H期間は、映像信号期間と水平ブラ
ンキング期間とからなっている。
、B信号の形態を、第7図(a) 、 (b) 、 (
c)に示す°。ここで、IHは1水平走査期間を表わし
ている。各信号の!H期間は、映像信号期間と水平ブラ
ンキング期間とからなっている。
5YNC信号の形態は、第7図(d)に示すように、水
平ブランキング期間および図示していない垂直ブランキ
ング期間に負極性のパルスを有してい−る。PLL回路
(55)は、同期分離回路(54)で分離された水平同
期信号HSを受けてこれに同期したクロック信号を発生
する。他方、L P F (la)、(lb) 、 (
lc)によって帯域制限されたR、G、B信号は、クラ
ンプ回路(2a) 、 (2b) 、 (2c)にてそ
れぞれクランプされ、直流分が再生される。このとぎ使
用するクランプパルスPcは、同期分離回路(54)か
ら出力される。A/D変換器(3a) 、 (3b)
、(3c)では、R,G、B信号がPLL回路(55)
の出力であるクロック信号によってサンプリングされ、
ディジタルJ G、B信号に変換される。マトリックス
回路(10)は、ディジタルR,G、B信号をディジタ
ルY、PB、PRrg号に変換し、次いで、このPa、
PR信号の帯域幅を内蔵しているディジタルLPFで局
に制限して出力する。時分割多重回路(55)は、IH
を単位とする動作を行い、ディジタルY、PB 、PR
信号を184位に時間軸圧縮して時分割多重し、更に同
期信号を付加して、第7図(e)に示すTCI信号を作
成する。ここで、PB、PR信号の時間軸圧縮率は、Y
信号の3倍になっている。TCI信号は、この後図示し
ていないD/A変換器で、D/A変換され、アナログ信
号の形態で伝送される。
平ブランキング期間および図示していない垂直ブランキ
ング期間に負極性のパルスを有してい−る。PLL回路
(55)は、同期分離回路(54)で分離された水平同
期信号HSを受けてこれに同期したクロック信号を発生
する。他方、L P F (la)、(lb) 、 (
lc)によって帯域制限されたR、G、B信号は、クラ
ンプ回路(2a) 、 (2b) 、 (2c)にてそ
れぞれクランプされ、直流分が再生される。このとぎ使
用するクランプパルスPcは、同期分離回路(54)か
ら出力される。A/D変換器(3a) 、 (3b)
、(3c)では、R,G、B信号がPLL回路(55)
の出力であるクロック信号によってサンプリングされ、
ディジタルJ G、B信号に変換される。マトリックス
回路(10)は、ディジタルR,G、B信号をディジタ
ルY、PB、PRrg号に変換し、次いで、このPa、
PR信号の帯域幅を内蔵しているディジタルLPFで局
に制限して出力する。時分割多重回路(55)は、IH
を単位とする動作を行い、ディジタルY、PB 、PR
信号を184位に時間軸圧縮して時分割多重し、更に同
期信号を付加して、第7図(e)に示すTCI信号を作
成する。ここで、PB、PR信号の時間軸圧縮率は、Y
信号の3倍になっている。TCI信号は、この後図示し
ていないD/A変換器で、D/A変換され、アナログ信
号の形態で伝送される。
以上のように構成されたTCIエンコーダをハイビジョ
ン信号に適用すると、以下に説明する問題が生じる。す
なわち、テレビジョン学会技術報告Vo1.11. N
o、9. l)D、13〜18.1987、「ハイビジ
ョン同期信号規格について」において述べられているよ
うに、ハイビジョン信号では各チャンネル間(例えば、
R,G、B信号)の遅延誤差の検知限は3.5nsであ
る。
ン信号に適用すると、以下に説明する問題が生じる。す
なわち、テレビジョン学会技術報告Vo1.11. N
o、9. l)D、13〜18.1987、「ハイビジ
ョン同期信号規格について」において述べられているよ
うに、ハイビジョン信号では各チャンネル間(例えば、
R,G、B信号)の遅延誤差の検知限は3.5nsであ
る。
他方、同軸ケーブルでR,G、B信号を100 m伝送
すると、±15ns程度の遅延時間偏差が生じ得る。第
6図に示したTCIエンコーダでは、R,G、B信号を
伝送する同軸ケーブルおよびL P F (la)、(
lb)、(lc)による遅延時間の誤差には無関係に処
理を行っているので、各信号の時間軸がずれたままY、
PR、PR信号、さらにはTCI信号に変換されること
が起こり得る。そして、−変時間軸がずれたままICT
信号に変換されてしまうと、元の信号に復元することは
不可能である。
すると、±15ns程度の遅延時間偏差が生じ得る。第
6図に示したTCIエンコーダでは、R,G、B信号を
伝送する同軸ケーブルおよびL P F (la)、(
lb)、(lc)による遅延時間の誤差には無関係に処
理を行っているので、各信号の時間軸がずれたままY、
PR、PR信号、さらにはTCI信号に変換されること
が起こり得る。そして、−変時間軸がずれたままICT
信号に変換されてしまうと、元の信号に復元することは
不可能である。
上記文献では、各信号の遅延時間差を検出するために、
各信号に3値開期信号を付加することを提案している。
各信号に3値開期信号を付加することを提案している。
第8図は、当該文献中に示されている同期分離回路のブ
ロック回路図であり、第9図はその動作を説明するため
の各部の信号波形図である。第8図において、(61)
はLPF、(62)はピーククランプ回路、(63)
、 (66) はコンパレータ回路、(64)はモノマ
ルチ回路、(65)はペデスタルクランプ回路、(67
)はAND回路である。
ロック回路図であり、第9図はその動作を説明するため
の各部の信号波形図である。第8図において、(61)
はLPF、(62)はピーククランプ回路、(63)
、 (66) はコンパレータ回路、(64)はモノマ
ルチ回路、(65)はペデスタルクランプ回路、(67
)はAND回路である。
次に動作を説明する。入力信号は、第9図(a)に示す
ような3値開期信号が付加された映像信号である。ここ
で、3値開期信号は、ペデスタルレベルLPを中心とし
て正負両方向に変化する信号である。第8図のコンパレ
ータ回路(63)において、入力信号が第9図(a)に
示す負のしきい値Ln以下になったことを検知すると、
次段のモノマルチ回路(64)は第9図(b)に示すよ
うに、その時点から所定時間ハイレベルのパルスを発生
する。他方、ペデスタルクランプされた入力信号は、コ
ンパレータ(66)にてペデスタルレベルLp と比較
され、コンパレータ(66)の出力は第9図(c)に示
すような出力波形になり、AND回路(67)にてモノ
マルチ(64)の出力と論理積演算が行われて、第9図
(d)に示す出力が得られる。この出力の立上りが映像
信号の位相基・準となる。すなわち、各入力信号に3値
開期信号を付加することにより、各入力信号の位相基準
を検出することができる。
ような3値開期信号が付加された映像信号である。ここ
で、3値開期信号は、ペデスタルレベルLPを中心とし
て正負両方向に変化する信号である。第8図のコンパレ
ータ回路(63)において、入力信号が第9図(a)に
示す負のしきい値Ln以下になったことを検知すると、
次段のモノマルチ回路(64)は第9図(b)に示すよ
うに、その時点から所定時間ハイレベルのパルスを発生
する。他方、ペデスタルクランプされた入力信号は、コ
ンパレータ(66)にてペデスタルレベルLp と比較
され、コンパレータ(66)の出力は第9図(c)に示
すような出力波形になり、AND回路(67)にてモノ
マルチ(64)の出力と論理積演算が行われて、第9図
(d)に示す出力が得られる。この出力の立上りが映像
信号の位相基・準となる。すなわち、各入力信号に3値
開期信号を付加することにより、各入力信号の位相基準
を検出することができる。
なお、入力信号に付加されている同期信号は、3値波形
に限られるものではないが、2直波形あるいはブラック
バーストとの比較において、位相基準検出精度の点で優
っていることが上記文献で報告されている。
に限られるものではないが、2直波形あるいはブラック
バーストとの比較において、位相基準検出精度の点で優
っていることが上記文献で報告されている。
なお、上記文献のほか、複数の入力信号それぞれに同期
信号を付加して、各信号の位相基準を得る提案もなされ
ているが、基準位相を得た後に、どのような手段で遅延
誤差を補正するかについては開示されていない。
信号を付加して、各信号の位相基準を得る提案もなされ
ているが、基準位相を得た後に、どのような手段で遅延
誤差を補正するかについては開示されていない。
[発明が解決しようとする課題]
従来の、複数の入力信号を入力とする処理装置において
は、各入力信号間の遅延誤差が補正されないため、例え
ばハイビジョン信号を処理すると各信号間の遅延誤差が
検知限以上になって画質の劣化を起こす可能性が大きい
という問題点があった。
は、各入力信号間の遅延誤差が補正されないため、例え
ばハイビジョン信号を処理すると各信号間の遅延誤差が
検知限以上になって画質の劣化を起こす可能性が大きい
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数の入力信号間の遅延誤差を自動的に精度
良く補正できる遅延誤差補正装置を得ることを目的とす
る。
たもので、複数の入力信号間の遅延誤差を自動的に精度
良く補正できる遅延誤差補正装置を得ることを目的とす
る。
[課題を解決するための手段]
この発明に係る遅延誤差補正装置は、同じ種類の同期信
号を有する複数の入力信号のうち基準となる入力信号の
同期信号に同期した基準クロックを発生〜する手段と、
この基準クロックの位相を各入力信号の同期信号の位相
に同期するように位相変調したサンプリングクロックを
用いてディジタル信号に変換する手段と、これらのディ
ジタル信号を上記基準クロックに位相が同期した信号に
それぞれ変換する手段と、これらの位相が同期した各デ
ィジタル信号の同期信号間のクロック周期単位の位相差
を検出する手段と、これらの検出された位相差がそれぞ
れ0になるように、各ディジタル信号間の位相差を補正
する手段とを備えたものである。
号を有する複数の入力信号のうち基準となる入力信号の
同期信号に同期した基準クロックを発生〜する手段と、
この基準クロックの位相を各入力信号の同期信号の位相
に同期するように位相変調したサンプリングクロックを
用いてディジタル信号に変換する手段と、これらのディ
ジタル信号を上記基準クロックに位相が同期した信号に
それぞれ変換する手段と、これらの位相が同期した各デ
ィジタル信号の同期信号間のクロック周期単位の位相差
を検出する手段と、これらの検出された位相差がそれぞ
れ0になるように、各ディジタル信号間の位相差を補正
する手段とを備えたものである。
[作用]
基準クロック発生手段は、基準となる入力信号の同期信
号に位相が同期した基準クロックを発生する。入力信号
に変換する手段は、基準クロックを自己の同期信号に位
相が同期するように位相変調し、このクロックをサンプ
リングクロックとしてディジタル信号に変換する。基準
クロックに位相が同期したディジタル信号−に変換する
手段は、各ディジタル信号の各サンプリング点の間の位
相差を補正する。各ディジタル信号の同期信号間の位相
検出回路は、基準とするディジタル信号の同期信号と他
のディジタル信号の同期信号との間のクロック周期単位
の位相差を検出する。位相差を補正する手段は、検出さ
れた位相差がそれぞれ0となるように、当該各ディジタ
ル信号の位相を補正する。
号に位相が同期した基準クロックを発生する。入力信号
に変換する手段は、基準クロックを自己の同期信号に位
相が同期するように位相変調し、このクロックをサンプ
リングクロックとしてディジタル信号に変換する。基準
クロックに位相が同期したディジタル信号−に変換する
手段は、各ディジタル信号の各サンプリング点の間の位
相差を補正する。各ディジタル信号の同期信号間の位相
検出回路は、基準とするディジタル信号の同期信号と他
のディジタル信号の同期信号との間のクロック周期単位
の位相差を検出する。位相差を補正する手段は、検出さ
れた位相差がそれぞれ0となるように、当該各ディジタ
ル信号の位相を補正する。
[発明め実施例]
以下、この発明の一実施例を図面にもとづいて説明する
。第1図はTCIエンコーダの構成を示すブロック回路
図であり、−点鎖線で囲った部分がこの一実施例の遅延
誤差補正装置である。同図において、(la)〜(3c
)および(10) 、 (11)は第6図と同一である
ので説明を省略する。(4)は同期分離回路、(5)は
基準クロックを発生するPLL回路、(6a) 、 (
8b) 、 (6c)は位相検出回路で、基準クロック
と各入力信号の同期信号との位相差を検出する。(7a
) 、 (7b) 、 (7c)は位相変調回路で、そ
れぞれ位相検出回路([ia) 、 (5b) 、 (
6c)の出力に応じてPLL回路(5)から出力される
基準クロックを位相変調する。(8a) 、 (8b)
、 (8c)はタイミング回路で、書き込みと読み出
し゛を非同期で行うことができるFIFO回路で構成さ
れている。(9)は遅延量が固定のシフトレジスタ、(
12b) 、 (12c)は誤差検出回路で、それぞれ
R信号を基準としたときのG信号およびB信号のクロッ
ク周期単位の遅延誤差(位相差)を検出する誤差検出回
路、(+3b)。
。第1図はTCIエンコーダの構成を示すブロック回路
図であり、−点鎖線で囲った部分がこの一実施例の遅延
誤差補正装置である。同図において、(la)〜(3c
)および(10) 、 (11)は第6図と同一である
ので説明を省略する。(4)は同期分離回路、(5)は
基準クロックを発生するPLL回路、(6a) 、 (
8b) 、 (6c)は位相検出回路で、基準クロック
と各入力信号の同期信号との位相差を検出する。(7a
) 、 (7b) 、 (7c)は位相変調回路で、そ
れぞれ位相検出回路([ia) 、 (5b) 、 (
6c)の出力に応じてPLL回路(5)から出力される
基準クロックを位相変調する。(8a) 、 (8b)
、 (8c)はタイミング回路で、書き込みと読み出
し゛を非同期で行うことができるFIFO回路で構成さ
れている。(9)は遅延量が固定のシフトレジスタ、(
12b) 、 (12c)は誤差検出回路で、それぞれ
R信号を基準としたときのG信号およびB信号のクロッ
ク周期単位の遅延誤差(位相差)を検出する誤差検出回
路、(+3b)。
(13c)はシフトレジスタで、それぞれ誤差検出回路
(12b) 、 (12c)の出力に応じて遅延量が変
化する。第2図は、位相検出回路(6a)および位相検
出回路(7a)の〜構成例を示すブロック図で、位相検
出回路(6b) 、 (6c)および位相変調回路(7
b) 、 (’Ic)も同様に構成されている。図にお
いて、(41) 、 (43)はコンパレータ回路、(
42)はモノマルチ回路、(44) 、 (45a)
、 (45b)はラッチ回路、(46a) 、 (46
b)は減算回路、(47)はROM回路、(48)は遅
延回路であり、基準クロックの周期をT、Mを整数とし
て、遅延時間が、d=T/Mから(M−1)dまでd刻
みに増加する(M−1)個の遅延素子から成っている。
(12b) 、 (12c)の出力に応じて遅延量が変
化する。第2図は、位相検出回路(6a)および位相検
出回路(7a)の〜構成例を示すブロック図で、位相検
出回路(6b) 、 (6c)および位相変調回路(7
b) 、 (’Ic)も同様に構成されている。図にお
いて、(41) 、 (43)はコンパレータ回路、(
42)はモノマルチ回路、(44) 、 (45a)
、 (45b)はラッチ回路、(46a) 、 (46
b)は減算回路、(47)はROM回路、(48)は遅
延回路であり、基準クロックの周期をT、Mを整数とし
て、遅延時間が、d=T/Mから(M−1)dまでd刻
みに増加する(M−1)個の遅延素子から成っている。
(49)はセレクタ回路である。
第3図は誤差検出回路(12b)の−構成例のブロック
回路図で、誤差検出回路(12c)も同様に構成されて
いる。図において、Hla) 、 (31b)は人力さ
れたディジタル信号の大小を判定するコンパレータ回路
、(32)はコンパレータ回路H1a) 、 (31b
)の出力を受けて次段のカウンタ(33)の制御信号を
発生するカウンタ制御回路、(34)はカウンタ(33
)の出力をラッチするラッチ回路、(35)はラッチ回
路(34)の出力をアドレス信号とするROM回路であ
る。
回路図で、誤差検出回路(12c)も同様に構成されて
いる。図において、Hla) 、 (31b)は人力さ
れたディジタル信号の大小を判定するコンパレータ回路
、(32)はコンパレータ回路H1a) 、 (31b
)の出力を受けて次段のカウンタ(33)の制御信号を
発生するカウンタ制御回路、(34)はカウンタ(33
)の出力をラッチするラッチ回路、(35)はラッチ回
路(34)の出力をアドレス信号とするROM回路であ
る。
この実施例においては、同期分離回路(4)およびPL
L回路(5)で基準クロック発生手段を構成している。
L回路(5)で基準クロック発生手段を構成している。
また、位相検出回路(6a)、位相変調回路(7a)お
よびA/D変換器(3a)でR信号を自己の同期信号に
位相同期したサンプリングクロックでディジタル信号に
変換する手段を構成しており、G信号系およびB信号系
についてもそれぞれ同様である。
よびA/D変換器(3a)でR信号を自己の同期信号に
位相同期したサンプリングクロックでディジタル信号に
変換する手段を構成しており、G信号系およびB信号系
についてもそれぞれ同様である。
また、タイミング回路(8a) 、 (8b)および(
8C)は、ディジタルR9G、B各信号の標本点の位相
を、基準クロックの位相に同期させる手段を構成してい
る。
8C)は、ディジタルR9G、B各信号の標本点の位相
を、基準クロックの位相に同期させる手段を構成してい
る。
また、誤差検出手段(12b)および(12c)は、デ
ィジタルR信号の同期信号と、ディジタルG信号および
B信号の各同期信号とのクロック周期単位の位相差(遅
延誤差)を検出する手段を構成している。
ィジタルR信号の同期信号と、ディジタルG信号および
B信号の各同期信号とのクロック周期単位の位相差(遅
延誤差)を検出する手段を構成している。
さらに、シフトレジスタ(13b)および(+3c)は
、ディジタルR信号とディジタルG信号およびB信号と
の位相差が0となるようにクロック周期単位で補正する
手段を構成している。
、ディジタルR信号とディジタルG信号およびB信号と
の位相差が0となるようにクロック周期単位で補正する
手段を構成している。
次に、上記構成の動作について説明する。
入力信号であるR、G、B信号にはそれぞれ第9図(a
)に示した3値開期信号が付加されているものとする。
)に示した3値開期信号が付加されているものとする。
また、同期分離回路(4)は第8図に示した構成のうち
、L P F (61)、ピーククランプ回路(62)
、コンパレータ回路(63)およびモノマルチ回路(6
4)の回路系のみで構成されており、モノマルチ回路(
64)の出力を水平同期信号HSとして出力する。PL
L回路(5) は水平同期信号H5を受けて、基準クロ
ックを発生する。この実施例では、基準クロックをR,
G、B信号の各同期信号それぞれに対応して位相変調し
てR,G。
、L P F (61)、ピーククランプ回路(62)
、コンパレータ回路(63)およびモノマルチ回路(6
4)の回路系のみで構成されており、モノマルチ回路(
64)の出力を水平同期信号HSとして出力する。PL
L回路(5) は水平同期信号H5を受けて、基準クロ
ックを発生する。この実施例では、基準クロックをR,
G、B信号の各同期信号それぞれに対応して位相変調し
てR,G。
B信号の同期信号に同期したサンプリングクロックを発
生するように構成したものである。
生するように構成したものである。
まず第2図に示した位相検出回路(6a)および位相変
調回路(7a)の動作を、第4図に示した各部の信号波
形図を用いて説明する。
調回路(7a)の動作を、第4図に示した各部の信号波
形図を用いて説明する。
コンパレータ(41)の一方の入力には、負のしきい値
Lnが入力される。このしぎい値Lnは、第4図(a)
に示したペデスタルレベルLpと、3値開期信号の負極
性同期部の下辺のレベルLbとの中間値のレベルに設定
されている。なお、3値開期信号のLpからLbへの立
下り時間、および正極性同期部の上辺のレベルLtから
1、pへの立下り時間は共に基準クロックの1周期Tで
あり、図中のQ印はA/D変換器(3a)における標本
点を表わしている。コンパレータ(41)は時刻tlに
おいて、A/D変換器(3a)の出力値がしきい値Ln
以下になったことを検知する。これに応じて、モノマル
チ回路(42)は同図(b) に示すように時刻tlか
らt3まで、ハイレベルの信号を出力する。セレクタ(
49)は、モノマルチ(42)の出力がハイレベルのと
きはROM (47)の出力によらず基準クロックをそ
のまま出力する。次に時刻t2において、コンパレータ
(43)がA/D変換器(3a)の出力値がペデスタル
レベルLp以上になったことを検知すると、その時点で
のA/D変換器(3a)の出力値Bをラッチ(45b)
に、またラッチ(44)に保持されている1クロツク前
の出力値Aを(45a)にそれぞれラッチする。減算器
(46a)。
Lnが入力される。このしぎい値Lnは、第4図(a)
に示したペデスタルレベルLpと、3値開期信号の負極
性同期部の下辺のレベルLbとの中間値のレベルに設定
されている。なお、3値開期信号のLpからLbへの立
下り時間、および正極性同期部の上辺のレベルLtから
1、pへの立下り時間は共に基準クロックの1周期Tで
あり、図中のQ印はA/D変換器(3a)における標本
点を表わしている。コンパレータ(41)は時刻tlに
おいて、A/D変換器(3a)の出力値がしきい値Ln
以下になったことを検知する。これに応じて、モノマル
チ回路(42)は同図(b) に示すように時刻tlか
らt3まで、ハイレベルの信号を出力する。セレクタ(
49)は、モノマルチ(42)の出力がハイレベルのと
きはROM (47)の出力によらず基準クロックをそ
のまま出力する。次に時刻t2において、コンパレータ
(43)がA/D変換器(3a)の出力値がペデスタル
レベルLp以上になったことを検知すると、その時点で
のA/D変換器(3a)の出力値Bをラッチ(45b)
に、またラッチ(44)に保持されている1クロツク前
の出力値Aを(45a)にそれぞれラッチする。減算器
(46a)。
(46b)はそれぞれ(Lp−A)、(B−Lp)を演
算し、ROM (47)のアドレスとして出力する。
算し、ROM (47)のアドレスとして出力する。
ROM (47)には、アドレスの値に応じて、基準位
相点をサンプリング点とするためには基準クロックをど
れだけシフトしたらよいか、すなわち、セレクタ(49
)にて遅延量0から(M−1)dまでのM個の遅延クロ
ックのなかから、位相が一致する遅延素子の出力を選択
する制御データが書き込まれている。したがって、時刻
t3においてモノマルチ(42)の出力がロウレベルに
なった後は、位相変調器(7a)の出力は、3値開期信
号の後半部および映像信号部と常に所定の位相関係にあ
るクロックとなる。(例えば、第4図(a)に示すよう
に、3値開期信号の正極性パルスの立下り部の開始点と
終了点、がそれぞれ標本点と一致する。)第1図におい
て、タイミング回路(8a)はFIFO回路で構成され
ており、書餘込み制御は位相変調回路(7a)の出力、
すなわち位相変調クロックを使用して行われ、読み出し
は基準クロックを用いて行われる。タイミング回路(8
a)の入出力間の遅延時間Tdは、 Td = (K±α)T ただし K:2以上の整数 α:0≦αく1 で表される。
相点をサンプリング点とするためには基準クロックをど
れだけシフトしたらよいか、すなわち、セレクタ(49
)にて遅延量0から(M−1)dまでのM個の遅延クロ
ックのなかから、位相が一致する遅延素子の出力を選択
する制御データが書き込まれている。したがって、時刻
t3においてモノマルチ(42)の出力がロウレベルに
なった後は、位相変調器(7a)の出力は、3値開期信
号の後半部および映像信号部と常に所定の位相関係にあ
るクロックとなる。(例えば、第4図(a)に示すよう
に、3値開期信号の正極性パルスの立下り部の開始点と
終了点、がそれぞれ標本点と一致する。)第1図におい
て、タイミング回路(8a)はFIFO回路で構成され
ており、書餘込み制御は位相変調回路(7a)の出力、
すなわち位相変調クロックを使用して行われ、読み出し
は基準クロックを用いて行われる。タイミング回路(8
a)の入出力間の遅延時間Tdは、 Td = (K±α)T ただし K:2以上の整数 α:0≦αく1 で表される。
G信号系、およびB信号系におけるディジタル信号に変
換するまでの動作は同様であるが、タイミング回路(8
b) 、 (8c)においては、上記にの値をタイミン
グ回路(8a)の′値よりも大きく設定し、タイミング
回路(8b) 、(8c)の出力よりも必ず遅れている
ようにする。ここで、タイミング回路(8a)の出力と
タイミング回路(8b) 、 (8c)の出力とを比較
すると、その遅延時間差はクロック周期Tの整数倍にな
っている。すなわち、クロック周期T以下の位相補正は
完了しており、残るT単位の補正は、以下のように行わ
れる。なお、説明はG信号系について行う、B信号系に
ついても同様である。
換するまでの動作は同様であるが、タイミング回路(8
b) 、 (8c)においては、上記にの値をタイミン
グ回路(8a)の′値よりも大きく設定し、タイミング
回路(8b) 、(8c)の出力よりも必ず遅れている
ようにする。ここで、タイミング回路(8a)の出力と
タイミング回路(8b) 、 (8c)の出力とを比較
すると、その遅延時間差はクロック周期Tの整数倍にな
っている。すなわち、クロック周期T以下の位相補正は
完了しており、残るT単位の補正は、以下のように行わ
れる。なお、説明はG信号系について行う、B信号系に
ついても同様である。
R信号は、遅延量が固定のシフトレジスタ(9)を経由
し、他方、G信号は遅延量が可変のシフトレジスタ(1
3b)を経由する。そこで、シフトレジスタ(13b)
の遅延量を、タイミング回路(8a)と(8b)の出力
の関係にもとづいて誤差検出回1 (12b)で決定す
ることにより、R,G信号間の遅延誤差を解消するので
ある。ここで、当然のことながら、シフトレジスタ(1
3b)の遅延量はシフトレジスタ(9) の遅延量より
も小さい。
し、他方、G信号は遅延量が可変のシフトレジスタ(1
3b)を経由する。そこで、シフトレジスタ(13b)
の遅延量を、タイミング回路(8a)と(8b)の出力
の関係にもとづいて誤差検出回1 (12b)で決定す
ることにより、R,G信号間の遅延誤差を解消するので
ある。ここで、当然のことながら、シフトレジスタ(1
3b)の遅延量はシフトレジスタ(9) の遅延量より
も小さい。
次に、第3図に示した誤差検出回路(12b)の動作を
、第5図に余した各部の信号波形図を用いて説明する。
、第5図に余した各部の信号波形図を用いて説明する。
この回路は、図には示していないが、位相検出回路(6
a)中のモノマルチ回路(42) (第2図図示)の出
力を受けて、R信号とG信号の少なくとも一方が入力し
ているときは動作状態にあるように構成されている。タ
イミング回路(8a)の出力ア(第5図(a)図示)お
よび(8b)の出カイ(第5図(b)図示)は、それぞ
れコンパレータ(31a)および(31b)に入力され
、共通のしきい値Lqと比較される。第5図 (a)
、 (b)は、コンパレータ(31a) 、 (31b
)の入力波形の3値開期信号の部分を、アナログ信号の
形態で示しており、図中の○印は標本点である。コンパ
レータ(31a)。
a)中のモノマルチ回路(42) (第2図図示)の出
力を受けて、R信号とG信号の少なくとも一方が入力し
ているときは動作状態にあるように構成されている。タ
イミング回路(8a)の出力ア(第5図(a)図示)お
よび(8b)の出カイ(第5図(b)図示)は、それぞ
れコンパレータ(31a)および(31b)に入力され
、共通のしきい値Lqと比較される。第5図 (a)
、 (b)は、コンパレータ(31a) 、 (31b
)の入力波形の3値開期信号の部分を、アナログ信号の
形態で示しており、図中の○印は標本点である。コンパ
レータ(31a)。
(31b)の出力つ、工は、それぞれ第5図(c) 、
(d)のようになる。カウンタ制御回路(32)は、
コンパレータ(31a) 、 (31b)の出力つ、工
および基準クロックを入力として、第5図(e) 、
(f) 、 (g) に示す信号オ、力、キを出力する
。信号部はカウンタ(33)のカウント動作期間を指定
する信号であり、信号力はカウンタ(33)のカウント
値を所定の値にプリセットするタイミングを与える信号
であり、イ2号キはラッチ回路(34)のラッチクロッ
クとして使用する信号である。すなわち、カウンタ(3
3)はコンパレータ(31a)の出力つの立下りに同期
して所定値にプリセットされると共に、カウント動作が
開始される。そして、コンパレータ(31b)の出カニ
の立下りに同期してカウント動作は停止し、その時点に
おけるカウント値がラッチ回路(34)に保持される。
(d)のようになる。カウンタ制御回路(32)は、
コンパレータ(31a) 、 (31b)の出力つ、工
および基準クロックを入力として、第5図(e) 、
(f) 、 (g) に示す信号オ、力、キを出力する
。信号部はカウンタ(33)のカウント動作期間を指定
する信号であり、信号力はカウンタ(33)のカウント
値を所定の値にプリセットするタイミングを与える信号
であり、イ2号キはラッチ回路(34)のラッチクロッ
クとして使用する信号である。すなわち、カウンタ(3
3)はコンパレータ(31a)の出力つの立下りに同期
して所定値にプリセットされると共に、カウント動作が
開始される。そして、コンパレータ(31b)の出カニ
の立下りに同期してカウント動作は停止し、その時点に
おけるカウント値がラッチ回路(34)に保持される。
ROM回路(35)は、ラッチ回路(34)の出力をア
ドレス入力とし、各アドレスに予め書き込まれたデータ
を出力する。このデータは、第1図に示すシフトレジス
タ(13b)の遅延量を決定するものであり、シフトレ
ジスタ(9)の出力とシフトレジスタ(13b)の出力
間の遅延誤差が0になるように設定されている。シフト
レジスタ(13b)からは、ディジタルR侶号に対する
遅延誤差が補正されたディジタルG侶号が出力される。
ドレス入力とし、各アドレスに予め書き込まれたデータ
を出力する。このデータは、第1図に示すシフトレジス
タ(13b)の遅延量を決定するものであり、シフトレ
ジスタ(9)の出力とシフトレジスタ(13b)の出力
間の遅延誤差が0になるように設定されている。シフト
レジスタ(13b)からは、ディジタルR侶号に対する
遅延誤差が補正されたディジタルG侶号が出力される。
同様に、シフトレジスタ(13c)からも遅延誤差が補
正されたディジタルB信号が出力されるので1、その結
果、遅延誤差のないディジタルR1G、B信号がマトリ
ックス回路(10)に入力されることになる。
正されたディジタルB信号が出力されるので1、その結
果、遅延誤差のないディジタルR1G、B信号がマトリ
ックス回路(10)に入力されることになる。
なお、上記実施例では各信号が3値開期信号を有してい
る場合について説明したが、同期信号はこれに限られる
ものではなく、負極性の同期信号あるいは負極性の同期
信号と正弦波バースト信号の組合せ等、他の同期信号で
あってもよい。
る場合について説明したが、同期信号はこれに限られる
ものではなく、負極性の同期信号あるいは負極性の同期
信号と正弦波バースト信号の組合せ等、他の同期信号で
あってもよい。
また、上記実施例では、R,G、B映像信号を人力する
場合を示したが、入力信号はこれに限られるものではな
く、同種の同期信号が付加されている信号であれば同様
の効果が得られる。
場合を示したが、入力信号はこれに限られるものではな
く、同種の同期信号が付加されている信号であれば同様
の効果が得られる。
また、上記実施例では、同期分離回路とPLL回路を用
いてR信号の同期信号から基準クロックを発生したが、
この構成に限られるものではない。
いてR信号の同期信号から基準クロックを発生したが、
この構成に限られるものではない。
また、上記実施例ではシフトレジスタ(9)を設けたが
、タイミング回路(8a)の遅延量を他のタイミング回
路(8b) 、 (8c)の遅延量より大きく設定すれ
ば省略することができる。
、タイミング回路(8a)の遅延量を他のタイミング回
路(8b) 、 (8c)の遅延量より大きく設定すれ
ば省略することができる。
さらに、第2図に示した位相検出回路1位相変調回路、
および第3図に示した誤差検出回路は、同一の機能を有
するものであればその構成は問わない。
および第3図に示した誤差検出回路は、同一の機能を有
するものであればその構成は問わない。
[発明の効果]
以上のように、この発明によれば複数の入力信号の同期
信号で、基準クロックを位相変調して各入力信号の同期
信号に位相同期したクロックを得、それらをサンプリン
グクロックとして各入力信号をディジタル信号に変換し
た後、各ディジタル信号を基準クロックに位相同期した
信号に変換し、さらに各信号間の遅延誤差を検出して可
変シフトレジスタを用いて遅延誤差を補正するように構
成したので、複数の信号間の遅延誤差の補正を自動釣に
、かつ高精度で行うことができる遅延誤差補正装置が得
られる効果がある。
信号で、基準クロックを位相変調して各入力信号の同期
信号に位相同期したクロックを得、それらをサンプリン
グクロックとして各入力信号をディジタル信号に変換し
た後、各ディジタル信号を基準クロックに位相同期した
信号に変換し、さらに各信号間の遅延誤差を検出して可
変シフトレジスタを用いて遅延誤差を補正するように構
成したので、複数の信号間の遅延誤差の補正を自動釣に
、かつ高精度で行うことができる遅延誤差補正装置が得
られる効果がある。
第1図はこの発明の一実施例による遅延誤差補正装置お
よび同装置を用いたTCIエンコーダの構成を示すブロ
ック回路図、第2図はこの実施例の位相検出回路および
位相変調回路の構成例を示すブロック回路図、第3図は
この実施例の誤差検出回路の構成例を示すブロック回路
図、第4図は動作を説明するための各部の信号波形図、
第5図はその動作を説明するための各部の信号波形図、
第6図は従来のTCIエンコーダの構成を示すブロック
回路図、第7図はその動作を説明するための各部の信号
波形図、第8図は公知文献に記載されている同期分離回
路の構成を°示すブロック回路図、第9図はその動作を
説明するための信号波形図である。 (3a) 、 (3b) 、 (3c) −A / D
変換器、(4) ・・・同期分離回路、(5) ・P
L L回路、(6a) 、 (6b) 、 (6c)
・−位相検出回路、(7a) 、(7b) 、 (7c
)−・・位相変調回路、(8a) 、 (8b) 、
(8c) ・・・タイミング回路、(9) 、 (13
b) 、 (13c)・・・シフトレジスタ回路、(1
2b) 、 (12c)・・・誤差検出回路。 なお、各図中、同一符号は同一、または相当部分を示す
。 第2図 第4図
よび同装置を用いたTCIエンコーダの構成を示すブロ
ック回路図、第2図はこの実施例の位相検出回路および
位相変調回路の構成例を示すブロック回路図、第3図は
この実施例の誤差検出回路の構成例を示すブロック回路
図、第4図は動作を説明するための各部の信号波形図、
第5図はその動作を説明するための各部の信号波形図、
第6図は従来のTCIエンコーダの構成を示すブロック
回路図、第7図はその動作を説明するための各部の信号
波形図、第8図は公知文献に記載されている同期分離回
路の構成を°示すブロック回路図、第9図はその動作を
説明するための信号波形図である。 (3a) 、 (3b) 、 (3c) −A / D
変換器、(4) ・・・同期分離回路、(5) ・P
L L回路、(6a) 、 (6b) 、 (6c)
・−位相検出回路、(7a) 、(7b) 、 (7c
)−・・位相変調回路、(8a) 、 (8b) 、
(8c) ・・・タイミング回路、(9) 、 (13
b) 、 (13c)・・・シフトレジスタ回路、(1
2b) 、 (12c)・・・誤差検出回路。 なお、各図中、同一符号は同一、または相当部分を示す
。 第2図 第4図
Claims (1)
- (1)同じ種類の同期信号を有する複数の入力信号のう
ち基準となる入力信号の同期信号に同期した基準クロッ
クを発生する手段と、この基準クロックの位相を各入力
信号の同期信号の位相に同期するように位相変調したサ
ンプリングクロックを用いて当該各入力信号をそれぞれ
ディジタル信号に変換する手段と、これらのディジタル
信号を上記基準クロックに位相が同期した信号にそれぞ
れ変換する手段と、これらの位相が同期した各ディジタ
ル信号の同期信号間のクロック周期単位の位相差を検出
する手段と、これらの検出された位相差がそれぞれ0に
なるように当該各ディジタル信号間の位相差をクロック
周期単位で補正する手段とを備えた遅延誤差補正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13616388A JP2629834B2 (ja) | 1988-06-01 | 1988-06-01 | 遅延誤差補正装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13616388A JP2629834B2 (ja) | 1988-06-01 | 1988-06-01 | 遅延誤差補正装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01303987A true JPH01303987A (ja) | 1989-12-07 |
JP2629834B2 JP2629834B2 (ja) | 1997-07-16 |
Family
ID=15168795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13616388A Expired - Lifetime JP2629834B2 (ja) | 1988-06-01 | 1988-06-01 | 遅延誤差補正装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2629834B2 (ja) |
-
1988
- 1988-06-01 JP JP13616388A patent/JP2629834B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2629834B2 (ja) | 1997-07-16 |
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