JPH01303987A - 遅延誤差補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ この発明は、人力された複数の信号を処理する装置にお
いて、入力信号間の遅延誤差および当該処理装置内にお
いて発生する各信号間の遅延誤差を取り除く遅延誤差補
正装置に関する。

［従来の技術］ 以下、テレビジョン信号（以下、ｒＴＶＴＶ信号いう）
の処理装置を例に説明する。

ＮＴＳＣ，ＰＡＬ等の従来のＴＶ信号に代って、より精
細度が高く、臨場感のあるＴＶ画面を提供できるＴＶ信
号の実用化が検討されてい・る。

その中の一つであるハイビジョン信号は、走査線が１１
２５本、画面の縦横比が９：１６、輝度信号の帯域幅が
２０ＭＨｚであり、ＮＴＳＣ信号の５倍の情報量を伝送
することが可能である。

ハイビジョン信号の伝送には、１チヤンネル伝送が可能
であり、しかも輝度信号と色差信号との間のクロストー
クが発生しない時分割多重信号（以下、ｒ　Ｔ　Ｃ１４
Ｘ号」という）が用いられる。

第６図は従来のＴＶ信号用のＴＣＩエンコーダの構成を
示すブロック回路図であり、第７図はその動作を説明す
るための各部の信号波形図である。

第６図において、（ｌａ）　、　（ｌｂ）　、　（ｌｃ
）は、それぞれ人力Ｒ，Ｇ、Ｂ信号の帯域幅を制限する
低域通過フィルタ（以下、ｒＬＰＦＪという）　、　　
（２ａ）　、　（２ｂ）　。

（２ｃ）は各信号の直流分を再生するクランプ回路、（
３ａ）　、　（３ｂ）　、　（３ｃ）は、アナログＲ，
Ｇ、Ｂ信号をディジタルＲ，Ｇ、Ｂ信号に変換するＡ／
Ｄ変換器、（ｌＯ）は、人力されたＲ、Ｇ、Ｂ信号を、
輝度信号（以下、「Ｙ信号」という）と２つの色差信号
（以下、ｒＰＢ、ＰＲ信号」という）とに分離して出力
するマトリックス回路、（Ｕ）は、Ｙ。

ＰＢ、ＰＲ信号をＴＣＩ信号に変換する時分割多重回路
、（５４）は、同期信号（以下、ｒＳＹＮＣ信号」とい
う）から水平同期信号Ｈ３および垂直同期信号■Ｓを分
離して出力すると共に、クランプパルスＰｃを出力する
同期分離回路、（５５）は水平同期信号Ｈ３に同期した
クロック信号を発生するＰＬＬ回路であり、マトリック
ス回路（ｌＯ）には、ＰＲ，ＰＲ信号の帯域幅をＹ信号
の局に制限するディジタルＬＰＦが含まれている。

次に動作について説明する。入力されたアナログＲ，Ｇ
、Ｂ信号の形態を、第７図（ａ）　、　（ｂ）　、　（
ｃ）に示す°。ここで、ＩＨは１水平走査期間を表わし
ている。各信号の！Ｈ期間は、映像信号期間と水平ブラ
ンキング期間とからなっている。

５ＹＮＣ信号の形態は、第７図（ｄ）に示すように、水
平ブランキング期間および図示していない垂直ブランキ
ング期間に負極性のパルスを有してい−る。ＰＬＬ回路
（５５）は、同期分離回路（５４）で分離された水平同
期信号ＨＳを受けてこれに同期したクロック信号を発生
する。他方、Ｌ　Ｐ　Ｆ　（ｌａ）、（ｌｂ）　、　（
ｌｃ）によって帯域制限されたＲ、Ｇ、Ｂ信号は、クラ
ンプ回路（２ａ）　、　（２ｂ）　、　（２ｃ）にてそ
れぞれクランプされ、直流分が再生される。このとぎ使
用するクランプパルスＰｃは、同期分離回路（５４）か
ら出力される。Ａ／Ｄ変換器（３ａ）　、　（３ｂ）　
、（３ｃ）では、Ｒ，Ｇ、Ｂ信号がＰＬＬ回路（５５）
の出力であるクロック信号によってサンプリングされ、
ディジタルＪ　Ｇ、Ｂ信号に変換される。マトリックス
回路（１０）は、ディジタルＲ，Ｇ、Ｂ信号をディジタ
ルＹ、ＰＢ、ＰＲｒｇ号に変換し、次いで、このＰａ、
ＰＲ信号の帯域幅を内蔵しているディジタルＬＰＦで局
に制限して出力する。時分割多重回路（５５）は、ＩＨ
を単位とする動作を行い、ディジタルＹ、ＰＢ　、ＰＲ
信号を１８４位に時間軸圧縮して時分割多重し、更に同
期信号を付加して、第７図（ｅ）に示すＴＣＩ信号を作
成する。ここで、ＰＢ、ＰＲ信号の時間軸圧縮率は、Ｙ
信号の３倍になっている。ＴＣＩ信号は、この後図示し
ていないＤ／Ａ変換器で、Ｄ／Ａ変換され、アナログ信
号の形態で伝送される。

以上のように構成されたＴＣＩエンコーダをハイビジョ
ン信号に適用すると、以下に説明する問題が生じる。す
なわち、テレビジョン学会技術報告Ｖｏ１．１１．　Ｎ
ｏ、９．　ｌ）Ｄ、１３〜１８．１９８７、「ハイビジ
ョン同期信号規格について」において述べられているよ
うに、ハイビジョン信号では各チャンネル間（例えば、
Ｒ，Ｇ、Ｂ信号）の遅延誤差の検知限は３．５ｎｓであ
る。

他方、同軸ケーブルでＲ，Ｇ、Ｂ信号を１００　ｍ伝送
すると、±１５ｎｓ程度の遅延時間偏差が生じ得る。第
６図に示したＴＣＩエンコーダでは、Ｒ，Ｇ、Ｂ信号を
伝送する同軸ケーブルおよびＬ　Ｐ　Ｆ　（ｌａ）、（
ｌｂ）、（ｌｃ）による遅延時間の誤差には無関係に処
理を行っているので、各信号の時間軸がずれたままＹ、
ＰＲ、ＰＲ信号、さらにはＴＣＩ信号に変換されること
が起こり得る。そして、−変時間軸がずれたままＩＣＴ
信号に変換されてしまうと、元の信号に復元することは
不可能である。

上記文献では、各信号の遅延時間差を検出するために、
各信号に３値開期信号を付加することを提案している。

第８図は、当該文献中に示されている同期分離回路のブ
ロック回路図であり、第９図はその動作を説明するため
の各部の信号波形図である。第８図において、（６１）
はＬＰＦ、（６２）はピーククランプ回路、（６３）　
、　（６６）　はコンパレータ回路、（６４）はモノマ
ルチ回路、（６５）はペデスタルクランプ回路、（６７
）はＡＮＤ回路である。

次に動作を説明する。入力信号は、第９図（ａ）に示す
ような３値開期信号が付加された映像信号である。ここ
で、３値開期信号は、ペデスタルレベルＬＰを中心とし
て正負両方向に変化する信号である。第８図のコンパレ
ータ回路（６３）において、入力信号が第９図（ａ）に
示す負のしきい値Ｌｎ以下になったことを検知すると、
次段のモノマルチ回路（６４）は第９図（ｂ）に示すよ
うに、その時点から所定時間ハイレベルのパルスを発生
する。他方、ペデスタルクランプされた入力信号は、コ
ンパレータ（６６）にてペデスタルレベルＬｐ　と比較
され、コンパレータ（６６）の出力は第９図（ｃ）に示
すような出力波形になり、ＡＮＤ回路（６７）にてモノ
マルチ（６４）の出力と論理積演算が行われて、第９図
（ｄ）に示す出力が得られる。この出力の立上りが映像
信号の位相基・準となる。すなわち、各入力信号に３値
開期信号を付加することにより、各入力信号の位相基準
を検出することができる。

なお、入力信号に付加されている同期信号は、３値波形
に限られるものではないが、２直波形あるいはブラック
バーストとの比較において、位相基準検出精度の点で優
っていることが上記文献で報告されている。

なお、上記文献のほか、複数の入力信号それぞれに同期
信号を付加して、各信号の位相基準を得る提案もなされ
ているが、基準位相を得た後に、どのような手段で遅延
誤差を補正するかについては開示されていない。

［発明が解決しようとする課題］ 従来の、複数の入力信号を入力とする処理装置において
は、各入力信号間の遅延誤差が補正されないため、例え
ばハイビジョン信号を処理すると各信号間の遅延誤差が
検知限以上になって画質の劣化を起こす可能性が大きい
という問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、複数の入力信号間の遅延誤差を自動的に精度
良く補正できる遅延誤差補正装置を得ることを目的とす
る。

［課題を解決するための手段］ この発明に係る遅延誤差補正装置は、同じ種類の同期信
号を有する複数の入力信号のうち基準となる入力信号の
同期信号に同期した基準クロックを発生〜する手段と、
この基準クロックの位相を各入力信号の同期信号の位相
に同期するように位相変調したサンプリングクロックを
用いてディジタル信号に変換する手段と、これらのディ
ジタル信号を上記基準クロックに位相が同期した信号に
それぞれ変換する手段と、これらの位相が同期した各デ
ィジタル信号の同期信号間のクロック周期単位の位相差
を検出する手段と、これらの検出された位相差がそれぞ
れ０になるように、各ディジタル信号間の位相差を補正
する手段とを備えたものである。

［作用］ 基準クロック発生手段は、基準となる入力信号の同期信
号に位相が同期した基準クロックを発生する。入力信号
に変換する手段は、基準クロックを自己の同期信号に位
相が同期するように位相変調し、このクロックをサンプ
リングクロックとしてディジタル信号に変換する。基準
クロックに位相が同期したディジタル信号−に変換する
手段は、各ディジタル信号の各サンプリング点の間の位
相差を補正する。各ディジタル信号の同期信号間の位相
検出回路は、基準とするディジタル信号の同期信号と他
のディジタル信号の同期信号との間のクロック周期単位
の位相差を検出する。位相差を補正する手段は、検出さ
れた位相差がそれぞれ０となるように、当該各ディジタ
ル信号の位相を補正する。

［発明め実施例］ 以下、この発明の一実施例を図面にもとづいて説明する
。第１図はＴＣＩエンコーダの構成を示すブロック回路
図であり、−点鎖線で囲った部分がこの一実施例の遅延
誤差補正装置である。同図において、（ｌａ）〜（３ｃ
）および（１０）　、　（１１）は第６図と同一である
ので説明を省略する。（４）は同期分離回路、（５）は
基準クロックを発生するＰＬＬ回路、（６ａ）　、　（
８ｂ）　、　（６ｃ）は位相検出回路で、基準クロック
と各入力信号の同期信号との位相差を検出する。（７ａ
）　、　（７ｂ）　、　（７ｃ）は位相変調回路で、そ
れぞれ位相検出回路（［ｉａ）　、　（５ｂ）　、　（
６ｃ）の出力に応じてＰＬＬ回路（５）から出力される
基準クロックを位相変調する。（８ａ）　、　（８ｂ）
　、　（８ｃ）はタイミング回路で、書き込みと読み出
し゛を非同期で行うことができるＦＩＦＯ回路で構成さ
れている。（９）は遅延量が固定のシフトレジスタ、（
１２ｂ）　、　（１２ｃ）は誤差検出回路で、それぞれ
Ｒ信号を基準としたときのＧ信号およびＢ信号のクロッ
ク周期単位の遅延誤差（位相差）を検出する誤差検出回
路、（＋３ｂ）。

（１３ｃ）はシフトレジスタで、それぞれ誤差検出回路
（１２ｂ）　、　（１２ｃ）の出力に応じて遅延量が変
化する。第２図は、位相検出回路（６ａ）および位相検
出回路（７ａ）の〜構成例を示すブロック図で、位相検
出回路（６ｂ）　、　（６ｃ）および位相変調回路（７
ｂ）　、　（’Ｉｃ）も同様に構成されている。図にお
いて、（４１）　、　（４３）はコンパレータ回路、（
４２）はモノマルチ回路、（４４）　、　（４５ａ）　
、　（４５ｂ）はラッチ回路、（４６ａ）　、　（４６
ｂ）は減算回路、（４７）はＲＯＭ回路、（４８）は遅
延回路であり、基準クロックの周期をＴ、Ｍを整数とし
て、遅延時間が、ｄ＝Ｔ／Ｍから（Ｍ−１）ｄまでｄ刻
みに増加する（Ｍ−１）個の遅延素子から成っている。

（４９）はセレクタ回路である。

第３図は誤差検出回路（１２ｂ）の−構成例のブロック
回路図で、誤差検出回路（１２ｃ）も同様に構成されて
いる。図において、Ｈｌａ）　、　（３１ｂ）は人力さ
れたディジタル信号の大小を判定するコンパレータ回路
、（３２）はコンパレータ回路Ｈ１ａ）　、　（３１ｂ
）の出力を受けて次段のカウンタ（３３）の制御信号を
発生するカウンタ制御回路、（３４）はカウンタ（３３
）の出力をラッチするラッチ回路、（３５）はラッチ回
路（３４）の出力をアドレス信号とするＲＯＭ回路であ
る。

この実施例においては、同期分離回路（４）およびＰＬ
Ｌ回路（５）で基準クロック発生手段を構成している。

また、位相検出回路（６ａ）、位相変調回路（７ａ）お
よびＡ／Ｄ変換器（３ａ）でＲ信号を自己の同期信号に
位相同期したサンプリングクロックでディジタル信号に
変換する手段を構成しており、Ｇ信号系およびＢ信号系
についてもそれぞれ同様である。

また、タイミング回路（８ａ）　、　（８ｂ）および（
８Ｃ）は、ディジタルＲ９Ｇ、Ｂ各信号の標本点の位相
を、基準クロックの位相に同期させる手段を構成してい
る。

また、誤差検出手段（１２ｂ）および（１２ｃ）は、デ
ィジタルＲ信号の同期信号と、ディジタルＧ信号および
Ｂ信号の各同期信号とのクロック周期単位の位相差（遅
延誤差）を検出する手段を構成している。

さらに、シフトレジスタ（１３ｂ）および（＋３ｃ）は
、ディジタルＲ信号とディジタルＧ信号およびＢ信号と
の位相差が０となるようにクロック周期単位で補正する
手段を構成している。

次に、上記構成の動作について説明する。

入力信号であるＲ、Ｇ、Ｂ信号にはそれぞれ第９図（ａ
）に示した３値開期信号が付加されているものとする。

また、同期分離回路（４）は第８図に示した構成のうち
、Ｌ　Ｐ　Ｆ　（６１）、ピーククランプ回路（６２）
、コンパレータ回路（６３）およびモノマルチ回路（６
４）の回路系のみで構成されており、モノマルチ回路（
６４）の出力を水平同期信号ＨＳとして出力する。ＰＬ
Ｌ回路（５）　は水平同期信号Ｈ５を受けて、基準クロ
ックを発生する。この実施例では、基準クロックをＲ，
Ｇ、Ｂ信号の各同期信号それぞれに対応して位相変調し
てＲ，Ｇ。

Ｂ信号の同期信号に同期したサンプリングクロックを発
生するように構成したものである。

まず第２図に示した位相検出回路（６ａ）および位相変
調回路（７ａ）の動作を、第４図に示した各部の信号波
形図を用いて説明する。

コンパレータ（４１）の一方の入力には、負のしきい値
Ｌｎが入力される。このしぎい値Ｌｎは、第４図（ａ）
に示したペデスタルレベルＬｐと、３値開期信号の負極
性同期部の下辺のレベルＬｂとの中間値のレベルに設定
されている。なお、３値開期信号のＬｐからＬｂへの立
下り時間、および正極性同期部の上辺のレベルＬｔから
１、ｐへの立下り時間は共に基準クロックの１周期Ｔで
あり、図中のＱ印はＡ／Ｄ変換器（３ａ）における標本
点を表わしている。コンパレータ（４１）は時刻ｔｌに
おいて、Ａ／Ｄ変換器（３ａ）の出力値がしきい値Ｌｎ
以下になったことを検知する。これに応じて、モノマル
チ回路（４２）は同図（ｂ）　に示すように時刻ｔｌか
らｔ３まで、ハイレベルの信号を出力する。セレクタ（
４９）は、モノマルチ（４２）の出力がハイレベルのと
きはＲＯＭ　（４７）の出力によらず基準クロックをそ
のまま出力する。次に時刻ｔ２において、コンパレータ
（４３）がＡ／Ｄ変換器（３ａ）の出力値がペデスタル
レベルＬｐ以上になったことを検知すると、その時点で
のＡ／Ｄ変換器（３ａ）の出力値Ｂをラッチ（４５ｂ）
に、またラッチ（４４）に保持されている１クロツク前
の出力値Ａを（４５ａ）にそれぞれラッチする。減算器
（４６ａ）。

（４６ｂ）はそれぞれ（Ｌｐ−Ａ）、（Ｂ−Ｌｐ）を演
算し、ＲＯＭ　（４７）のアドレスとして出力する。

ＲＯＭ　（４７）には、アドレスの値に応じて、基準位
相点をサンプリング点とするためには基準クロックをど
れだけシフトしたらよいか、すなわち、セレクタ（４９
）にて遅延量０から（Ｍ−１）ｄまでのＭ個の遅延クロ
ックのなかから、位相が一致する遅延素子の出力を選択
する制御データが書き込まれている。したがって、時刻
ｔ３においてモノマルチ（４２）の出力がロウレベルに
なった後は、位相変調器（７ａ）の出力は、３値開期信
号の後半部および映像信号部と常に所定の位相関係にあ
るクロックとなる。（例えば、第４図（ａ）に示すよう
に、３値開期信号の正極性パルスの立下り部の開始点と
終了点、がそれぞれ標本点と一致する。）第１図におい
て、タイミング回路（８ａ）はＦＩＦＯ回路で構成され
ており、書餘込み制御は位相変調回路（７ａ）の出力、
すなわち位相変調クロックを使用して行われ、読み出し
は基準クロックを用いて行われる。タイミング回路（８
ａ）の入出力間の遅延時間Ｔｄは、 Ｔｄ　＝　（Ｋ±α）Ｔ ただし　Ｋ：２以上の整数 α：０≦αく１ で表される。

Ｇ信号系、およびＢ信号系におけるディジタル信号に変
換するまでの動作は同様であるが、タイミング回路（８
ｂ）　、　（８ｃ）においては、上記にの値をタイミン
グ回路（８ａ）の′値よりも大きく設定し、タイミング
回路（８ｂ）　、（８ｃ）の出力よりも必ず遅れている
ようにする。ここで、タイミング回路（８ａ）の出力と
タイミング回路（８ｂ）　、　（８ｃ）の出力とを比較
すると、その遅延時間差はクロック周期Ｔの整数倍にな
っている。すなわち、クロック周期Ｔ以下の位相補正は
完了しており、残るＴ単位の補正は、以下のように行わ
れる。なお、説明はＧ信号系について行う、Ｂ信号系に
ついても同様である。

Ｒ信号は、遅延量が固定のシフトレジスタ（９）を経由
し、他方、Ｇ信号は遅延量が可変のシフトレジスタ（１
３ｂ）を経由する。そこで、シフトレジスタ（１３ｂ）
の遅延量を、タイミング回路（８ａ）と（８ｂ）の出力
の関係にもとづいて誤差検出回１　（１２ｂ）で決定す
ることにより、Ｒ，Ｇ信号間の遅延誤差を解消するので
ある。ここで、当然のことながら、シフトレジスタ（１
３ｂ）の遅延量はシフトレジスタ（９）　の遅延量より
も小さい。

次に、第３図に示した誤差検出回路（１２ｂ）の動作を
、第５図に余した各部の信号波形図を用いて説明する。

この回路は、図には示していないが、位相検出回路（６
ａ）中のモノマルチ回路（４２）　（第２図図示）の出
力を受けて、Ｒ信号とＧ信号の少なくとも一方が入力し
ているときは動作状態にあるように構成されている。タ
イミング回路（８ａ）の出力ア（第５図（ａ）図示）お
よび（８ｂ）の出カイ（第５図（ｂ）図示）は、それぞ
れコンパレータ（３１ａ）および（３１ｂ）に入力され
、共通のしきい値Ｌｑと比較される。第５図　（ａ）　
、　（ｂ）は、コンパレータ（３１ａ）　、　（３１ｂ
）の入力波形の３値開期信号の部分を、アナログ信号の
形態で示しており、図中の○印は標本点である。コンパ
レータ（３１ａ）。

（３１ｂ）の出力つ、工は、それぞれ第５図（ｃ）　、
　（ｄ）のようになる。カウンタ制御回路（３２）は、
コンパレータ（３１ａ）　、　（３１ｂ）の出力つ、工
および基準クロックを入力として、第５図（ｅ）　、　
（ｆ）　、　（ｇ）　に示す信号オ、力、キを出力する
。信号部はカウンタ（３３）のカウント動作期間を指定
する信号であり、信号力はカウンタ（３３）のカウント
値を所定の値にプリセットするタイミングを与える信号
であり、イ２号キはラッチ回路（３４）のラッチクロッ
クとして使用する信号である。すなわち、カウンタ（３
３）はコンパレータ（３１ａ）の出力つの立下りに同期
して所定値にプリセットされると共に、カウント動作が
開始される。そして、コンパレータ（３１ｂ）の出カニ
の立下りに同期してカウント動作は停止し、その時点に
おけるカウント値がラッチ回路（３４）に保持される。

ＲＯＭ回路（３５）は、ラッチ回路（３４）の出力をア
ドレス入力とし、各アドレスに予め書き込まれたデータ
を出力する。このデータは、第１図に示すシフトレジス
タ（１３ｂ）の遅延量を決定するものであり、シフトレ
ジスタ（９）の出力とシフトレジスタ（１３ｂ）の出力
間の遅延誤差が０になるように設定されている。シフト
レジスタ（１３ｂ）からは、ディジタルＲ侶号に対する
遅延誤差が補正されたディジタルＧ侶号が出力される。

同様に、シフトレジスタ（１３ｃ）からも遅延誤差が補
正されたディジタルＢ信号が出力されるので１、その結
果、遅延誤差のないディジタルＲ１Ｇ、Ｂ信号がマトリ
ックス回路（１０）に入力されることになる。

なお、上記実施例では各信号が３値開期信号を有してい
る場合について説明したが、同期信号はこれに限られる
ものではなく、負極性の同期信号あるいは負極性の同期
信号と正弦波バースト信号の組合せ等、他の同期信号で
あってもよい。

また、上記実施例では、Ｒ，Ｇ、Ｂ映像信号を人力する
場合を示したが、入力信号はこれに限られるものではな
く、同種の同期信号が付加されている信号であれば同様
の効果が得られる。

また、上記実施例では、同期分離回路とＰＬＬ回路を用
いてＲ信号の同期信号から基準クロックを発生したが、
この構成に限られるものではない。

また、上記実施例ではシフトレジスタ（９）を設けたが
、タイミング回路（８ａ）の遅延量を他のタイミング回
路（８ｂ）　、　（８ｃ）の遅延量より大きく設定すれ
ば省略することができる。

さらに、第２図に示した位相検出回路１位相変調回路、
および第３図に示した誤差検出回路は、同一の機能を有
するものであればその構成は問わない。

［発明の効果］ 以上のように、この発明によれば複数の入力信号の同期
信号で、基準クロックを位相変調して各入力信号の同期
信号に位相同期したクロックを得、それらをサンプリン
グクロックとして各入力信号をディジタル信号に変換し
た後、各ディジタル信号を基準クロックに位相同期した
信号に変換し、さらに各信号間の遅延誤差を検出して可
変シフトレジスタを用いて遅延誤差を補正するように構
成したので、複数の信号間の遅延誤差の補正を自動釣に
、かつ高精度で行うことができる遅延誤差補正装置が得
られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による遅延誤差補正装置お
よび同装置を用いたＴＣＩエンコーダの構成を示すブロ
ック回路図、第２図はこの実施例の位相検出回路および
位相変調回路の構成例を示すブロック回路図、第３図は
この実施例の誤差検出回路の構成例を示すブロック回路
図、第４図は動作を説明するための各部の信号波形図、
第５図はその動作を説明するための各部の信号波形図、
第６図は従来のＴＣＩエンコーダの構成を示すブロック
回路図、第７図はその動作を説明するための各部の信号
波形図、第８図は公知文献に記載されている同期分離回
路の構成を°示すブロック回路図、第９図はその動作を
説明するための信号波形図である。 （３ａ）　、　（３ｂ）　、　（３ｃ）　−Ａ　／　Ｄ
変換器、（４）　・・・同期分離回路、（５）　・Ｐ　
Ｌ　Ｌ回路、（６ａ）　、　（６ｂ）　、　（６ｃ）　
・−位相検出回路、（７ａ）　、（７ｂ）　、　（７ｃ
）−・・位相変調回路、（８ａ）　、　（８ｂ）　、　
（８ｃ）　・・・タイミング回路、（９）　、　（１３
ｂ）　、　（１３ｃ）・・・シフトレジスタ回路、（１
２ｂ）　、　（１２ｃ）・・・誤差検出回路。 なお、各図中、同一符号は同一、または相当部分を示す
。 第２図 第４図

Claims (1)

【特許請求の範囲】
1. （１）同じ種類の同期信号を有する複数の入力信号のう
   ち基準となる入力信号の同期信号に同期した基準クロッ
   クを発生する手段と、この基準クロックの位相を各入力
   信号の同期信号の位相に同期するように位相変調したサ
   ンプリングクロックを用いて当該各入力信号をそれぞれ
   ディジタル信号に変換する手段と、これらのディジタル
   信号を上記基準クロックに位相が同期した信号にそれぞ
   れ変換する手段と、これらの位相が同期した各ディジタ
   ル信号の同期信号間のクロック周期単位の位相差を検出
   する手段と、これらの検出された位相差がそれぞれ０に
   なるように当該各ディジタル信号間の位相差をクロック
   周期単位で補正する手段とを備えた遅延誤差補正装置。