JPH01286509A - ディジタルフィルタのタイミング生成回路 - Google Patents
ディジタルフィルタのタイミング生成回路Info
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- JPH01286509A JPH01286509A JP11759188A JP11759188A JPH01286509A JP H01286509 A JPH01286509 A JP H01286509A JP 11759188 A JP11759188 A JP 11759188A JP 11759188 A JP11759188 A JP 11759188A JP H01286509 A JPH01286509 A JP H01286509A
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- 238000013481 data capture Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 238000005070 sampling Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 5
- 241000209202 Bromus secalinus Species 0.000 description 1
- 241000282887 Suidae Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概!!]
ディジタルフィルタのタイミング生成回路に関し、
内部クロックとサンプルクロックとが同期がとれていな
い場合でも、正確なフィルタ値を出力できるようにする
ことを目的とし、 内部クロック(A)とサンプルクロック(B)とを受け
る第1の微分回路と、内部クロック(A>と前記サンプ
ルクロック(B)の2倍の周波数をもつサンプルクロッ
ク(C)とを受ける第2の微分回路と、内部りOツク(
A)をカウンタクロック、第2の微分回路の出力をクリ
ア(E)信号として受けるカウンタと、第1及び第2の
微分回路の出力を受けてそのいずれか一方をディジタル
フィルタの遅延回路用のシフトクロックとして出力する
2−1セレクタと、前記カウンタの第3.第4出力Qc
、Qoを受けてそのいずれか一方をカウンタのイネー
ブル入力に与える2−1セレクタと、該2−1t7レク
タと内部クロック(A>との論理積信号を遅延データの
取込りOツクとして出力するゲートとにより構成する。
い場合でも、正確なフィルタ値を出力できるようにする
ことを目的とし、 内部クロック(A)とサンプルクロック(B)とを受け
る第1の微分回路と、内部クロック(A>と前記サンプ
ルクロック(B)の2倍の周波数をもつサンプルクロッ
ク(C)とを受ける第2の微分回路と、内部りOツク(
A)をカウンタクロック、第2の微分回路の出力をクリ
ア(E)信号として受けるカウンタと、第1及び第2の
微分回路の出力を受けてそのいずれか一方をディジタル
フィルタの遅延回路用のシフトクロックとして出力する
2−1セレクタと、前記カウンタの第3.第4出力Qc
、Qoを受けてそのいずれか一方をカウンタのイネー
ブル入力に与える2−1セレクタと、該2−1t7レク
タと内部クロック(A>との論理積信号を遅延データの
取込りOツクとして出力するゲートとにより構成する。
L産業上の利用分野]
本発明はディジタルフィルタのタイミング生成回路に関
する。
する。
ある種の信号をディジタルデータとして装置内部に取込
む場合、所定の周期のタイミングでサンプリングし、サ
ンプリングされたデータをA/D変換器で、ディジタル
データに変換し、このディジタル化されたデータに対し
て各種の処理(フィルタ回路の処理を含む)を行うこと
が行われる。
む場合、所定の周期のタイミングでサンプリングし、サ
ンプリングされたデータをA/D変換器で、ディジタル
データに変換し、このディジタル化されたデータに対し
て各種の処理(フィルタ回路の処理を含む)を行うこと
が行われる。
この場合、装置の内部クロックとサンプリングクロック
が同期がとれていない場合、即ち非同期である場合のデ
ィジタルフィルタ回路のタイミングが問題となる。
が同期がとれていない場合、即ち非同期である場合のデ
ィジタルフィルタ回路のタイミングが問題となる。
[従来の技術]
第4図はディジタルフィルタ(トランスバーサルフィル
タ)の構成概念図である。A/D変換器によりディジタ
ルデータに変換された入力データは多段(N段)の遅延
素子1に順次大る。そして、サンプリングクロックによ
り同時にそれぞれ遅延されたデータが遅延素子1に取込
まれ、続(乗算器2に入ってそれぞれにタップ係数at
(i=Q〜N−1)が乗算される。各乗算器2の出力は
、加Ii![器3に入って加算され、出力される。
タ)の構成概念図である。A/D変換器によりディジタ
ルデータに変換された入力データは多段(N段)の遅延
素子1に順次大る。そして、サンプリングクロックによ
り同時にそれぞれ遅延されたデータが遅延素子1に取込
まれ、続(乗算器2に入ってそれぞれにタップ係数at
(i=Q〜N−1)が乗算される。各乗算器2の出力は
、加Ii![器3に入って加算され、出力される。
第5図はサンプリングの説明図である。(イ)に示すよ
うな入力に対して、(0)に示すサンプリング周期でA
/D変換すると、(ハ)に示すようなサンプリングデー
タが得られる。このサンプリングデータが、第4図の入
力データとなる。
うな入力に対して、(0)に示すサンプリング周期でA
/D変換すると、(ハ)に示すようなサンプリングデー
タが得られる。このサンプリングデータが、第4図の入
力データとなる。
第6図はディジタルフィルタの詳細構成例を示す図であ
る。入力データ列は(I)列と(Ir)列に大別され、
サンプル数4の場合には、(I)列が入力データになり
、サンプル数2の場合には(1)列、(■)列がそれぞ
れ片チャネルの入力になる。図において、F1〜F26
はDタイプの7リツプフロツブ(FF)、M1〜M12
は2人力の内、いずれか−・方をセレクトする2−1セ
レクタ、N1〜N4は8人力の内のいずれか1つをセレ
クトする8−1セレクタ、入力データを受けるB1.8
2はバッファである。そして、図の全ての2−1セレク
タM1〜M12にはセレクト信号(サンプル数2の場合
にはア、サンプル数4の場合にはイ)が入っている。
る。入力データ列は(I)列と(Ir)列に大別され、
サンプル数4の場合には、(I)列が入力データになり
、サンプル数2の場合には(1)列、(■)列がそれぞ
れ片チャネルの入力になる。図において、F1〜F26
はDタイプの7リツプフロツブ(FF)、M1〜M12
は2人力の内、いずれか−・方をセレクトする2−1セ
レクタ、N1〜N4は8人力の内のいずれか1つをセレ
クトする8−1セレクタ、入力データを受けるB1.8
2はバッファである。そして、図の全ての2−1セレク
タM1〜M12にはセレクト信号(サンプル数2の場合
にはア、サンプル数4の場合にはイ)が入っている。
このように構成された回路において、サンプル数2の場
合にはセレクト信号が2−1セレクタM1〜M12のア
をセレクトし、データ入力(1)はフリップ70ツブF
1からF7まで順次遅延され、フリップ70ツブF7の
出力が7リツプ70ツブF21に入り、それぞれの7リ
ツプフロツプの各段の出力は8−1セレクタN1.N2
により順次セレクトされ、加算器に1により加棹された
優、フリップ70ツブF27を経て出力される。
合にはセレクト信号が2−1セレクタM1〜M12のア
をセレクトし、データ入力(1)はフリップ70ツブF
1からF7まで順次遅延され、フリップ70ツブF7の
出力が7リツプ70ツブF21に入り、それぞれの7リ
ツプフロツプの各段の出力は8−1セレクタN1.N2
により順次セレクトされ、加算器に1により加棹された
優、フリップ70ツブF27を経て出力される。
この場合において、各段のフリップ70ツブにシフトク
ロック5CLKGが入り、8−1セレクタN1.N2に
はセレクト信号(H>が入っている。
ロック5CLKGが入り、8−1セレクタN1.N2に
はセレクト信号(H>が入っている。
一方、データ入力(II)はフリップフロップF8から
2−1セレクタM7を経てF20まで順次遅延され、そ
れぞれの7リツプ70ツブの各段の出力は8−1セレク
タN3.N4により順次セレクトされ、加算器に2によ
り加算された後、フリップ70ツブF28を経て出力さ
れる。
2−1セレクタM7を経てF20まで順次遅延され、そ
れぞれの7リツプ70ツブの各段の出力は8−1セレク
タN3.N4により順次セレクトされ、加算器に2によ
り加算された後、フリップ70ツブF28を経て出力さ
れる。
サンプル数4の場合には、フリップ70ツブF7の出力
は2−1セレクタM7を経てフリップフロップF9に入
り、更にフリップフロップF20の出力は2−1セレク
タM4を経てフリップフロップF21に入るようになっ
ている。この結果フリップフロップは26段の直列接続
となる。
は2−1セレクタM7を経てフリップフロップF9に入
り、更にフリップフロップF20の出力は2−1セレク
タM4を経てフリップフロップF21に入るようになっ
ている。この結果フリップフロップは26段の直列接続
となる。
第7図は第6図に示すディジタルフィルタのタイミング
信号を発生するタイミング生成回路の従来構成例を示す
図である。内部クロック(A)はバッファゲートG1.
インバータG2及びバッフ7ゲートG3を経て内部り0
ツク(0)として出力される。サンプルクロック1(B
)は周波数fのクロックで、バッファゲートG4を経て
第1の微分回路■1に入る。そして、該微分回路v1の
出力はカウンタCAにクリア信号(CLR)(E)とし
て入っている。周波数2fのサンプルクロック2(C)
は、バッファゲートG5を経て第2の微分回路V2に入
る。そして、該微分回路v2の出力は2−1セレクタM
20の一方の入力に入っている。2−1セレクタM20
の他方の入力には第1の微分回路■1の出力が入ってい
る。そして、2−1セレクタM20の出力はバッファゲ
ートG6を経て、前述のシフトクロック5CLK (G
>として出力されている。
信号を発生するタイミング生成回路の従来構成例を示す
図である。内部クロック(A)はバッファゲートG1.
インバータG2及びバッフ7ゲートG3を経て内部り0
ツク(0)として出力される。サンプルクロック1(B
)は周波数fのクロックで、バッファゲートG4を経て
第1の微分回路■1に入る。そして、該微分回路v1の
出力はカウンタCAにクリア信号(CLR)(E)とし
て入っている。周波数2fのサンプルクロック2(C)
は、バッファゲートG5を経て第2の微分回路V2に入
る。そして、該微分回路v2の出力は2−1セレクタM
20の一方の入力に入っている。2−1セレクタM20
の他方の入力には第1の微分回路■1の出力が入ってい
る。そして、2−1セレクタM20の出力はバッファゲ
ートG6を経て、前述のシフトクロック5CLK (G
>として出力されている。
内部クロック(D>は、カウンタCAにカウント用のク
ロックとして入っている。カウンタCAの下位3ピツト
出力は、ゲートG7を経てタップ係数が格納されている
ROM(図示せず)へのアドレスとなる。また、同じ3
ビツト出力はゲート回路G8を経て、前記8−1セレク
タN1〜N4へのセレクト(H)信号として出力される
。更に、カウンタアドレスは、ゲートG9を経てゲート
G10の一方の入力に入り、ゲートG10の他方の入力
には内部クロック(A)が入っている。そして、該ゲー
トG10の出力はバッファゲートG11を経て、加算器
出力の最後でフィルタ値を検出するための信号LCLK
として出力される。この従来の回路では、2サンプル時
にはサンプルクロック1(B)を微分したパルスを7リ
ツプフロツプF1〜F26のシフトクロック5CLK
(G)とし、4サンプル時にはサンプルクロック2(C
)を微分したパルスをシフトクロック5CLK (G)
として用いている。ここでは、従来の回路で問題がある
4サンプル時について説明する。
ロックとして入っている。カウンタCAの下位3ピツト
出力は、ゲートG7を経てタップ係数が格納されている
ROM(図示せず)へのアドレスとなる。また、同じ3
ビツト出力はゲート回路G8を経て、前記8−1セレク
タN1〜N4へのセレクト(H)信号として出力される
。更に、カウンタアドレスは、ゲートG9を経てゲート
G10の一方の入力に入り、ゲートG10の他方の入力
には内部クロック(A)が入っている。そして、該ゲー
トG10の出力はバッファゲートG11を経て、加算器
出力の最後でフィルタ値を検出するための信号LCLK
として出力される。この従来の回路では、2サンプル時
にはサンプルクロック1(B)を微分したパルスを7リ
ツプフロツプF1〜F26のシフトクロック5CLK
(G)とし、4サンプル時にはサンプルクロック2(C
)を微分したパルスをシフトクロック5CLK (G)
として用いている。ここでは、従来の回路で問題がある
4サンプル時について説明する。
第8図、第9図は従来の各部の動作を示すタイミングチ
ートである。図において(イ)は内部クロック(A)、
(ロ)はサンプルクロック1(B)、(ハ)はサンプル
クロック2(C)、(ニ)は内部クロック(D)、(ホ
)はカウンタGAをクリアするCLR(E)信号、(へ
)はカウンタCAから出力されるROMアドレスとして
のカウンタアドレス(F)、(ト)はフリップ70ツブ
ジフト用のクロック5CLK (G)、(チ)は■〜■
までの入力データ、(す)は8−1セレクタN1の出力
(J)、(ヌ)は8−1セレクタN2の出力(K)、(
ル)は加$ilK 117)出力(N)、(オ)はタッ
プ係数が格納されたROM出力、(ワ)は2−1セレク
タM7の出力、(力)はタップ係数が掛けられた加算器
の出力(フィルタ値)をそれぞれ示している。
ートである。図において(イ)は内部クロック(A)、
(ロ)はサンプルクロック1(B)、(ハ)はサンプル
クロック2(C)、(ニ)は内部クロック(D)、(ホ
)はカウンタGAをクリアするCLR(E)信号、(へ
)はカウンタCAから出力されるROMアドレスとして
のカウンタアドレス(F)、(ト)はフリップ70ツブ
ジフト用のクロック5CLK (G)、(チ)は■〜■
までの入力データ、(す)は8−1セレクタN1の出力
(J)、(ヌ)は8−1セレクタN2の出力(K)、(
ル)は加$ilK 117)出力(N)、(オ)はタッ
プ係数が格納されたROM出力、(ワ)は2−1セレク
タM7の出力、(力)はタップ係数が掛けられた加算器
の出力(フィルタ値)をそれぞれ示している。
同図においては、内部クロック(Δ)とサンプルクロッ
ク(B)又は(C)の位相が合って、同期がとれている
場合を示している。この場合には8−1セレクタN1の
出力1と、8−1セレクタN2の出力が■と■、■どの
というふうに順次加算され、出力される。そして、この
出力値にタップ係数が掛けられた後、加算器出力(力)
として最終データが出力される。
ク(B)又は(C)の位相が合って、同期がとれている
場合を示している。この場合には8−1セレクタN1の
出力1と、8−1セレクタN2の出力が■と■、■どの
というふうに順次加算され、出力される。そして、この
出力値にタップ係数が掛けられた後、加算器出力(力)
として最終データが出力される。
今、微分したシフトクロック5CLK (G)により、
サンプルデータ(I)を外部Δ/D変換器(図示せず)
により取込むが、この回路椛成により、内部クロック(
A)、サンプルクロック2(C)の関係が、第8図に示
すように同期がとれ、かつ 内部クロック(A)の幅×4−サンプルクロック2(C
)幅 の関係が成立する場合のみ、シフトレジスタとして機能
するフリップフロップF1〜F26の出力のデータ列■
〜@と、カウンタ出力であるセレクト(H)信号の関係
が正常に保たれ、8−1セレクタN1.N2の出力(J
)、(K)となる。ここでは、本ディジタルフィルタは
タップ係数が左右対称のため、対称データをtK′Iv
#シている。
サンプルデータ(I)を外部Δ/D変換器(図示せず)
により取込むが、この回路椛成により、内部クロック(
A)、サンプルクロック2(C)の関係が、第8図に示
すように同期がとれ、かつ 内部クロック(A)の幅×4−サンプルクロック2(C
)幅 の関係が成立する場合のみ、シフトレジスタとして機能
するフリップフロップF1〜F26の出力のデータ列■
〜@と、カウンタ出力であるセレクト(H)信号の関係
が正常に保たれ、8−1セレクタN1.N2の出力(J
)、(K)となる。ここでは、本ディジタルフィルタは
タップ係数が左右対称のため、対称データをtK′Iv
#シている。
[発明が解決しようとする課題]
ところが、第9図に示すように内部クロック(A)とサ
ンプルクロック2(C)とが非同期であったり、 内部りOツク1(A)の幅×4〈ナンブルクロック2(
C)幅 となると、シフトレジスタ(フリップフロップ)F1〜
F26のデータ列とカウンタ出力であるセレクト(H)
信号との関係が正常に保たれなくなリ、8−1セレクタ
N1.N2の出力(J)。
ンプルクロック2(C)とが非同期であったり、 内部りOツク1(A)の幅×4〈ナンブルクロック2(
C)幅 となると、シフトレジスタ(フリップフロップ)F1〜
F26のデータ列とカウンタ出力であるセレクト(H)
信号との関係が正常に保たれなくなリ、8−1セレクタ
N1.N2の出力(J)。
(K)に不適当なデータが乗り(第9図(ル)参照)、
それにタップ係数を掛け、その結果を加算したフィルタ
値(第9図(力)参照)が正常な値でなくなるという問
題があった。
それにタップ係数を掛け、その結果を加算したフィルタ
値(第9図(力)参照)が正常な値でなくなるという問
題があった。
本発明はこのような課題に鑑みてなされたものであって
、内部クロックとサンプルクロックとが同期がとれてい
ない場合でも、正確なフィルタ値を出力できるようにす
ることができるディジタルフィルタのタイミング生成回
路を提供することを目的としている。
、内部クロックとサンプルクロックとが同期がとれてい
ない場合でも、正確なフィルタ値を出力できるようにす
ることができるディジタルフィルタのタイミング生成回
路を提供することを目的としている。
[課題を解決するための手段]
第1図は本発明の原理ブロック図である。図において、
1は内部クロック(A>とサンプルクロック(B)とを
受ける第1の微分回路、2は内部クロック(A>と前記
サンプルクロック(B)の2倍の周波数をもつサンプル
クロック(C)とを受ける第2の微分回路、3は内部ク
ロック(A)をカウンタクロック、第2の微分回路2の
出力をクリア(E)信号として受けるカウンタ、4は第
1及び第2の微分回路1,2の出力を受けてそのいずれ
か一方をディジタルフィルタの遅延回路用のシフトクロ
ック(G)として出力する2−1セレクタ、5は前記カ
ウンタの第3.第4出力Qc。
1は内部クロック(A>とサンプルクロック(B)とを
受ける第1の微分回路、2は内部クロック(A>と前記
サンプルクロック(B)の2倍の周波数をもつサンプル
クロック(C)とを受ける第2の微分回路、3は内部ク
ロック(A)をカウンタクロック、第2の微分回路2の
出力をクリア(E)信号として受けるカウンタ、4は第
1及び第2の微分回路1,2の出力を受けてそのいずれ
か一方をディジタルフィルタの遅延回路用のシフトクロ
ック(G)として出力する2−1セレクタ、5は前記カ
ウンタの第3.第4出力Qc。
Qoを受けてそのいずれか一方をカウンタ3のイネーブ
ル入力に与える2−1セレクタ、6は該2−1セレクタ
5の出力と内部クロック(A>との論理積信号を遅延デ
ータの取込クロックとして出力するゲートである。
ル入力に与える2−1セレクタ、6は該2−1セレクタ
5の出力と内部クロック(A>との論理積信号を遅延デ
ータの取込クロックとして出力するゲートである。
[作用]
内部クロック1(A)とサンプルクロック2(C)とが
非同期の場合、或いは 内部クロック1(△)幅x4<サンプルクロック2(C
) の場合には、カウンタ3の出力が“0100″となり、
この内のQo 、Qcが2−1セレクタ5を介してカウ
ンタ3のイネーブル(ENABLE)端子に与えられ、
カウンタ3のカウント動作を次のクリア(E)信号が入
るまで保持する。従って、タップ係数が格納されている
ROMには、正常なアドレスが与えられ、正確なフィル
タ値が出力される。
非同期の場合、或いは 内部クロック1(△)幅x4<サンプルクロック2(C
) の場合には、カウンタ3の出力が“0100″となり、
この内のQo 、Qcが2−1セレクタ5を介してカウ
ンタ3のイネーブル(ENABLE)端子に与えられ、
カウンタ3のカウント動作を次のクリア(E)信号が入
るまで保持する。従って、タップ係数が格納されている
ROMには、正常なアドレスが与えられ、正確なフィル
タ値が出力される。
[実施例]
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第2図は本発明の一実施例を示す構成ブロック図である
。第1図、17図と同一のものは、同一の符号を付して
示す。取込クロック(Q)は、バッファゲートG30を
経て出力されている。G31は、第2の微分回路2の出
力をクロック入力CKに、サンプルクロック1(B)を
D入力に受けるフリップ70ツブである。このフリップ
70ツブG31の出力は4サンプルモードでのセレクト
信号(H)の一部となっている。このように構成された
回路の動作を説明すれば、以下のとおりである。
。第1図、17図と同一のものは、同一の符号を付して
示す。取込クロック(Q)は、バッファゲートG30を
経て出力されている。G31は、第2の微分回路2の出
力をクロック入力CKに、サンプルクロック1(B)を
D入力に受けるフリップ70ツブである。このフリップ
70ツブG31の出力は4サンプルモードでのセレクト
信号(H)の一部となっている。このように構成された
回路の動作を説明すれば、以下のとおりである。
先ず、第2図に示すタイミング生成回路は、第6図に示
すディジタルフィルタ回路に与える各種タイミング信号
を生成するものである。第3図は本発明による各部の動
作を示すタイミングチャートである。図において、(イ
)は内部クロック(A)、(ロ)はサンプルクロック1
(B)、(ハ)はサンプルクロック2(C)、(ニ)は
内部クロック(D)、(ホ)はカウンタ3をクリアする
CLR(E)信号、及び第6図のシフトレジスタ(フリ
ップフロップF1〜F26)をシフトするシフトクロッ
ク5CLK (G)、(へ)はカウンタ3から出力され
るROMアドレスとしてのカウンタアドレス(F)、(
ト)は■〜@までの入力データ、(チ)は8−1セレク
タN3の出力(L)、(す)は8−1セレクタN4の出
力(M)、(ヌ)は加算器に2の出力(0)、(ル)は
タップ係数が格納されたデータの取込クロック(Q)、
(オ)はタップ係数乗算侵のデータ、(ワ)は2−1セ
レクタM7の出力、(力)はタップ係数が掛けられた加
算器の出力(フィルタ値)をそれぞれ示している。第2
図に示す発明回路では、4サンプルモードではサンプル
クロック2(C)を微分して(ホ)に示すクリア(CL
R)(E)信号とシフトパルス(SCLK)(G)を生
成する。
すディジタルフィルタ回路に与える各種タイミング信号
を生成するものである。第3図は本発明による各部の動
作を示すタイミングチャートである。図において、(イ
)は内部クロック(A)、(ロ)はサンプルクロック1
(B)、(ハ)はサンプルクロック2(C)、(ニ)は
内部クロック(D)、(ホ)はカウンタ3をクリアする
CLR(E)信号、及び第6図のシフトレジスタ(フリ
ップフロップF1〜F26)をシフトするシフトクロッ
ク5CLK (G)、(へ)はカウンタ3から出力され
るROMアドレスとしてのカウンタアドレス(F)、(
ト)は■〜@までの入力データ、(チ)は8−1セレク
タN3の出力(L)、(す)は8−1セレクタN4の出
力(M)、(ヌ)は加算器に2の出力(0)、(ル)は
タップ係数が格納されたデータの取込クロック(Q)、
(オ)はタップ係数乗算侵のデータ、(ワ)は2−1セ
レクタM7の出力、(力)はタップ係数が掛けられた加
算器の出力(フィルタ値)をそれぞれ示している。第2
図に示す発明回路では、4サンプルモードではサンプル
クロック2(C)を微分して(ホ)に示すクリア(CL
R)(E)信号とシフトパルス(SCLK)(G)を生
成する。
この時、5CLK (G)間に内部クロック(A)が(
ニ)、(ホ)に示すように5クロック以上あると、カウ
ンタ3のカウント値は”0100”となり、カウンタ3
のイネーブル人力EにはQOの01″が入り、該カウン
タ3のカウント動作を次のCLR信号(E)が入るまで
停止する。この結果、カウンタ3はそれまでのカウント
値を保持する。
ニ)、(ホ)に示すように5クロック以上あると、カウ
ンタ3のカウント値は”0100”となり、カウンタ3
のイネーブル人力EにはQOの01″が入り、該カウン
タ3のカウント動作を次のCLR信号(E)が入るまで
停止する。この結果、カウンタ3はそれまでのカウント
値を保持する。
また、8−1セレクタN1〜N4のセレクト信号(H)
は、カウンタ3の下位2ビツトとサンプルクロック1を
5CLK (G)でたたいてラッチした信号の反転をと
っている。この結果、カウンタ3の出力(アドレス(F
))は、(へ)に示すようになり、8−1セレクタN3
.N4の出力データ(L)、(M)及び加算器に2の出
力(0)は、それぞれ(チ)、(す)、(ヌ)に示すよ
うなものとなる。そして、タップ係数を乗算したデータ
を取込む時、取込クロック(Q)で取込むことにより、
余分なデータを外し、正常なフィルタ値を(力)に示す
ように得ることができる。なお、全てのデータの加算が
終了した侵、LCLKで最後の時点を読込むようになっ
ている。
は、カウンタ3の下位2ビツトとサンプルクロック1を
5CLK (G)でたたいてラッチした信号の反転をと
っている。この結果、カウンタ3の出力(アドレス(F
))は、(へ)に示すようになり、8−1セレクタN3
.N4の出力データ(L)、(M)及び加算器に2の出
力(0)は、それぞれ(チ)、(す)、(ヌ)に示すよ
うなものとなる。そして、タップ係数を乗算したデータ
を取込む時、取込クロック(Q)で取込むことにより、
余分なデータを外し、正常なフィルタ値を(力)に示す
ように得ることができる。なお、全てのデータの加算が
終了した侵、LCLKで最後の時点を読込むようになっ
ている。
上述の説明では、ブタ−数を1から26までとした場合
について説明したが、本説明はこれに限るものでなく任
意の数でよい。
について説明したが、本説明はこれに限るものでなく任
意の数でよい。
[発明の効果〕
以上、詳細に説明したように本発明によれば、サンプル
クロックと内部クロックとが非同期であったり、シフト
クロック間に内部クロックが5クロック以上ある場合に
はカウンタのカウント動作を停止することにより、常に
正確なディジタル値を得ることができるディジタルフィ
ルタのタイミング生成回路を提供することができる。
クロックと内部クロックとが非同期であったり、シフト
クロック間に内部クロックが5クロック以上ある場合に
はカウンタのカウント動作を停止することにより、常に
正確なディジタル値を得ることができるディジタルフィ
ルタのタイミング生成回路を提供することができる。
第1図は本発明の原理ブロック図、
第2図は本発明の一実施例を示す構成ブロック図、
第3図は本発明による各部の動作を示すタイミングチャ
ート、 第4図はディジタルフィルタの構成概念図、第5図はサ
ンプリングの説明図、 第6図はディジタルフィルタの詳細構成例を示す図、 第7図はタイミング生成回路の従来構成例を示す図、 第8図、第9図は従来の各部の動作を示すタイミングチ
ャートである。 第1図において、 1.2は微分回路、 3はカウンタ、 4.5は2−1セレクタ、 6はゲートである。
ート、 第4図はディジタルフィルタの構成概念図、第5図はサ
ンプリングの説明図、 第6図はディジタルフィルタの詳細構成例を示す図、 第7図はタイミング生成回路の従来構成例を示す図、 第8図、第9図は従来の各部の動作を示すタイミングチ
ャートである。 第1図において、 1.2は微分回路、 3はカウンタ、 4.5は2−1セレクタ、 6はゲートである。
Claims (1)
- 【特許請求の範囲】 内部クロック(A)とサンプルクロック(B)とを受け
る第1の微分回路(1)と、 内部クロック(A)と前記サンプルクロック(B)の2
倍の周波数をもつサンプルクロック(C)とを受ける第
2の微分回路(2)と、内部クロック(A)をカウンタ
クロック、第2の微分回路(2)の出力をクリア(E)
信号として受けるカウンタ(3)と、 第1及び第2の微分回路(1)、(2)の出力を受けて
そのいずれか一方をディジタルフィルタの遅延回路用の
シフトクロック(G)として出かする2−1セレクタ(
4)と、 前記カウンタの第3、第4出力Q_C、Q_Dを受けて
そのいずれか一方をカウンタ(3)のイネーブル入力に
与える2−1セレクタ(5)と、該2−1セレクタ(5
)、と内部クロック(A)との論理積信号を遅延データ
の取込クロックとして出力するゲート(6)とにより構
成されたディジタルフィルタのタイミング発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11759188A JPH01286509A (ja) | 1988-05-12 | 1988-05-12 | ディジタルフィルタのタイミング生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11759188A JPH01286509A (ja) | 1988-05-12 | 1988-05-12 | ディジタルフィルタのタイミング生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01286509A true JPH01286509A (ja) | 1989-11-17 |
Family
ID=14715610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11759188A Pending JPH01286509A (ja) | 1988-05-12 | 1988-05-12 | ディジタルフィルタのタイミング生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01286509A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03175716A (ja) * | 1989-12-04 | 1991-07-30 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1988
- 1988-05-12 JP JP11759188A patent/JPH01286509A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03175716A (ja) * | 1989-12-04 | 1991-07-30 | Mitsubishi Electric Corp | 半導体集積回路 |
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