JPH01286509A - ディジタルフィルタのタイミング生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概！！］ ディジタルフィルタのタイミング生成回路に関し、 内部クロックとサンプルクロックとが同期がとれていな
い場合でも、正確なフィルタ値を出力できるようにする
ことを目的とし、 内部クロック（Ａ）とサンプルクロック（Ｂ）とを受け
る第１の微分回路と、内部クロック（Ａ＞と前記サンプ
ルクロック（Ｂ）の２倍の周波数をもつサンプルクロッ
ク（Ｃ）とを受ける第２の微分回路と、内部りＯツク（
Ａ）をカウンタクロック、第２の微分回路の出力をクリ
ア（Ｅ）信号として受けるカウンタと、第１及び第２の
微分回路の出力を受けてそのいずれか一方をディジタル
フィルタの遅延回路用のシフトクロックとして出力する
２−１セレクタと、前記カウンタの第３．第４出力Ｑｃ
　、Ｑｏを受けてそのいずれか一方をカウンタのイネー
ブル入力に与える２−１セレクタと、該２−１ｔ７レク
タと内部クロック（Ａ＞との論理積信号を遅延データの
取込りＯツクとして出力するゲートとにより構成する。

Ｌ産業上の利用分野］ 本発明はディジタルフィルタのタイミング生成回路に関
する。

ある種の信号をディジタルデータとして装置内部に取込
む場合、所定の周期のタイミングでサンプリングし、サ
ンプリングされたデータをＡ／Ｄ変換器で、ディジタル
データに変換し、このディジタル化されたデータに対し
て各種の処理（フィルタ回路の処理を含む）を行うこと
が行われる。

この場合、装置の内部クロックとサンプリングクロック
が同期がとれていない場合、即ち非同期である場合のデ
ィジタルフィルタ回路のタイミングが問題となる。

［従来の技術］ 第４図はディジタルフィルタ（トランスバーサルフィル
タ）の構成概念図である。Ａ／Ｄ変換器によりディジタ
ルデータに変換された入力データは多段（Ｎ段）の遅延
素子１に順次大る。そして、サンプリングクロックによ
り同時にそれぞれ遅延されたデータが遅延素子１に取込
まれ、続（乗算器２に入ってそれぞれにタップ係数ａｔ
（ｉ＝Ｑ〜Ｎ−１）が乗算される。各乗算器２の出力は
、加Ｉｉ！［器３に入って加算され、出力される。

第５図はサンプリングの説明図である。（イ）に示すよ
うな入力に対して、（０）に示すサンプリング周期でＡ
／Ｄ変換すると、（ハ）に示すようなサンプリングデー
タが得られる。このサンプリングデータが、第４図の入
力データとなる。

第６図はディジタルフィルタの詳細構成例を示す図であ
る。入力データ列は（Ｉ）列と（Ｉｒ）列に大別され、
サンプル数４の場合には、（Ｉ）列が入力データになり
、サンプル数２の場合には（１）列、（■）列がそれぞ
れ片チャネルの入力になる。図において、Ｆ１〜Ｆ２６
はＤタイプの７リツプフロツブ（ＦＦ）、Ｍ１〜Ｍ１２
は２人力の内、いずれか−・方をセレクトする２−１セ
レクタ、Ｎ１〜Ｎ４は８人力の内のいずれか１つをセレ
クトする８−１セレクタ、入力データを受けるＢ１．８
２はバッファである。そして、図の全ての２−１セレク
タＭ１〜Ｍ１２にはセレクト信号（サンプル数２の場合
にはア、サンプル数４の場合にはイ）が入っている。

このように構成された回路において、サンプル数２の場
合にはセレクト信号が２−１セレクタＭ１〜Ｍ１２のア
をセレクトし、データ入力（１）はフリップ７０ツブＦ
１からＦ７まで順次遅延され、フリップ７０ツブＦ７の
出力が７リツプ７０ツブＦ２１に入り、それぞれの７リ
ツプフロツプの各段の出力は８−１セレクタＮ１．Ｎ２
により順次セレクトされ、加算器に１により加棹された
優、フリップ７０ツブＦ２７を経て出力される。

この場合において、各段のフリップ７０ツブにシフトク
ロック５ＣＬＫＧが入り、８−１セレクタＮ１．Ｎ２に
はセレクト信号（Ｈ＞が入っている。

一方、データ入力（ＩＩ）はフリップフロップＦ８から
２−１セレクタＭ７を経てＦ２０まで順次遅延され、そ
れぞれの７リツプ７０ツブの各段の出力は８−１セレク
タＮ３．Ｎ４により順次セレクトされ、加算器に２によ
り加算された後、フリップ７０ツブＦ２８を経て出力さ
れる。

サンプル数４の場合には、フリップ７０ツブＦ７の出力
は２−１セレクタＭ７を経てフリップフロップＦ９に入
り、更にフリップフロップＦ２０の出力は２−１セレク
タＭ４を経てフリップフロップＦ２１に入るようになっ
ている。この結果フリップフロップは２６段の直列接続
となる。

第７図は第６図に示すディジタルフィルタのタイミング
信号を発生するタイミング生成回路の従来構成例を示す
図である。内部クロック（Ａ）はバッファゲートＧ１．
インバータＧ２及びバッフ７ゲートＧ３を経て内部り０
ツク（０）として出力される。サンプルクロック１（Ｂ
）は周波数ｆのクロックで、バッファゲートＧ４を経て
第１の微分回路■１に入る。そして、該微分回路ｖ１の
出力はカウンタＣＡにクリア信号（ＣＬＲ）（Ｅ）とし
て入っている。周波数２ｆのサンプルクロック２（Ｃ）
は、バッファゲートＧ５を経て第２の微分回路Ｖ２に入
る。そして、該微分回路ｖ２の出力は２−１セレクタＭ
２０の一方の入力に入っている。２−１セレクタＭ２０
の他方の入力には第１の微分回路■１の出力が入ってい
る。そして、２−１セレクタＭ２０の出力はバッファゲ
ートＧ６を経て、前述のシフトクロック５ＣＬＫ　（Ｇ
＞として出力されている。

内部クロック（Ｄ＞は、カウンタＣＡにカウント用のク
ロックとして入っている。カウンタＣＡの下位３ピツト
出力は、ゲートＧ７を経てタップ係数が格納されている
ＲＯＭ（図示せず）へのアドレスとなる。また、同じ３
ビツト出力はゲート回路Ｇ８を経て、前記８−１セレク
タＮ１〜Ｎ４へのセレクト（Ｈ）信号として出力される
。更に、カウンタアドレスは、ゲートＧ９を経てゲート
Ｇ１０の一方の入力に入り、ゲートＧ１０の他方の入力
には内部クロック（Ａ）が入っている。そして、該ゲー
トＧ１０の出力はバッファゲートＧ１１を経て、加算器
出力の最後でフィルタ値を検出するための信号ＬＣＬＫ
として出力される。この従来の回路では、２サンプル時
にはサンプルクロック１（Ｂ）を微分したパルスを７リ
ツプフロツプＦ１〜Ｆ２６のシフトクロック５ＣＬＫ　
（Ｇ）とし、４サンプル時にはサンプルクロック２（Ｃ
）を微分したパルスをシフトクロック５ＣＬＫ　（Ｇ）
として用いている。ここでは、従来の回路で問題がある
４サンプル時について説明する。

第８図、第９図は従来の各部の動作を示すタイミングチ
ートである。図において（イ）は内部クロック（Ａ）、
（ロ）はサンプルクロック１（Ｂ）、（ハ）はサンプル
クロック２（Ｃ）、（ニ）は内部クロック（Ｄ）、（ホ
）はカウンタＧＡをクリアするＣＬＲ（Ｅ）信号、（へ
）はカウンタＣＡから出力されるＲＯＭアドレスとして
のカウンタアドレス（Ｆ）、（ト）はフリップ７０ツブ
ジフト用のクロック５ＣＬＫ　（Ｇ）、（チ）は■〜■
までの入力データ、（す）は８−１セレクタＮ１の出力
（Ｊ）、（ヌ）は８−１セレクタＮ２の出力（Ｋ）、（
ル）は加＄ｉｌＫ　１１７）出力（Ｎ）、（オ）はタッ
プ係数が格納されたＲＯＭ出力、（ワ）は２−１セレク
タＭ７の出力、（力）はタップ係数が掛けられた加算器
の出力（フィルタ値）をそれぞれ示している。

同図においては、内部クロック（Δ）とサンプルクロッ
ク（Ｂ）又は（Ｃ）の位相が合って、同期がとれている
場合を示している。この場合には８−１セレクタＮ１の
出力１と、８−１セレクタＮ２の出力が■と■、■どの
というふうに順次加算され、出力される。そして、この
出力値にタップ係数が掛けられた後、加算器出力（力）
として最終データが出力される。

今、微分したシフトクロック５ＣＬＫ　（Ｇ）により、
サンプルデータ（Ｉ）を外部Δ／Ｄ変換器（図示せず）
により取込むが、この回路椛成により、内部クロック（
Ａ）、サンプルクロック２（Ｃ）の関係が、第８図に示
すように同期がとれ、かつ 内部クロック（Ａ）の幅×４−サンプルクロック２（Ｃ
）幅 の関係が成立する場合のみ、シフトレジスタとして機能
するフリップフロップＦ１〜Ｆ２６の出力のデータ列■
〜＠と、カウンタ出力であるセレクト（Ｈ）信号の関係
が正常に保たれ、８−１セレクタＮ１．Ｎ２の出力（Ｊ
）、（Ｋ）となる。ここでは、本ディジタルフィルタは
タップ係数が左右対称のため、対称データをｔＫ′Ｉｖ
＃シている。

［発明が解決しようとする課題］ ところが、第９図に示すように内部クロック（Ａ）とサ
ンプルクロック２（Ｃ）とが非同期であったり、 内部りＯツク１（Ａ）の幅×４〈ナンブルクロック２（
Ｃ）幅 となると、シフトレジスタ（フリップフロップ）Ｆ１〜
Ｆ２６のデータ列とカウンタ出力であるセレクト（Ｈ）
信号との関係が正常に保たれなくなリ、８−１セレクタ
Ｎ１．Ｎ２の出力（Ｊ）。

（Ｋ）に不適当なデータが乗り（第９図（ル）参照）、
それにタップ係数を掛け、その結果を加算したフィルタ
値（第９図（力）参照）が正常な値でなくなるという問
題があった。

本発明はこのような課題に鑑みてなされたものであって
、内部クロックとサンプルクロックとが同期がとれてい
ない場合でも、正確なフィルタ値を出力できるようにす
ることができるディジタルフィルタのタイミング生成回
路を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１は内部クロック（Ａ＞とサンプルクロック（Ｂ）とを
受ける第１の微分回路、２は内部クロック（Ａ＞と前記
サンプルクロック（Ｂ）の２倍の周波数をもつサンプル
クロック（Ｃ）とを受ける第２の微分回路、３は内部ク
ロック（Ａ）をカウンタクロック、第２の微分回路２の
出力をクリア（Ｅ）信号として受けるカウンタ、４は第
１及び第２の微分回路１，２の出力を受けてそのいずれ
か一方をディジタルフィルタの遅延回路用のシフトクロ
ック（Ｇ）として出力する２−１セレクタ、５は前記カ
ウンタの第３．第４出力Ｑｃ。

Ｑｏを受けてそのいずれか一方をカウンタ３のイネーブ
ル入力に与える２−１セレクタ、６は該２−１セレクタ
５の出力と内部クロック（Ａ＞との論理積信号を遅延デ
ータの取込クロックとして出力するゲートである。

［作用］ 内部クロック１（Ａ）とサンプルクロック２（Ｃ）とが
非同期の場合、或いは 内部クロック１（△）幅ｘ４＜サンプルクロック２（Ｃ
） の場合には、カウンタ３の出力が“０１００″となり、
この内のＱｏ　、Ｑｃが２−１セレクタ５を介してカウ
ンタ３のイネーブル（ＥＮＡＢＬＥ）端子に与えられ、
カウンタ３のカウント動作を次のクリア（Ｅ）信号が入
るまで保持する。従って、タップ係数が格納されている
ＲＯＭには、正常なアドレスが与えられ、正確なフィル
タ値が出力される。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図、１７図と同一のものは、同一の符号を付して
示す。取込クロック（Ｑ）は、バッファゲートＧ３０を
経て出力されている。Ｇ３１は、第２の微分回路２の出
力をクロック入力ＣＫに、サンプルクロック１（Ｂ）を
Ｄ入力に受けるフリップ７０ツブである。このフリップ
７０ツブＧ３１の出力は４サンプルモードでのセレクト
信号（Ｈ）の一部となっている。このように構成された
回路の動作を説明すれば、以下のとおりである。

先ず、第２図に示すタイミング生成回路は、第６図に示
すディジタルフィルタ回路に与える各種タイミング信号
を生成するものである。第３図は本発明による各部の動
作を示すタイミングチャートである。図において、（イ
）は内部クロック（Ａ）、（ロ）はサンプルクロック１
（Ｂ）、（ハ）はサンプルクロック２（Ｃ）、（ニ）は
内部クロック（Ｄ）、（ホ）はカウンタ３をクリアする
ＣＬＲ（Ｅ）信号、及び第６図のシフトレジスタ（フリ
ップフロップＦ１〜Ｆ２６）をシフトするシフトクロッ
ク５ＣＬＫ　（Ｇ）、（へ）はカウンタ３から出力され
るＲＯＭアドレスとしてのカウンタアドレス（Ｆ）、（
ト）は■〜＠までの入力データ、（チ）は８−１セレク
タＮ３の出力（Ｌ）、（す）は８−１セレクタＮ４の出
力（Ｍ）、（ヌ）は加算器に２の出力（０）、（ル）は
タップ係数が格納されたデータの取込クロック（Ｑ）、
（オ）はタップ係数乗算侵のデータ、（ワ）は２−１セ
レクタＭ７の出力、（力）はタップ係数が掛けられた加
算器の出力（フィルタ値）をそれぞれ示している。第２
図に示す発明回路では、４サンプルモードではサンプル
クロック２（Ｃ）を微分して（ホ）に示すクリア（ＣＬ
Ｒ）（Ｅ）信号とシフトパルス（ＳＣＬＫ）（Ｇ）を生
成する。

この時、５ＣＬＫ　（Ｇ）間に内部クロック（Ａ）が（
ニ）、（ホ）に示すように５クロック以上あると、カウ
ンタ３のカウント値は”０１００”となり、カウンタ３
のイネーブル人力ＥにはＱＯの０１″が入り、該カウン
タ３のカウント動作を次のＣＬＲ信号（Ｅ）が入るまで
停止する。この結果、カウンタ３はそれまでのカウント
値を保持する。

また、８−１セレクタＮ１〜Ｎ４のセレクト信号（Ｈ）
は、カウンタ３の下位２ビツトとサンプルクロック１を
５ＣＬＫ　（Ｇ）でたたいてラッチした信号の反転をと
っている。この結果、カウンタ３の出力（アドレス（Ｆ
））は、（へ）に示すようになり、８−１セレクタＮ３
．Ｎ４の出力データ（Ｌ）、（Ｍ）及び加算器に２の出
力（０）は、それぞれ（チ）、（す）、（ヌ）に示すよ
うなものとなる。そして、タップ係数を乗算したデータ
を取込む時、取込クロック（Ｑ）で取込むことにより、
余分なデータを外し、正常なフィルタ値を（力）に示す
ように得ることができる。なお、全てのデータの加算が
終了した侵、ＬＣＬＫで最後の時点を読込むようになっ
ている。

上述の説明では、ブタ−数を１から２６までとした場合
について説明したが、本説明はこれに限るものでなく任
意の数でよい。

［発明の効果〕 以上、詳細に説明したように本発明によれば、サンプル
クロックと内部クロックとが非同期であったり、シフト
クロック間に内部クロックが５クロック以上ある場合に
はカウンタのカウント動作を停止することにより、常に
正確なディジタル値を得ることができるディジタルフィ
ルタのタイミング生成回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は本発明による各部の動作を示すタイミングチャ
ート、 第４図はディジタルフィルタの構成概念図、第５図はサ
ンプリングの説明図、 第６図はディジタルフィルタの詳細構成例を示す図、 第７図はタイミング生成回路の従来構成例を示す図、 第８図、第９図は従来の各部の動作を示すタイミングチ
ャートである。 第１図において、 １．２は微分回路、 ３はカウンタ、 ４．５は２−１セレクタ、 ６はゲートである。

Claims (1)

1. 【特許請求の範囲】 内部クロック（Ａ）とサンプルクロック（Ｂ）とを受け
   る第１の微分回路（１）と、 内部クロック（Ａ）と前記サンプルクロック（Ｂ）の２
   倍の周波数をもつサンプルクロック（Ｃ）とを受ける第
   ２の微分回路（２）と、内部クロック（Ａ）をカウンタ
   クロック、第２の微分回路（２）の出力をクリア（Ｅ）
   信号として受けるカウンタ（３）と、 第１及び第２の微分回路（１）、（２）の出力を受けて
   そのいずれか一方をディジタルフィルタの遅延回路用の
   シフトクロック（Ｇ）として出かする２−１セレクタ（
   ４）と、 前記カウンタの第３、第４出力Ｑ＿Ｃ、Ｑ＿Ｄを受けて
   そのいずれか一方をカウンタ（３）のイネーブル入力に
   与える２−１セレクタ（５）と、該２−１セレクタ（５
   ）、と内部クロック（Ａ）との論理積信号を遅延データ
   の取込クロックとして出力するゲート（６）とにより構
   成されたディジタルフィルタのタイミング発生回路。