JPH01238139A - Standard cell type integrated circuit device - Google Patents
Standard cell type integrated circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スタンダードセル方式の集積口゛路（ＩＣ）
に関し、特に、アナログ・デジタル混合のスタンダード
セルのレイアウト技術に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a standard cell type integrated circuit (IC).
In particular, it relates to layout technology for standard cells that mix analog and digital.
従来、この種のＩＣでは、第３図に示されるように、第
１のスタンダードセル１２は、デジタル信号入出力端子
（以下、デジタル信号端子という）１４と、第１のアブ
ログ信号入出力端子（以下、アナログ信号端子という）
１３−１と、第２のアナログ信号端子１３−２と、第
３のアナログ信号端子１３−３とは、セルの下辺上に配
置されていた。ここで、セルの辺というのは、ＩＣ設８
１上便宜的に用いられる仮想的な辺をいう。Conventionally, in this type of IC, as shown in FIG. (hereinafter referred to as analog signal terminal)
13-1, the second analog signal terminal 13-2, and the third analog signal terminal 13-3 were arranged on the lower side of the cell. Here, the side of the cell is the IC setting 8.
1. Refers to a virtual edge used for convenience.
キャパシタより構成される第２のスタンダードセル１５
においては、第１の信号端子１６−１と第２の信号端子
１６−２とは、セルの上辺上に配置されている。第１の
スタンダードセル１２の下辺上にある第１〜第３のアナ
ログ信号端子１３−１．１３−３と、デジタル信号端子
１４と、前記第２のスタンダードセル１５の上辺上にあ
る第１、第２の信号端子１６−１．１６−２とは、前記
第１のスタンダードセルと第２のスタンダードセルとの
間に設定された配線領域１７において配線されている。Second standard cell 15 composed of a capacitor
In the cell, the first signal terminal 16-1 and the second signal terminal 16-2 are arranged on the upper side of the cell. The first to third analog signal terminals 13-1, 13-3 on the lower side of the first standard cell 12, the digital signal terminal 14, and the first terminal on the upper side of the second standard cell 15, The second signal terminals 16-1 and 16-2 are wired in a wiring region 17 set between the first standard cell and the second standard cell.
上述した従来のスタンダードセル方式の集積回路は、セ
ルの下辺上にアナログ信号端子およびデジタル信号端子
が配置されているため、下辺側にある別のスタンダード
セルと接続する場合、デジタル配線とアナログ配線とが
交差し、クロストークによる影響のためにＳ／Ｎ比が悪
化するという欠点がある。In the conventional standard cell type integrated circuit described above, analog signal terminals and digital signal terminals are arranged on the bottom side of the cell, so when connecting to another standard cell on the bottom side, digital wiring and analog wiring are connected. There is a drawback that the signal-to-noise ratio deteriorates due to the influence of crosstalk.
本発明のスタンダード方式の集積回路装置は、アナログ
信号入出力端子とデジタル信号入出力端子とを具備する
スタンダードセルを有し、前記アナログ信号入出力端子
とデジタル信号入出力端子とはそれぞれ、仮想的に多角
形として把握される前記スタンダードセルの異なる仮想
辺上に配置されている。The standard type integrated circuit device of the present invention has a standard cell equipped with an analog signal input/output terminal and a digital signal input/output terminal, and the analog signal input/output terminal and the digital signal input/output terminal are virtual, respectively. The standard cells are arranged on different virtual sides of the standard cell, which is understood as a polygon.
また、本発明のアナログ・デジタル混合スタンダードセ
ル方式の集積回路装置は、
アナログ信号入出力端子とデジタル信号入出力端子とを
有する第１のスタンダードセルが設けられ、前記アナロ
グ信号入出力端子は多角形として把握される第１のスタ
ンダードセルの第１の仮想辺上に設けられ、デジタル信
号入出力端子は第１の仮想辺と対向する第２の仮想辺上
に設けられており、
前記第１のスタンダードセルの前記アナログ入出力端子
と接続関係にある第２のスタンダードセルが、少なくと
もその一部が前記第１のスタンダードセルの第１の仮想
辺と対向するように配置されており、
第１および第２のスタンダードセル間の領域がアナログ
回路用配線として使用されている。Further, the analog/digital mixed standard cell type integrated circuit device of the present invention is provided with a first standard cell having an analog signal input/output terminal and a digital signal input/output terminal, and the analog signal input/output terminal has a polygonal shape. The digital signal input/output terminal is provided on a second virtual side opposite to the first virtual side, and the digital signal input/output terminal is provided on a second virtual side opposite to the first standard cell. A second standard cell in a connection relationship with the analog input/output terminal of the standard cell is arranged such that at least a part thereof faces the first virtual side of the first standard cell, and the first and The area between the second standard cells is used as analog circuit wiring.
アナログ信号入出力端子とデジタル信号入出力端子とを
同一辺上に配置しないことにより、アナ。Analog signal input/output terminals and digital signal input/output terminals are not placed on the same side.
ログ回路用配線とデジタル回路用配線とを分離でき、こ
れによりクロストークを防止でき、Ｓ／Ｎ比を向上でき
る。Log circuit wiring and digital circuit wiring can be separated, thereby preventing crosstalk and improving the S/N ratio.
（実施１１ｉ１）
次に、本発明の実施例について図面を参照して説明する
。(Embodiment 11i1) Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明のスタンダード方式の集積回路装置の一
実施例のレイアウト図である。FIG. 1 is a layout diagram of an embodiment of a standard type integrated circuit device of the present invention.
本実施例はアナログバッファにおけるレイアウト例であ
り、スタンダード方式の演算増幅器セル（以下演算増幅
器セル）１は、上辺上にデジタル信号端子としてパワー
ダウン端子２−４を有し、下辺上にアナログ信号端子と
して正入力端子２−１゜負入力端子２−２．出力端子２
−３を有している。スタンダード方式のキャパシタセル
（以下キャパシタセルという）３は、上辺上に、第１の
端子４−１、第２の端子４−２を有している。演算増幅
器セル１の正入力端子２−１．負入力端子２−２．出力
端子２−３および前記キャパシタセルの第１の端子４−
１゜第２の端子４−２は、演算増幅器セル１とキャパシ
タセル３との間の第１の配線領域５−１内で配線されて
おり、演算増幅器セル１の負入力端子２−２とキャパシ
タセル３の第１の端子４−１は配線で接続されている。This embodiment is a layout example of an analog buffer, and a standard type operational amplifier cell (hereinafter referred to as an operational amplifier cell) 1 has power down terminals 2-4 as digital signal terminals on the upper side, and analog signal terminals on the lower side. as positive input terminal 2-1° and negative input terminal 2-2. Output terminal 2
-3. A standard type capacitor cell (hereinafter referred to as a capacitor cell) 3 has a first terminal 4-1 and a second terminal 4-2 on its upper side. Positive input terminal 2-1 of operational amplifier cell 1. Negative input terminal 2-2. Output terminal 2-3 and first terminal 4- of the capacitor cell
1° The second terminal 4-2 is wired within the first wiring region 5-1 between the operational amplifier cell 1 and the capacitor cell 3, and is connected to the negative input terminal 2-2 of the operational amplifier cell 1. The first terminals 4-1 of the capacitor cells 3 are connected by wiring.
前記演算増幅器セル１のパワーダウン端子２−４は、演
算増幅器セル１のキャパシタ３とは反対側に設定された
第２の配線領域５−２の中で配線されている。The power down terminal 2-4 of the operational amplifier cell 1 is wired in a second wiring region 5-2 set on the opposite side of the operational amplifier cell 1 from the capacitor 3.
第２図は本発明の第２の実施例のレイアウト図である。FIG. 2 is a layout diagram of a second embodiment of the present invention.
本実施例は、−次のスイッチドキャパシタフィルタを示
している。ｗＡ算増幅器セル１は、上辺にデジタル信号
端子としてパワーダウン端子２−４が配置され、下辺上
にアナログ信号端子として正入力端子２−１．負入力端
子２−２．および出力端子２−３が配置されている。ス
タンダードセル方式のアナログスイッチセル（以下スイ
ッチセルという）７は、セルの上辺上にデジタル信号端
子として第１のクロック入力端子８−１．第２のクロッ
ク入力端子８−２．第３のクロック入ツノ端子８−３．
第４のクロック入力端子８−４を配置し、下辺上に第４
のアナログ信号端子９−１．第２のアナログ信号端子９
−２．第３のアナログ信号端子９−３が配置されている
。キャパシタセル３は、セルの上辺上に第１の信号端子
４−１．第２の信号端子４−２が配置されている。This embodiment shows a -order switched capacitor filter. The wA arithmetic amplifier cell 1 has a power down terminal 2-4 arranged as a digital signal terminal on the upper side, and positive input terminals 2-1 . . . as analog signal terminals on the lower side. Negative input terminal 2-2. and an output terminal 2-3 are arranged. A standard cell type analog switch cell (hereinafter referred to as a switch cell) 7 has first clock input terminals 8-1. Second clock input terminal 8-2. Third clock input horn terminal 8-3.
A fourth clock input terminal 8-4 is arranged, and a fourth clock input terminal 8-4 is arranged on the lower side.
analog signal terminal 9-1. Second analog signal terminal 9
-2. A third analog signal terminal 9-3 is arranged. The capacitor cell 3 has first signal terminals 4-1. A second signal terminal 4-2 is arranged.
演算増幅器セル１の下辺上にある正入力端子２−１．負
入力端子２−２．出ツノ端子２−３．キャパシタセル３
の第１．第２の信号端子４−１〜４−２．およびスイッ
チセルフの第１〜第３のアナログ信号端子９−１〜９−
３は、演算増幅器セル１およびスイッチ７とキャパシタ
セル３との間の配線領域５−１内において配線されてい
る。また、演算増幅器セル１のパワーダウン端子２−４
．スイッチセルフの第１〜第４のクロック入力端子８−
１〜８−４は、演算増幅器セル１とスイッチセルフの、
キャパシタセル３とは反対側に設定された第２の配線領
域５−２において配線されている。Positive input terminal 2-1 on the lower side of operational amplifier cell 1. Negative input terminal 2-2. External terminal 2-3. capacitor cell 3
No. 1. Second signal terminals 4-1 to 4-2. and the first to third analog signal terminals 9-1 to 9- of the switch self.
3 is wired within the wiring region 5-1 between the operational amplifier cell 1 and the switch 7 and the capacitor cell 3. In addition, the power down terminal 2-4 of the operational amplifier cell 1
．． Switch self first to fourth clock input terminals 8-
1 to 8-4 are operational amplifier cell 1 and switch self,
Wiring is performed in a second wiring region 5-2 set on the opposite side of the capacitor cell 3.
（発明の効果）
以上説明したように本発明は、スタンダードセルの上辺
上にデジタル信号端子を配置し、下辺上にアナログ信号
端子を配置することにより、デジタル配線、アナログ配
線を分離することができ、クロストークを防止し、Ｓ／
Ｎ比を向上できる効果がある。(Effects of the Invention) As explained above, in the present invention, digital wiring and analog wiring can be separated by arranging digital signal terminals on the upper side of the standard cell and arranging analog signal terminals on the lower side. , prevent crosstalk, S/
This has the effect of improving the N ratio.
第１図は本発明のスタンダードセル方式の集積回路装置
の一実施例のレイアウト図、第２図は他の実施例のレイ
アウト図、第３図は従来例のレイアウト図である。
１・・・演算増幅器セル、
２−１・・・正入力端子、
２−２・・・負入力端子、
２−３・・・出力端子、
２−４・・・パワーダウン端子、
３・・・キャパシタセル、
４−１・・・第１の信号端子、
４−２・・・第２の信号端子、
５−１・・・第１の配線領域、
５−２・・・第２の配線領域、
７・・・スイッチセル、
８−１・・・第１のクロック入力端子、８−２・・・第
２のクロック入力端子、８−３・・・第３のクロック入
力端子、８−４・・・第４のクロック入力端子、９−１
・・・第１のアナログ信号端子、９−２・・・第２のア
ナログ信号端子、９−３・・・第３のアナログ信号端子
、１２・・・第１のスタンダードセル、
１３−１・・・第１のアナログ信号端子、１３−２・・
・第２のアナログ信号端子、１３−３・・・第３のアナ
ログ信号端子、１４・・・デジタル信号端子、
１５・・・第２のスタンダードセル、
１６−１・・・第１のアナログ信号端子、１Ｇ−２・・
・第２のアナログ信号端子、１７・・・配線領域。
特許出願人 １−１本電気株式会社
代 理 人 弁理士 内 原 晋
第１図
１ 糸！４４＋％＆クル ３ ：キイビシ９
クル２−１゛正χ力埠＋ ４−１ ：屏１り信
巧舖→２−２：―入ｔ３塙子 ４−２ ；寥
２の憶儒錫α２−３゛已力妬′ｆ
５−１ ：茅１４ｇ１己壽表負瀉又２−４： ノｆ’
ｌ−７勺：”ａｔｌ”ｒ ５−２
： ＄２ Ｊｅ、繰％ｉ第３図
１２：’Ｊｌ ／Ｉスク＞ ７− ）−勺ル１３−１
： ％ｉ”＋７す口つ′イ名鷹塙丹１３−２
： 卒２０７士Ｏ丁イ壱号塙テ１３−３ 隻３つヱ
↑ロア゛信う鳴子１４．５ジつ几信号婚キ
１５ 、 第２の入３レターＦこ几
１６−１： ′４１り了すΩ１゛信号鳩÷１６−２“
茅２／＋？すＯ丁４号嫡α１７：瞥轍佛墳FIG. 1 is a layout diagram of one embodiment of a standard cell type integrated circuit device of the present invention, FIG. 2 is a layout diagram of another embodiment, and FIG. 3 is a layout diagram of a conventional example. DESCRIPTION OF SYMBOLS 1... Operational amplifier cell, 2-1... Positive input terminal, 2-2... Negative input terminal, 2-3... Output terminal, 2-4... Power down terminal, 3... - Capacitor cell, 4-1... First signal terminal, 4-2... Second signal terminal, 5-1... First wiring area, 5-2... Second wiring area, 7... switch cell, 8-1... first clock input terminal, 8-2... second clock input terminal, 8-3... third clock input terminal, 8- 4... Fourth clock input terminal, 9-1
... first analog signal terminal, 9-2 ... second analog signal terminal, 9-3 ... third analog signal terminal, 12 ... first standard cell, 13-1. ...First analog signal terminal, 13-2...
・Second analog signal terminal, 13-3...Third analog signal terminal, 14...Digital signal terminal, 15...Second standard cell, 16-1...First analog signal Terminal, 1G-2...
- Second analog signal terminal, 17... wiring area. Patent applicant: 1-1 Hondenki Co., Ltd. Agent: Susumu Uchihara, patent attorney Figure 1: Thread! 44+%&Kuru 3: Kiibishi 9
Kur 2-1゛ Positive χ force + 4-1 ：Ping 1 Rin Takashi → 2-2：-Enter t3 Hanako 4-2 ；寥2's memory α2-3 ゛ Power envy′f
5-1: Kaya 14g1 Self-expression 2-4: Nof'
l-7勺："atl"r 5-2
: $2 Je, %i Fig. 3 12: 'Jl /I Sc > 7- ) - 13-1
: %i"+7sukutsu'i Meitaka Hanatan 13-2
: Graduated 207th grade Ochoi 1st No. 13-3 Ship 3ヱ↑Roa゛Shinu Naruko 14.5 Jitsu signal marriage Ki 15, 2nd entry 3 letter F Koko 16-1: '41 Complete Ω1゛signal pigeon ÷ 16-2“
Kaya 2/+? Su Ocho No. 4 Heir α17: Betsubutsubutsu Tomb
Claims (1)
とを具備するスタンダードセルを有し、前記アナログ信
号入出力端子とデジタル信号入出力端子とはそれぞれ、
仮想的に多角形として把握される前記スタンダードセル
の異なる仮想辺上に配置されているスタンダードセル方
式の集積回路装置。 ２、アナログ信号入出力端子とデジタル信号入出力端子
とを有する第１のスタンダードセルが設けられ、前記ア
ナログ信号入出力端子は多角形として把握される第１の
スタンダードセルの第１の仮想辺上に設けられ、デジタ
ル信号入出力端子は第１の仮想辺と対向する第２の仮想
辺上に設けられており、 前記第１のスタンダードセルの前記アナログ入出力端子
と接続関係にある第２のスタンダードセルが、少なくと
もその一部が前記第１のスタンダードセルの第１の仮想
辺と対向するように配置されており、 第１および第２のスタンダードセル間の領域がアナログ
回路用配線領域として使用されているアナログ・デジタ
ル混合スタンダードセル方式の集積回路装置。 ３、前記第１のスタンダードセルはトランジスタを主体
として構成されており、前記第２のスタンダードセルは
キャパシタあるいは抵抗から構成されている請求項１に
記載のアナログ・デジタル混合スタンダードセル方式の
集積回路装置。[Claims] 1. A standard cell having an analog signal input/output terminal and a digital signal input/output terminal, wherein the analog signal input/output terminal and the digital signal input/output terminal are respectively:
A standard cell integrated circuit device arranged on different virtual sides of the standard cell that is virtually grasped as a polygon. 2. A first standard cell having an analog signal input/output terminal and a digital signal input/output terminal is provided, and the analog signal input/output terminal is located on the first virtual side of the first standard cell, which is understood as a polygon. A digital signal input/output terminal is provided on a second virtual side opposite to the first virtual side, and a second digital signal input/output terminal is provided in a connection relationship with the analog input/output terminal of the first standard cell. A standard cell is arranged such that at least a portion thereof faces a first virtual side of the first standard cell, and an area between the first and second standard cells is used as an analog circuit wiring area. An analog/digital mixed standard cell type integrated circuit device. 3. The analog/digital mixed standard cell type integrated circuit device according to claim 1, wherein the first standard cell is mainly composed of a transistor, and the second standard cell is composed of a capacitor or a resistor. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6644188A JPH01238139A (en) | 1988-03-18 | 1988-03-18 | Standard cell type integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6644188A JPH01238139A (en) | 1988-03-18 | 1988-03-18 | Standard cell type integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238139A true JPH01238139A (en) | 1989-09-22 |
Family
ID=13315864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6644188A Pending JPH01238139A (en) | 1988-03-18 | 1988-03-18 | Standard cell type integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238139A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722247B2 (en) * | 1974-07-29 | 1982-05-12 | ||
| JPS60247308A (en) * | 1984-05-23 | 1985-12-07 | Nec Corp | Generator of variable frequency sine wave signal |
| JPS62128619A (en) * | 1985-11-29 | 1987-06-10 | Noritsu Co Ltd | Digital-to-analog converter |
-
1988
- 1988-03-18 JP JP6644188A patent/JPH01238139A/en active Pending
Patent Citations (3)
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