JPH01208041A - Data multiplexing system - Google Patents
Data multiplexing systemInfo
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- JPH01208041A JPH01208041A JP3306388A JP3306388A JPH01208041A JP H01208041 A JPH01208041 A JP H01208041A JP 3306388 A JP3306388 A JP 3306388A JP 3306388 A JP3306388 A JP 3306388A JP H01208041 A JPH01208041 A JP H01208041A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
タイムスロット数の異なる音声やデータ等を一括して時
分割多重化するマルチメディア多重化装置に使用される
データ多重方式に関し、多重化されるデータのタイムス
ロット数とその挿入位置が自由に設定できることを目的
とし、各種データを発生するユニット毎に、ユニットか
らの入力データを制御符号のレベルＬ／ＨによりＩＩ
？ｉｌｌして出力をオン／オフするハイインピーダンス
制御の増幅器と、ユニット毎の多重化すべきデータのタ
イムスロット数と挿入位置を１ビット単位で書込み読出
される書替可能のアドレス制御メモリＡＣＭを具え、該
ＭＣＩＩの続出符号により前記増幅器を制御して複数の
ユニットから発生される各種データを多重化する構成と
する。[Detailed Description of the Invention] [Summary] Regarding a data multiplexing method used in a multimedia multiplexing device that time-division multiplexes audio, data, etc. having different numbers of time slots, the time slots of data to be multiplexed are The purpose is to be able to freely set the number and insertion position, and for each unit that generates various data, the input data from the unit is controlled by the level L/H of the control code.
? A high-impedance control amplifier that turns the output on and off by illumination, and a rewritable address control memory ACM in which the number of time slots and insertion position of data to be multiplexed for each unit are written and read in 1-bit units, The amplifier is controlled by successive codes of the MCII to multiplex various data generated from a plurality of units.
本発明は音声やデータ等のタイムスロット数の異なるデ
ィジタル信号を一括して時分割多重化するマルチメディ
ア多重化装置に関するものであって、必要なタイムスロ
ット数の異なる音声やデータの伝送信号を個別に発生し
出力する各種チャネルパッケージの収容ユニットの複数
ユニットからのディジタル信号を、全体のタイムスロッ
ト数が一定のディジタル多重信号に多重化する場合のデ
ータ多重方式の回路構成に関する。The present invention relates to a multimedia multiplexing device that collectively time-division multiplexes digital signals such as voice and data having different numbers of time slots, and the present invention relates to a multimedia multiplexing device that time-division multiplexes digital signals such as voice and data having different numbers of time slots, and separately transmits voice and data transmission signals having different numbers of required time slots. The present invention relates to a circuit configuration of a data multiplexing method for multiplexing digital signals generated and output from a plurality of storage units of various channel packages into a digital multiplexed signal having a fixed total number of time slots.
上記のデータ多重方式は、従来は第４図に示す如く、複
数の例えば４個のユニット１乃至ユニット４からの複合
された各データＤ１〜Ｄ４を、４ Ｍ）Ｉｚババス一定
のＦＢ５１２ ＴＳ （タイムスロット）に多重化する
場合は、該各データＤ１〜Ｄ４を、夫々の適当なバッフ
ァ１０ａ乃至バッファ４０ａを介して、ＲＡＭ（Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＥＳ（Ｅｒ
ａｓｔｉｃＳ ｔｏｒｅ）等の各メモ’月１ａ乃至メモ
リ４１ａに、タイミング発生器１００の発生したアへレ
スＡ１−八４により、夫々の書込／読出の制御を行うこ
とにより、４個のメモ’Ｊｌｌａ乃至メモリ４１ａの各
出力データのタイｌ、スロットを、固定の例えば同数の
１２８ ＴＳにして、総数５１２ ＴＳのディジタル多
重信号に多重化している。Conventionally, as shown in FIG. 4, the above data multiplexing method combines each of the composite data D1 to D4 from a plurality of units 1 to 4, for example, to 4 When multiplexing data D1 to D4 into a RAM (Ran slot), each data D1 to D4 is multiplexed to a RAM (Ran slot) via appropriate buffers 10a to 40a.
dom Access Memory) or ES (Er
By controlling the writing/reading of each memo 1a to memory 41a such as atomicS store) etc. by Aheres A1-84 generated by the timing generator 100, four memos 1a to 41a are written. The tiles and slots of each output data from the memory 41a are fixed, for example, the same number of 128 TS, and are multiplexed into a digital multiplex signal of a total of 512 TS.
しかしながら、この従来のデータ多重方式の方法では、
各種データを発生するユニット数が多い場合は、夫々の
ユニットからのデータの各メモリへの書込／読出の制御
が複雑化することや、各ユニットからのデータに割り振
られるタイムスロット数およびその挿入位置が、そのタ
イミング発生器や各メモリのハードウェア構成により固
定化してしまうということになり、マルチメディア多重
化装置のように、ユーザの使用形態、即ち接続ユニット
数や音声やデータの発生に使用するチャネルパッケージ
の種類が異なる多重化装置においては、総数が一定のタ
イムスロットを有効に使えないという問題が生じる。However, in this conventional data multiplexing method,
When there are many units generating various types of data, the control of writing/reading data from each unit to each memory becomes complicated, and the number of time slots allocated to data from each unit and their insertion become complicated. This means that the position is fixed depending on the timing generator and the hardware configuration of each memory.As with multimedia multiplexing equipment, the position is fixed depending on the usage pattern of the user, that is, the number of connected units and the use for audio and data generation. In a multiplexing apparatus that handles different types of channel packages, a problem arises in that a fixed total number of time slots cannot be used effectively.
本発明は、上述の、ハードウェアの複雑化およびタイム
スロット数およびその挿入位置の固定化の問題点を解決
して、各ユニットの出力データへ割り当てるタイムスロ
ット数およびその挿入位置を自由に設定できる構成を課
題とする。The present invention solves the above-mentioned problems of complicating the hardware and fixing the number of time slots and their insertion positions, and allows the number of time slots allocated to output data of each unit and their insertion positions to be freely set. The challenge is composition.
上記の課題は、各ユニット１．ＮからのデータＤＩ。 The above tasks are for each unit 1. Data DI from N.
Ｄｎを制御して、所要のタイムスロット数のデータを所
定の時間位置に出力して時分割多重化する多重化回路と
して、制御符号Ｃ１、ＣｎのレベルＬ／Ｈにより出力デ
ータをオン／オフするハイインピータンス制御の増幅器
１１．Ｎｌを用い、該増幅器１１゜Ｎ１を制御する制御
符号ＣＩ 、 Ｃｎとして、各データＤＩ。As a multiplexing circuit that controls Dn and outputs the data of the required number of time slots at a predetermined time position for time division multiplexing, output data is turned on/off by control codes C1 and Cn levels L/H. High impedance controlled amplifier 11. Each data DI is used as a control code CI, Cn to control the amplifier 11°N1.
Ｄｎを出力するユニット１．ユニットＮ毎に、１ビット
単位で書込み読出すことの出来るＲＡＭによる１ ｂｉ
ｔ ＡＣＭ （Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｎ＋ｏｒｙ）を設け、該ＡＣＭ １２．ＡＣＭ Ｎ２
に、ユニット１．Ｎの出力データＤＩ、Ｄｎへ割り当て
るタイムスロット数およびその挿入位置を書き込んでお
き、該ＡＣＭの内容の続出出力を前記増幅器の制御符号
ＣＬ、Ｃｎとする構成の本発明のデータ多重方式によっ
て解決される。Unit 1 that outputs Dn. For each unit N, 1 bi is provided by RAM that can be written and read in 1 bit units.
t ACM (Address Control M
en+ory) and the ACM 12. ACM N2
In Unit 1. This problem is solved by the data multiplexing system of the present invention, which has a structure in which the number of time slots assigned to the output data DI, Dn and the insertion position thereof are written in advance, and the successive outputs of the contents of the ACM are used as the control codes CL, Cn of the amplifiers. Ru.
本発明のデータ多重方式の構成を示す第１図の原理図に
おいて、
１、Ｎは、タイムスロット数の異なる複合されたデータ
ＤＩ、Ｏｎを個別に出力する複数のユニットである。In the principle diagram of FIG. 1 showing the configuration of the data multiplexing system of the present invention, 1 and N are a plurality of units that individually output composite data DI, On having different numbers of time slots.
１１、Ｎｌは、複数のユニッＩ−１，Ｎの出力する複合
データＤＩ、Ｄｎを個別の制御符号ＣＩ、Ｃｎのレベル
Ｌ／Ｈにより出力データをオン／オフするハイインピー
タンス制御の増幅器である。11, Nl is a high-impedance control amplifier that turns on/off the composite data DI, Dn output from the plurality of units I-1, N by the level L/H of individual control codes CI, Cn. .
１２、 Ｎ２は、複数のユニット１．Ｎの各ユニットか
らの複合データＤＩ、Ｏｎのうち、多重化すべきデータ
ＤＩ−ａ、Ｄｎ−ｂのタイムスロット数およびその挿入
位置を占き込んだ書替可能のｌ？ＡＭメモリであって、
１ビット単位で書込み読出されるアドレス制御メモリへ
ＣＭである。12, N2 is a plurality of units 1. A rewritable l? that specifies the number of time slots and insertion positions of data DI-a and Dn-b to be multiplexed among the composite data DI and On from each unit of N. AM memory,
This is a CM to address control memory that is written and read in 1-bit units.
そしてアドレス制御メモリＡＣＭ １２．Ｎ２の出力符
号Ｃ１，Ｃｎにより、前記ハイインピータンス制御の増
幅器１１．Ｎｌを制御して、複数のユニット１．Ｎがら
のタイムスロット数の異なる任意のデータを多重化する
構成とする。and address control memory ACM12. The high impedance controlled amplifier 11. By controlling Nl, a plurality of units 1. The configuration is such that arbitrary data with N different numbers of time slots are multiplexed.
ハイインピーダンス制御■の増幅器１１．Ｎｌは、複数
のユニット１．Ｎの出力する複合データＤＩ、Ｄｎをア
ドレス制御メモリＡＣＭ ２１．Ｎ２から個別に出力さ
れる制御符号Ｃ１、ＣｎのレベルＬ／Ｈにより出力デー
タをオン／オフする。High impedance control amplifier 11. Nl is a plurality of units 1. The composite data DI and Dn output by N are sent to the address control memory ACM 21. The output data is turned on/off by the level L/H of the control codes C1 and Cn individually output from N2.
アドレス制御メモリＡＣＭ １２．Ｎ２は、複数のユニ
ット１．Ｎの各ユニットからの複合データＤＩ 、 Ｄ
ｎのうち、多重化すべきデータＤｉ−ａ、Ｄｎ−ｂのタ
イムスロット数およびその挿入位置が書き込まれている
ＲＡＭメモリであって、１ビット単位で書込み読出され
、そのアドレス制御メモリＡＣＭ １２．Ｎ２の出力符
号ＣＩ ＋ Ｃｎが、前記ハイインピータンス制御の増
幅器１１．Ｎｌを制御して、複数のユニット１．Ｎから
のタイムスロット数の異なる任意のデータＤ Ｉ−ａ
＋Ｄｎ−ｂを出力バス上で多重化する。Address control memory ACM 12. N2 includes a plurality of units 1. Composite data DI, D from each unit of N
A RAM memory in which the number of time slots of data Di-a and Dn-b to be multiplexed and their insertion positions are written among n, and is written and read in 1-bit units, and its address control memory ACM 12. The output sign CI + Cn of N2 is the high impedance controlled amplifier 11. By controlling Nl, a plurality of units 1. Arbitrary data D I-a with different number of time slots from N
+Dn-b on the output bus.
本発明は、アドレス制御メモリＡＣＭ ２１．Ｎ２の内
容を書き替えることにより、各ユニット１．Ｎの出力の
多重化すべきデータＤＩ−ａ、Ｄｎ−ｂのタイムスロッ
ト数およびその挿入位置を自由に設定できるので問題は
解決される。The present invention provides an address control memory ACM 21. By rewriting the contents of N2, each unit 1. The problem is solved because the number of time slots and insertion positions of the data DI-a and Dn-b to be multiplexed from the outputs of N can be freely set.
第２図は本発明の実施例のデータ多重方式の構成を示す
ブロック図であって、第３図は、Ｎ個のユニットからの
各時分割データを、タイムスロット数の総数が５１２
ＴＳである４、０９６ Ｍ）ｌｚババス多重化する場合
を例として、その動作を説明するタイムチャートである
。FIG. 2 is a block diagram showing the configuration of a data multiplexing system according to an embodiment of the present invention, and FIG. 3 shows that each time-division data from N units is
4 is a time chart illustrating the operation of a TS 4,096 M)lz bus multiplexing as an example.
第２図のブロック図において、Ｎ個のユニット１．２．
Ｎから出力されるデータＤＩ 、 Ｄ２． Ｄｎは、夫
々バッファ１０．２０．ＮＯを介して、ハイインピーダ
ンス制御の増幅器１１，２１．Ｎｌに入力され、該増幅
器１１゜２１、Ｎｌにおいて夫々、各ユニット毎の１ビ
ツトのアドレス制御メモリＡＣＭ １２，２２．Ｎ２の
出力符号ＣＩ。In the block diagram of FIG. 2, N units 1.2.
Data DI output from N, D2. Dn are buffers 10, 20, . High impedance controlled amplifiers 11, 21 . Nl, one-bit address control memory ACM 12, 22 . Output code CI of N2.
Ｃ２，Ｃｎによってその出力がハイインピーダンス制御
され、該増幅器１１，２１．Ｎｌの出力側の４ Ｍｌｌ
ｚバスの総数５１２ ＴＳのフレームに時分割多重化さ
れる。The outputs of the amplifiers 11, 21 . 4 Mll on the output side of Nl
A total of 512 z buses are time-division multiplexed into frames of TS.
Ｎ個のユニット１，２．Ｎのユニット１から出力される
多重化すべきデータ■は、第３図のタイムチャー４に示
す如く、タイムスロットの総数５１２ ＴＳのうちの最
初の５７Ｓ（０，１，２〜４）であり、他の残部が未使
用であり、ユニット２から出力される多重化すべきデー
タ■は、ユニット１のデータ■に続＜ ６ ＴＳ（５，
６，７〜１０）であり、データ■の部分と他の残部が未
使用である。そしてユニットＮから出力される多重化す
べきデータ■は、タイムスロットの総数５１２ ＴＳの
最後の６ ＴＳ（５０６，５０７，〜５１１）であり、
他は未使用である。N units 1, 2 . The data to be multiplexed outputted from unit 1 of N is the first 57S (0, 1, 2 to 4) of the total number of time slots 512 TS, as shown in time chart 4 of FIG. The rest of the data is unused, and the data to be multiplexed output from unit 2 follows the data from unit 1 < 6 TS (5,
6, 7 to 10), and the data part (2) and the rest are unused. The data to be multiplexed outputted from unit N is the last 6 TS (506, 507, ~ 511) of the total number of time slots 512 TS,
Others are unused.
各ユニット毎の１ビット単位のアドレス制御メモリ Ａ
ＣＭ １２，２２．Ｎ２には、上記の各ユニットからの
出力の多重化すべきデータ■、■、■に対応して、夫々
のタイムスロット数とその挿入位置番号が書き込まれて
あり、夫々の読出信号Ｃ１，Ｃ２，Ｃｎは、第３図の八
ＣＭ（１）制御信号〜ＡＣＭ （Ｎ）制御信号の如く、
データ■、■、■に対応して出力され、ハイインピーダ
ンス制御の増幅器１１，２１．Ｎｌを制御する。 そし
て各ユニットからの出力の多重化すべきデータ■、■、
■は、該増幅器１１，２１．Ｎｌの出力バス上で直接、
第３図■多重化データの如＜、総数５１２ＴＳのフレー
ムに多重化される。Address control memory in 1-bit units for each unit A
CM 12, 22. In N2, the number of time slots and their insertion position numbers are written corresponding to the data to be multiplexed, which are output from each unit, and the respective read signals C1, C2, Cn is as shown in the 8 CM (1) control signal to ACM (N) control signal in FIG.
Data is output in response to data ■, ■, ■, and high-impedance controlled amplifiers 11, 21 . Control Nl. And the data to be multiplexed from each unit■,■,
(2) indicates the amplifiers 11, 21 . Directly on the output bus of Nl,
As shown in FIG. 3, multiplexed data is multiplexed into a total of 512 TS frames.
各ユニット毎の１ビット単位のアドレス制ｆ’ｆＵメモ
リＡＣＭ １２，２２．Ｎ２の内容の、タイムスロット
数とその挿入位置のＡＣＭデータとアドレスを書き替え
ることにより、各種のタイムスロット数の信号データの
時分割多重が自由に行え、一定数のタイムスロットを有
効に使用することが出来て問題が無い。1-bit address system f'fU memory ACM for each unit 12, 22. By rewriting the ACM data and address of the number of time slots and their insertion positions in the contents of N2, signal data of various numbers of time slots can be freely time-division multiplexed, and a certain number of time slots can be used effectively. I can do it without any problems.
以上説明した如く、本発明によれば、各種のデータを発
生する各ユニット毎のアドレス制御メモリＡＣＨの内容
を書き替えることにより、各種のタイムスロット数のデ
ータの時分割多重が自由に行えるので、一定数のタイム
スロットを有効に使用することが出来ると共に、該ＡＣ
Ｍをユニットと一緒に追加することにより、需要に応じ
てユニソト数の増加を節単に行える効果が得られる。As explained above, according to the present invention, by rewriting the contents of the address control memory ACH for each unit that generates various types of data, it is possible to freely time-division multiplex data of various numbers of time slots. A certain number of time slots can be used effectively, and the AC
By adding M together with the unit, it is possible to easily increase the number of unisoto units according to demand.
第１図は本発明のデータ多重方式の構成を示す原理図、
第２図は本発明の実施例のデータ多重方式の構成を示す
ブロック図、
第３図は本発明の実施例の動作を説明するためのタイム
チャート、
第４図は従来のデータ多重方式の構成を示すブロック図
である。
図において、
１．２．Ｎはユニ、７ト、
１１．２１．Ｎｌはハイインピーダンス制御の増幅器、
＃、２２．Ｎ２はアドレス制御メモリへＣＭである。Fig. 1 is a principle diagram showing the configuration of the data multiplexing system of the present invention, Fig. 2 is a block diagram showing the configuration of the data multiplexing system of the embodiment of the invention, and Fig. 3 explains the operation of the embodiment of the invention. Figure 4 is a block diagram showing the configuration of a conventional data multiplexing system. In the figure, 1.2. N is Uni, 7, 11.21. Nl is a high impedance control amplifier,
#, 22. N2 is CM to address control memory.
Claims (1)
１、Ｄｎ）を制御して全体数が一定のタイムスロットに
配分し多重化するデータ多重方式において、該複数のユ
ニット（１、Ｎ）の各ユニットからの入力データ（Ｄ１
、Ｄｎ）を制御符号（Ｃ１、Ｃｎ）のレベル（Ｌ／Ｈ）
により制御して出力をオン／オフするハイインピーダン
ス制御増幅器（１１、Ｎ１）と、該複数のユニット（１
、Ｎ）のユニット毎の多重化すべきデータ（Ｄ１−ａ、
Ｄｎ−ｂ）のタイムスロットの数と挿入位置を書込み１
ビット単位で読出される書替可能のアドレス制御メモリ
（１２、Ｎ２）を具え、該アドレス制御メモリ（１２、
Ｎ２）の出力を前記制御符号（Ｃ１、Ｃｎ）として前記
ハイインピーダンス制御増幅器（１１、Ｎ１）を制御し
て複数のユニット（１、Ｎ）から発生される各データ（
Ｄ１−ａ、Ｄｎ−ｂ）を多重化することを特徴としたデ
ータ多重方式。Each data (D
In a data multiplexing method in which input data (D1, Dn) from each unit of the plurality of units (1, N) is controlled and multiplexed by allocating it to a fixed number of time slots,
, Dn) as the level (L/H) of the control code (C1, Cn)
a high-impedance control amplifier (11, N1) that turns on/off the output by controlling the plurality of units (11, N1);
, N) to be multiplexed for each unit (D1-a,
Write the number of time slots and insertion position of Dn-b)1
The address control memory (12, N2) is provided with a rewritable address control memory (12, N2) that is read out bit by bit.
N2) is used as the control code (C1, Cn) to control the high impedance control amplifier (11, N1) to control each data (1, N1) generated from the plurality of units (1, N).
D1-a, Dn-b).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306388A JPH01208041A (en) | 1988-02-16 | 1988-02-16 | Data multiplexing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306388A JPH01208041A (en) | 1988-02-16 | 1988-02-16 | Data multiplexing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208041A true JPH01208041A (en) | 1989-08-22 |
Family
ID=12376276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306388A Pending JPH01208041A (en) | 1988-02-16 | 1988-02-16 | Data multiplexing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208041A (en) |
-
1988
- 1988-02-16 JP JP3306388A patent/JPH01208041A/en active Pending
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