JPH01125800A - 書込み・消去可能な読出し専用メモリ - Google Patents
書込み・消去可能な読出し専用メモリInfo
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- JPH01125800A JPH01125800A JP62286114A JP28611487A JPH01125800A JP H01125800 A JPH01125800 A JP H01125800A JP 62286114 A JP62286114 A JP 62286114A JP 28611487 A JP28611487 A JP 28611487A JP H01125800 A JPH01125800 A JP H01125800A
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- Japan
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- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書込み・消去６」能な銃出し専用メモリに関し
、特に通常の査込み動作時と書込みテスト動作時の誓込
み動作を制御する書込み制御回路を備えた書込み・消去
可能な読出し専用メ七りに関する。
、特に通常の査込み動作時と書込みテスト動作時の誓込
み動作を制御する書込み制御回路を備えた書込み・消去
可能な読出し専用メ七りに関する。
近年、書込み、消去可能な続出し専用メモリ（以下ｇＰ
Ｒ，ＯＭという）内蔵の１チ、プマイクロコンピュータ
やＥｌｉＦＲＯＭ組込みデバイスにおいては、そのｇＦ
ＲＯＭ容鴛が増大している。そのため、これらｇＰｌ（
０Ｍ内蔵の１チツプマイクロコンピユータやＷＰ）ＬＯ
Ｍ組込みデバイスは。
Ｒ，ＯＭという）内蔵の１チ、プマイクロコンピュータ
やＥｌｉＦＲＯＭ組込みデバイスにおいては、そのｇＦ
ＲＯＭ容鴛が増大している。そのため、これらｇＰｌ（
０Ｍ内蔵の１チツプマイクロコンピユータやＷＰ）ＬＯ
Ｍ組込みデバイスは。
Ｅ Ｐ ＲＯＭセルの書込みテストヲするときのテスト
時間を短縮するために、１バイトのデータを複数バイト
分、ｇＰｋＬＯＭセルに四時に書込Ｃ複数の書込み回路
をもっている。
時間を短縮するために、１バイトのデータを複数バイト
分、ｇＰｋＬＯＭセルに四時に書込Ｃ複数の書込み回路
をもっている。
この場合、例えば８にバイトのｇＰｌ（ＯＭを曹込みテ
ストするとき１通常の１バイトすつ行なった場合に８分
かかるとすると、４バイトの誉込み回路をもったＥＦＲ
ＯＭにおいては、テスト時間Ｆｉｉ／４０２分にするこ
とができる。
ストするとき１通常の１バイトすつ行なった場合に８分
かかるとすると、４バイトの誉込み回路をもったＥＦＲ
ＯＭにおいては、テスト時間Ｆｉｉ／４０２分にするこ
とができる。
第４図は従来のｇＦＲＯＭの一般的な一例を示すブロッ
ク図である。
ク図である。
第４図において、ｌは８にバ１トのメモリセルアレイ、
２はメモリセルアレイ１の行を選択する行選択回路、３
はメモリセルアレイ１の列を選択する列選択回路、４ｂ
は臀込み制御回路、５ａ〜５ｄＦｉそれぞれ１バイトの
書込み回路、６ｒｉｍ出し制御回路、７は読出し回路、
５ｒｉｉバイトのデータを扱う入出力データ・バスを示
す。
２はメモリセルアレイ１の行を選択する行選択回路、３
はメモリセルアレイ１の列を選択する列選択回路、４ｂ
は臀込み制御回路、５ａ〜５ｄＦｉそれぞれ１バイトの
書込み回路、６ｒｉｍ出し制御回路、７は読出し回路、
５ｒｉｉバイトのデータを扱う入出力データ・バスを示
す。
次に、とのｋｌＲＯＭの畳込み動作及び書込み制御回路
の動作を説明する。
の動作を説明する。
通常、ＨＰｋＬＯＭのメモリセルアレイｌに対する曹込
み動作をテストする場合、所定のメモリセルを選択する
アドレス信号ＡＤ、〜Ａ Ｄｓ 、 書込ミ動作を実行
させる書込みストローブ信号ＷＲ，書込み電圧ＶＰＰ及
び入出力データバス８から書込みデータを与えることに
より書込みが行なわれる。
み動作をテストする場合、所定のメモリセルを選択する
アドレス信号ＡＤ、〜Ａ Ｄｓ 、 書込ミ動作を実行
させる書込みストローブ信号ＷＲ，書込み電圧ＶＰＰ及
び入出力データバス８から書込みデータを与えることに
より書込みが行なわれる。
この書込み動作について各部回路図を参照して説明をす
る。
る。
第５図に行選択回路２の一例を示す。
この行選択回路は、アドレス信号ＡＩ）、を入力するデ
コーダ２１と、この出力を人力するＮＡＮＤ回路Ｏａｔ
〜Ｇ３ｎとインバータＩ２１〜工２ｏとで構成される。
コーダ２１と、この出力を人力するＮＡＮＤ回路Ｏａｔ
〜Ｇ３ｎとインバータＩ２１〜工２ｏとで構成される。
この行選択回路２は、外部よシ与えられたアドレス信号
Ａ Ｄ １により行線ＸＯ〜Ｘ２５５のうちの１つを選
択する。
Ａ Ｄ １により行線ＸＯ〜Ｘ２５５のうちの１つを選
択する。
第６図に列選択回路３０１バイトのうちの１ビ、ト分の
回路の一例を示す。
回路の一例を示す。
この列選択回路３は、アドレス傷゛号ＡＤ、を入力する
デコーダ３１と、この出力を人力するＮＡＮＤ回路Ｇ３
１％Ｇ３ｆｆ、と、インバータＩ！Ｌ〜Ｉ３ｍと列選択
用のトランジスタＱ ｓ １〜（ｈｍとで構成されてい
る。
デコーダ３１と、この出力を人力するＮＡＮＤ回路Ｇ３
１％Ｇ３ｆｆ、と、インバータＩ！Ｌ〜Ｉ３ｍと列選択
用のトランジスタＱ ｓ １〜（ｈｍとで構成されてい
る。
この列選択回路３は、外部よシ与えられたアドレス信号
ＡＤ、によりインバータｉｓｔ〜工３ｒｎのうちの１つ
を高レベルにし、１バイト分のトランジスタＱ！１〜Ｑ
ｓｍの１つをオンにして書込み回路５ａ〜５ｄからのデ
ータをメモリセルアレイ１へ伝達する。
ＡＤ、によりインバータｉｓｔ〜工３ｒｎのうちの１つ
を高レベルにし、１バイト分のトランジスタＱ！１〜Ｑ
ｓｍの１つをオンにして書込み回路５ａ〜５ｄからのデ
ータをメモリセルアレイ１へ伝達する。
第７図に従来の書込み制御回路４ｂの一例を示す。
この誉込み制御回路４ｂは、外部から与えられるアドレ
ス信号ＡＤ３を入力し書込み回路５３〜５ｄを選択する
ためのＮＡＮＤ回路Ｇ４．％Ｇ、４及びインバータＬｔ
、Ｉａ鵞（以下書込み回路選択ゲートという）と、書込
みストローブ信号ＷＲ及びメモリセルアレイ１への書込
みを４バイト同時に行い誓込み時間を短かくするための
テストモード信号ＭＷＲを入力し通常書込みとテストモ
ード書込みとを区別し書込み回路５８〜５ｄを駆動する
ＮＡＮＤ回路０４ｓ−Ｇｏ（以下書込み回路駆動ゲート
という）とにより構成されている。
ス信号ＡＤ３を入力し書込み回路５３〜５ｄを選択する
ためのＮＡＮＤ回路Ｇ４．％Ｇ、４及びインバータＬｔ
、Ｉａ鵞（以下書込み回路選択ゲートという）と、書込
みストローブ信号ＷＲ及びメモリセルアレイ１への書込
みを４バイト同時に行い誓込み時間を短かくするための
テストモード信号ＭＷＲを入力し通常書込みとテストモ
ード書込みとを区別し書込み回路５８〜５ｄを駆動する
ＮＡＮＤ回路０４ｓ−Ｇｏ（以下書込み回路駆動ゲート
という）とにより構成されている。
とのＷ込み制御回路４ｂは１通常モード時（テストモー
ド信号ＭＷＲが低レベル時）、外部よシ与えられるアド
レス信号ＡＤ３及び書込みストローブ信号Ｗ几により書
込み回路選択ゲートのＮＡＮＤ回路Ｇ４．％Ｇ４．のい
づれか１つを低レベルにし書込み回路駆動ケートのＮＡ
ＮＤ回路Ｇ回路−４Ｓ〜ｏｎ、即ち書込み制御信号ＺＷ
ｏ〜ＺＷ３のうちの１つを為レベルにして書込み回路５
３〜５ｄの１つを選択する。
ド信号ＭＷＲが低レベル時）、外部よシ与えられるアド
レス信号ＡＤ３及び書込みストローブ信号Ｗ几により書
込み回路選択ゲートのＮＡＮＤ回路Ｇ４．％Ｇ４．のい
づれか１つを低レベルにし書込み回路駆動ケートのＮＡ
ＮＤ回路Ｇ回路−４Ｓ〜ｏｎ、即ち書込み制御信号ＺＷ
ｏ〜ＺＷ３のうちの１つを為レベルにして書込み回路５
３〜５ｄの１つを選択する。
また、テストモード時（テストモード信号ＭＷＲが高レ
ベル時）には、ＮＡＮＤ回路Ｇ４１１の出力は低レベル
であるので書込み回路転動ケートのＮＡＮＤ回路０４ｓ
−、，０４，の出力（書込み制御信号２ＷＯ〜２Ｗ３）
がすべて高レベルとなシ書込み回路５ａ〜５ｄ全てを選
択する。
ベル時）には、ＮＡＮＤ回路Ｇ４１１の出力は低レベル
であるので書込み回路転動ケートのＮＡＮＤ回路０４ｓ
−、，０４，の出力（書込み制御信号２ＷＯ〜２Ｗ３）
がすべて高レベルとなシ書込み回路５ａ〜５ｄ全てを選
択する。
通常モード及びテストモードにおいて、書込み回路５ａ
〜５ｄからメモリセルアレイ１に供給される電源電流特
性（以下書込み電流特性という）を第８図に示す。
〜５ｄからメモリセルアレイ１に供給される電源電流特
性（以下書込み電流特性という）を第８図に示す。
この特性は、書込み前のメモリセルつまシ閾値電圧の低
いメモリセルに書込み電圧及び書込みデータが印加され
た直後は、メモリセルの閾値電圧モリセルの閾値電圧が
高くなるとメモリセルに流れる電流が減っていくことを
示している。
いメモリセルに書込み電圧及び書込みデータが印加され
た直後は、メモリセルの閾値電圧モリセルの閾値電圧が
高くなるとメモリセルに流れる電流が減っていくことを
示している。
りまシ、書込み電流特性は、書込み直後に最大値の電流
が流れ書込み動作が進むに従ってイの電流が少なくなる
ことを示している。
が流れ書込み動作が進むに従ってイの電流が少なくなる
ことを示している。
上述した従来の書込み・消去ｃｔｌ能す胱出し専用メモ
リは、テストモード時、４バイト分を同時に書込む構成
となっているので、１バイト書込みの通常モード時に比
べ４倍の誉込み電流が流れ、従って半導体基板上に形成
されたメモリセルアレイｌを含む各部への電源を供給す
る金属配線（％源配線、接地配線）の電流密度を１バイ
ト書込み時と同等にするためＫは、これら電源配線や接
地配線の幾何学的寸法を４倍にする必要があシ、そのた
めに半導体基板上の電源配線、接地配線の専有面積が増
大するという欠点がわり、ｔ７２：Ｌ８Ｉテスタ又Ｆｉ
ＰＲＯＭライター等の電流駆動能力を上げなけれはなら
ないという欠点がある。
リは、テストモード時、４バイト分を同時に書込む構成
となっているので、１バイト書込みの通常モード時に比
べ４倍の誉込み電流が流れ、従って半導体基板上に形成
されたメモリセルアレイｌを含む各部への電源を供給す
る金属配線（％源配線、接地配線）の電流密度を１バイ
ト書込み時と同等にするためＫは、これら電源配線や接
地配線の幾何学的寸法を４倍にする必要があシ、そのた
めに半導体基板上の電源配線、接地配線の専有面積が増
大するという欠点がわり、ｔ７２：Ｌ８Ｉテスタ又Ｆｉ
ＰＲＯＭライター等の電流駆動能力を上げなけれはなら
ないという欠点がある。
本発明の目的は、テストモード時の最大書込み電流を低
減することができ、従って電源配線、接地配線の専有面
積が低減で色、ＬＳＩテスタやＰＲＯＭライター等の電
流駆動能力を上げなくても使用できる書込み・消去可能
なｉｖｃ出し算用メモリを提供することＫある。
減することができ、従って電源配線、接地配線の専有面
積が低減で色、ＬＳＩテスタやＰＲＯＭライター等の電
流駆動能力を上げなくても使用できる書込み・消去可能
なｉｖｃ出し算用メモリを提供することＫある。
本発明は１通常の書込み動作時には、アドレス信号に対
応する複数の書込み制御信号のうちの１つを能動状態と
し、書込みテスト動作時には、前記複数の書込み制御信
号全部を能動状態とする書込み制御回路と、対応する前
記書込み制−信号が能動状態のとき、それぞれ列選択回
路により選択された所定のデイジット線に入出力データ
バスからのデータを伝達する書込み回路とを有する書込
み・消去可能な読出し専用メモリにおいて、前記書込み
制御回路を、書込みテスト動作時における前記各書込み
制御信号がそれぞれ所定の時間ずつずれて順次能動状態
になるようにした構成を有している。
応する複数の書込み制御信号のうちの１つを能動状態と
し、書込みテスト動作時には、前記複数の書込み制御信
号全部を能動状態とする書込み制御回路と、対応する前
記書込み制−信号が能動状態のとき、それぞれ列選択回
路により選択された所定のデイジット線に入出力データ
バスからのデータを伝達する書込み回路とを有する書込
み・消去可能な読出し専用メモリにおいて、前記書込み
制御回路を、書込みテスト動作時における前記各書込み
制御信号がそれぞれ所定の時間ずつずれて順次能動状態
になるようにした構成を有している。
次に１本発明の実施例を図面を参照して説明する。
第１図（ａｔ 、 ［ｂｌＩｒｉそれぞれ本発明の第１
の実施例を示すブロック図及び誉込み制御回路の回路図
である。
の実施例を示すブロック図及び誉込み制御回路の回路図
である。
この実施例が第４図〜第７図に示された従来の書込み・
消去可能な読出し専用メモリと相違する点は、書込み制
御回路４を、書込みテスト動作時（テストモード時）に
、曹込み制御信号ＺＷＯ〜ＺＷ３がそれぞれ所定の時間
ずつすれて順次能動状態になるようにした点にある。
消去可能な読出し専用メモリと相違する点は、書込み制
御回路４を、書込みテスト動作時（テストモード時）に
、曹込み制御信号ＺＷＯ〜ＺＷ３がそれぞれ所定の時間
ずつすれて順次能動状態になるようにした点にある。
この書込み制御回路４は、書込み回路駆動ゲートのＮＡ
ＮＤ回路Ｇ４．％Ｇ４．の１入力端に１通常モード、テ
ストモードを区別するＮｋＮＤ回路Ｇ４１の出力を、遅
延回路Ｄ４１〜Ｄ４ｍにより順次遅延させて入力し、テ
ストモード時に書込み制御信号２ＷＯ〜ＺＷ３が所定の
時間ずつずれて順次能動状態になるようにしたものであ
る。
ＮＤ回路Ｇ４．％Ｇ４．の１入力端に１通常モード、テ
ストモードを区別するＮｋＮＤ回路Ｇ４１の出力を、遅
延回路Ｄ４１〜Ｄ４ｍにより順次遅延させて入力し、テ
ストモード時に書込み制御信号２ＷＯ〜ＺＷ３が所定の
時間ずつずれて順次能動状態になるようにしたものであ
る。
次に、この書込み制御回路４の動作について説明する。
通常モード時は従来例と同様であるので、テストモード
時について説明する。
時について説明する。
外部よシ与えられる元ストモード信号ＭＷＲ及び書込み
ストローブ信号Ｗ凡が高レベルになると。
ストローブ信号Ｗ凡が高レベルになると。
ＮＡＮＤ回路Ｇ４９の出力が低レベルになシ、書込み回
路駆動ゲートのＮＡＮＤ回路ａ４ｍの出力即ち書込み制
御信号ＺＷＱがます、高レベルの能動状態となる。
路駆動ゲートのＮＡＮＤ回路ａ４ｍの出力即ち書込み制
御信号ＺＷＱがます、高レベルの能動状態となる。
ＮＡＮＤ回路Ｇ４９の出力は遅延回路Ｄ４１にも入力さ
れておシ、この遅延回路Ｄ４１により所定の時間ｄ１経
過後、ＮＡＮＩ）回路Ｇ４？の出力即ち書込み制御信号
ＺＷＩが能動状態となる。
れておシ、この遅延回路Ｄ４１により所定の時間ｄ１経
過後、ＮＡＮＩ）回路Ｇ４？の出力即ち書込み制御信号
ＺＷＩが能動状態となる。
同様にして、遅延回路Ｄ４□により更に時間ｄ２経過後
、ＮＡＮＩ）＠Ｕ路ＯＳＳの出力即ち書込み制御信号Ｚ
Ｗ２が能動状態となり、続いて遅延回路Ｄ４３により更
に時間ｄ３経過後、ＮＡＮＤ回路Ｇ４．の出力即ち書込
み制御信号ＺＷ３が能動状態となる。
、ＮＡＮＩ）＠Ｕ路ＯＳＳの出力即ち書込み制御信号Ｚ
Ｗ２が能動状態となり、続いて遅延回路Ｄ４３により更
に時間ｄ３経過後、ＮＡＮＤ回路Ｇ４．の出力即ち書込
み制御信号ＺＷ３が能動状態となる。
従って、各書込み回路５ａ〜５ｄからメモリセルアレイ
１へ流れる書込み電流は第２図に示されるように分散さ
れ（個別）、これら書込み回路５ａ〜５ｄ全５ｄ書込み
電流（総合）の最大値を低くくすることができる。
１へ流れる書込み電流は第２図に示されるように分散さ
れ（個別）、これら書込み回路５ａ〜５ｄ全５ｄ書込み
電流（総合）の最大値を低くくすることができる。
第３図は本発明の第２の実施例を示す書込み制御回路の
回路図である。
回路図である。
この実施例は、遅延回路Ｄ４４〜Ｄ４６を全て直接ＮＡ
ＮＤ回路Ｇｌｌの出力端と接続し、その出力をそれぞれ
ＮＡＮＤ回路０４７ ｅ Ｇａ４ ＃ Ｇａ５に入力し
。
ＮＤ回路Ｇｌｌの出力端と接続し、その出力をそれぞれ
ＮＡＮＤ回路０４７ ｅ Ｇａ４ ＃ Ｇａ５に入力し
。
これら遅延回路Ｄ４４〜Ｄ４ｇの遅延量を変えることに
より書込み制御信号ＺＷｏ〜ｚＷ３を順次能動状態とす
るもので、遅延回路Ｄ４４〜Ｄ４６の各遅延量のみで駆
動タイミングが決定できる利点がある。
より書込み制御信号ＺＷｏ〜ｚＷ３を順次能動状態とす
るもので、遅延回路Ｄ４４〜Ｄ４６の各遅延量のみで駆
動タイミングが決定できる利点がある。
以上説明したように本発明は、書込みテスト動作時に複
数バイトを書込むのに、各バイトをそれぞれ所定の時間
ずつ順次ずらして書込む構成とすることにより、各バイ
トの書込み電流が分散されるので全体の書込み電流の最
大値を低くくすることができ、従りて電源配線、叛地配
疎の専有面積を低減することができ、かつＬＳＩテスタ
やＰＲＯＭライター等の電源駆動能力を上げなくても使
用することができる効果がある。
数バイトを書込むのに、各バイトをそれぞれ所定の時間
ずつ順次ずらして書込む構成とすることにより、各バイ
トの書込み電流が分散されるので全体の書込み電流の最
大値を低くくすることができ、従りて電源配線、叛地配
疎の専有面積を低減することができ、かつＬＳＩテスタ
やＰＲＯＭライター等の電源駆動能力を上げなくても使
用することができる効果がある。
Ｍ１図（ａ） 、 ［ｂｌはそれぞれ本発明の第１の実
施例を示すプロ、り図及び書込み制御回路の回路図。 第２図は第１因に示された実施例の書込み電流特性図、
第３図は本発明の第２の実施例を示す薔込み制６１１回
路の回路図、第４図は従来の書込み・消去可能な読出し
専用メモリの一例を示すプロ、り図、第５図〜第７図は
それぞれ第４図に示された書込み・７角去可能な読出し
専用メモリｃ行選択回路１列選択回路及び書込み制御回
路を示す回路図。 第８図Ｉｒｉ！４図に示された書込み・消去可能な読出
し専用メモリの書込み−ｉｉ！ｃｆＡｔ特性図である。 １・・・・・・メモリセルアレイ、２・・・・・・行選
択回路。 ３・・・・・・列選択回路、４，４ａ、４ｂ・・・・・
ｒ−ｉＬＦ込み制御回路、５ａ〜５ｄ・・・・・・誓込
み回路、６・・・・・・ｄ出し制御回路、７・・・・・
・読出し回路、８・・・・・・入出力データバス、２１
．３１・・・・・・デコーダ、Ｄ４１〜Ｄ４６・・・・
・・遅延量Ｗｂ、 Ｇ！１〜ｏ、１Ｇｓｔ 〜Ｇ３−．
Ｇ４１〜Ｇ４９・・・・・・ＮＡＮＤ回路、Ｉ２１，
１口、工３１〜Ｉ’ｍＩ４１””’Ｉ４ｍ・・・・・・
インバータ＊ Ｑｓｔ−Ｑｓｍ・旧・・トランジスタ。 代理人 弁理士 内 原 晋 に） 第１図 第 ２ 図 第３図 手４図 牛Ｓ 凹 ζ≧−つ （ζ
施例を示すプロ、り図及び書込み制御回路の回路図。 第２図は第１因に示された実施例の書込み電流特性図、
第３図は本発明の第２の実施例を示す薔込み制６１１回
路の回路図、第４図は従来の書込み・消去可能な読出し
専用メモリの一例を示すプロ、り図、第５図〜第７図は
それぞれ第４図に示された書込み・７角去可能な読出し
専用メモリｃ行選択回路１列選択回路及び書込み制御回
路を示す回路図。 第８図Ｉｒｉ！４図に示された書込み・消去可能な読出
し専用メモリの書込み−ｉｉ！ｃｆＡｔ特性図である。 １・・・・・・メモリセルアレイ、２・・・・・・行選
択回路。 ３・・・・・・列選択回路、４，４ａ、４ｂ・・・・・
ｒ−ｉＬＦ込み制御回路、５ａ〜５ｄ・・・・・・誓込
み回路、６・・・・・・ｄ出し制御回路、７・・・・・
・読出し回路、８・・・・・・入出力データバス、２１
．３１・・・・・・デコーダ、Ｄ４１〜Ｄ４６・・・・
・・遅延量Ｗｂ、 Ｇ！１〜ｏ、１Ｇｓｔ 〜Ｇ３−．
Ｇ４１〜Ｇ４９・・・・・・ＮＡＮＤ回路、Ｉ２１，
１口、工３１〜Ｉ’ｍＩ４１””’Ｉ４ｍ・・・・・・
インバータ＊ Ｑｓｔ−Ｑｓｍ・旧・・トランジスタ。 代理人 弁理士 内 原 晋 に） 第１図 第 ２ 図 第３図 手４図 牛Ｓ 凹 ζ≧−つ （ζ
Claims (1)
- 通常の書込み動作時には、アドレス信号に対応する複数
の書込み制御信号のうちの１つを能動状態とし、書込み
テスト動作時には、前記複数の書込み制御信号全部を能
動状態とする書込み制御回路と、対応する前記書込み制
御信号が能動状態のとき、それぞれ列選択回路により選
択された所定のディジット線に入出力データバスからの
データを伝達する書込み回路とを有する書込み・消去可
能な読出し専用メモリにおいて、前記書込み制御回路を
、書込みテスト動作時における前記各書込み制御信号が
それぞれ所定の時間ずつすれて順次能動状態になるよう
にしたことを特徴とする書込み、消去可能な読出し専用
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28611487A JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28611487A JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125800A true JPH01125800A (ja) | 1989-05-18 |
| JPH0793040B2 JPH0793040B2 (ja) | 1995-10-09 |
Family
ID=17700114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28611487A Expired - Lifetime JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793040B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203597A (ja) * | 1992-09-25 | 1994-07-22 | Nec Corp | ダイナミックｒａｍ |
| JPH11260098A (ja) * | 1997-12-29 | 1999-09-24 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JPH11260078A (ja) * | 1997-12-31 | 1999-09-24 | Samsung Electronics Co Ltd | プログラム動作を選択する不揮発性半導体メモリ装置 |
| JP2001222882A (ja) * | 1999-12-20 | 2001-08-17 | Motorola Inc | ピーク・プログラム電流低減装置および方法 |
| JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
| JP2007012239A (ja) * | 2005-06-29 | 2007-01-18 | Hynix Semiconductor Inc | プログラム動作時のエラー発生比率を減少させるフラッシュメモリ装置およびそのプログラム動作制御方法 |
| JP2007265548A (ja) * | 2006-03-29 | 2007-10-11 | Elpida Memory Inc | 積層メモリ |
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| JPH0793040B2 (ja) | 1995-10-09 |
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