JPH01125800A - 書込み・消去可能な読出し専用メモリ - Google Patents
書込み・消去可能な読出し専用メモリInfo
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- JPH01125800A JPH01125800A JP62286114A JP28611487A JPH01125800A JP H01125800 A JPH01125800 A JP H01125800A JP 62286114 A JP62286114 A JP 62286114A JP 28611487 A JP28611487 A JP 28611487A JP H01125800 A JPH01125800 A JP H01125800A
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- Japan
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- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書込み・消去6」能な銃出し専用メモリに関し
、特に通常の査込み動作時と書込みテスト動作時の誓込
み動作を制御する書込み制御回路を備えた書込み・消去
可能な読出し専用メ七りに関する。
、特に通常の査込み動作時と書込みテスト動作時の誓込
み動作を制御する書込み制御回路を備えた書込み・消去
可能な読出し専用メ七りに関する。
近年、書込み、消去可能な続出し専用メモリ(以下gP
R,OMという)内蔵の1チ、プマイクロコンピュータ
やEliFROM組込みデバイスにおいては、そのgF
ROM容鴛が増大している。そのため、これらgPl(
0M内蔵の1チツプマイクロコンピユータやWP)LO
M組込みデバイスは。
R,OMという)内蔵の1チ、プマイクロコンピュータ
やEliFROM組込みデバイスにおいては、そのgF
ROM容鴛が増大している。そのため、これらgPl(
0M内蔵の1チツプマイクロコンピユータやWP)LO
M組込みデバイスは。
E P ROMセルの書込みテストヲするときのテスト
時間を短縮するために、1バイトのデータを複数バイト
分、gPkLOMセルに四時に書込C複数の書込み回路
をもっている。
時間を短縮するために、1バイトのデータを複数バイト
分、gPkLOMセルに四時に書込C複数の書込み回路
をもっている。
この場合、例えば8にバイトのgPl(OMを曹込みテ
ストするとき1通常の1バイトすつ行なった場合に8分
かかるとすると、4バイトの誉込み回路をもったEFR
OMにおいては、テスト時間Fii/402分にするこ
とができる。
ストするとき1通常の1バイトすつ行なった場合に8分
かかるとすると、4バイトの誉込み回路をもったEFR
OMにおいては、テスト時間Fii/402分にするこ
とができる。
第4図は従来のgFROMの一般的な一例を示すブロッ
ク図である。
ク図である。
第4図において、lは8にバ1トのメモリセルアレイ、
2はメモリセルアレイ1の行を選択する行選択回路、3
はメモリセルアレイ1の列を選択する列選択回路、4b
は臀込み制御回路、5a〜5dFiそれぞれ1バイトの
書込み回路、6rim出し制御回路、7は読出し回路、
5riiバイトのデータを扱う入出力データ・バスを示
す。
2はメモリセルアレイ1の行を選択する行選択回路、3
はメモリセルアレイ1の列を選択する列選択回路、4b
は臀込み制御回路、5a〜5dFiそれぞれ1バイトの
書込み回路、6rim出し制御回路、7は読出し回路、
5riiバイトのデータを扱う入出力データ・バスを示
す。
次に、とのklROMの畳込み動作及び書込み制御回路
の動作を説明する。
の動作を説明する。
通常、HPkLOMのメモリセルアレイlに対する曹込
み動作をテストする場合、所定のメモリセルを選択する
アドレス信号AD、〜A Ds 、 書込ミ動作を実行
させる書込みストローブ信号WR,書込み電圧VPP及
び入出力データバス8から書込みデータを与えることに
より書込みが行なわれる。
み動作をテストする場合、所定のメモリセルを選択する
アドレス信号AD、〜A Ds 、 書込ミ動作を実行
させる書込みストローブ信号WR,書込み電圧VPP及
び入出力データバス8から書込みデータを与えることに
より書込みが行なわれる。
この書込み動作について各部回路図を参照して説明をす
る。
る。
第5図に行選択回路2の一例を示す。
この行選択回路は、アドレス信号AI)、を入力するデ
コーダ21と、この出力を人力するNAND回路Oat
〜G3nとインバータI21〜工2oとで構成される。
コーダ21と、この出力を人力するNAND回路Oat
〜G3nとインバータI21〜工2oとで構成される。
この行選択回路2は、外部よシ与えられたアドレス信号
A D 1により行線XO〜X255のうちの1つを選
択する。
A D 1により行線XO〜X255のうちの1つを選
択する。
第6図に列選択回路301バイトのうちの1ビ、ト分の
回路の一例を示す。
回路の一例を示す。
この列選択回路3は、アドレス傷゛号AD、を入力する
デコーダ31と、この出力を人力するNAND回路G3
1%G3ff、と、インバータI!L〜I3mと列選択
用のトランジスタQ s 1〜(hmとで構成されてい
る。
デコーダ31と、この出力を人力するNAND回路G3
1%G3ff、と、インバータI!L〜I3mと列選択
用のトランジスタQ s 1〜(hmとで構成されてい
る。
この列選択回路3は、外部よシ与えられたアドレス信号
AD、によりインバータist〜工3rnのうちの1つ
を高レベルにし、1バイト分のトランジスタQ!1〜Q
smの1つをオンにして書込み回路5a〜5dからのデ
ータをメモリセルアレイ1へ伝達する。
AD、によりインバータist〜工3rnのうちの1つ
を高レベルにし、1バイト分のトランジスタQ!1〜Q
smの1つをオンにして書込み回路5a〜5dからのデ
ータをメモリセルアレイ1へ伝達する。
第7図に従来の書込み制御回路4bの一例を示す。
この誉込み制御回路4bは、外部から与えられるアドレ
ス信号AD3を入力し書込み回路53〜5dを選択する
ためのNAND回路G4.%G、4及びインバータLt
、Ia鵞(以下書込み回路選択ゲートという)と、書込
みストローブ信号WR及びメモリセルアレイ1への書込
みを4バイト同時に行い誓込み時間を短かくするための
テストモード信号MWRを入力し通常書込みとテストモ
ード書込みとを区別し書込み回路58〜5dを駆動する
NAND回路04s−Go(以下書込み回路駆動ゲート
という)とにより構成されている。
ス信号AD3を入力し書込み回路53〜5dを選択する
ためのNAND回路G4.%G、4及びインバータLt
、Ia鵞(以下書込み回路選択ゲートという)と、書込
みストローブ信号WR及びメモリセルアレイ1への書込
みを4バイト同時に行い誓込み時間を短かくするための
テストモード信号MWRを入力し通常書込みとテストモ
ード書込みとを区別し書込み回路58〜5dを駆動する
NAND回路04s−Go(以下書込み回路駆動ゲート
という)とにより構成されている。
とのW込み制御回路4bは1通常モード時(テストモー
ド信号MWRが低レベル時)、外部よシ与えられるアド
レス信号AD3及び書込みストローブ信号W几により書
込み回路選択ゲートのNAND回路G4.%G4.のい
づれか1つを低レベルにし書込み回路駆動ケートのNA
ND回路G回路−4S〜on、即ち書込み制御信号ZW
o〜ZW3のうちの1つを為レベルにして書込み回路5
3〜5dの1つを選択する。
ド信号MWRが低レベル時)、外部よシ与えられるアド
レス信号AD3及び書込みストローブ信号W几により書
込み回路選択ゲートのNAND回路G4.%G4.のい
づれか1つを低レベルにし書込み回路駆動ケートのNA
ND回路G回路−4S〜on、即ち書込み制御信号ZW
o〜ZW3のうちの1つを為レベルにして書込み回路5
3〜5dの1つを選択する。
また、テストモード時(テストモード信号MWRが高レ
ベル時)には、NAND回路G411の出力は低レベル
であるので書込み回路転動ケートのNAND回路04s
−、,04,の出力(書込み制御信号2WO〜2W3)
がすべて高レベルとなシ書込み回路5a〜5d全てを選
択する。
ベル時)には、NAND回路G411の出力は低レベル
であるので書込み回路転動ケートのNAND回路04s
−、,04,の出力(書込み制御信号2WO〜2W3)
がすべて高レベルとなシ書込み回路5a〜5d全てを選
択する。
通常モード及びテストモードにおいて、書込み回路5a
〜5dからメモリセルアレイ1に供給される電源電流特
性(以下書込み電流特性という)を第8図に示す。
〜5dからメモリセルアレイ1に供給される電源電流特
性(以下書込み電流特性という)を第8図に示す。
この特性は、書込み前のメモリセルつまシ閾値電圧の低
いメモリセルに書込み電圧及び書込みデータが印加され
た直後は、メモリセルの閾値電圧モリセルの閾値電圧が
高くなるとメモリセルに流れる電流が減っていくことを
示している。
いメモリセルに書込み電圧及び書込みデータが印加され
た直後は、メモリセルの閾値電圧モリセルの閾値電圧が
高くなるとメモリセルに流れる電流が減っていくことを
示している。
りまシ、書込み電流特性は、書込み直後に最大値の電流
が流れ書込み動作が進むに従ってイの電流が少なくなる
ことを示している。
が流れ書込み動作が進むに従ってイの電流が少なくなる
ことを示している。
上述した従来の書込み・消去ctl能す胱出し専用メモ
リは、テストモード時、4バイト分を同時に書込む構成
となっているので、1バイト書込みの通常モード時に比
べ4倍の誉込み電流が流れ、従って半導体基板上に形成
されたメモリセルアレイlを含む各部への電源を供給す
る金属配線(%源配線、接地配線)の電流密度を1バイ
ト書込み時と同等にするためKは、これら電源配線や接
地配線の幾何学的寸法を4倍にする必要があシ、そのた
めに半導体基板上の電源配線、接地配線の専有面積が増
大するという欠点がわり、t72:L8Iテスタ又Fi
PROMライター等の電流駆動能力を上げなけれはなら
ないという欠点がある。
リは、テストモード時、4バイト分を同時に書込む構成
となっているので、1バイト書込みの通常モード時に比
べ4倍の誉込み電流が流れ、従って半導体基板上に形成
されたメモリセルアレイlを含む各部への電源を供給す
る金属配線(%源配線、接地配線)の電流密度を1バイ
ト書込み時と同等にするためKは、これら電源配線や接
地配線の幾何学的寸法を4倍にする必要があシ、そのた
めに半導体基板上の電源配線、接地配線の専有面積が増
大するという欠点がわり、t72:L8Iテスタ又Fi
PROMライター等の電流駆動能力を上げなけれはなら
ないという欠点がある。
本発明の目的は、テストモード時の最大書込み電流を低
減することができ、従って電源配線、接地配線の専有面
積が低減で色、LSIテスタやPROMライター等の電
流駆動能力を上げなくても使用できる書込み・消去可能
なivc出し算用メモリを提供することKある。
減することができ、従って電源配線、接地配線の専有面
積が低減で色、LSIテスタやPROMライター等の電
流駆動能力を上げなくても使用できる書込み・消去可能
なivc出し算用メモリを提供することKある。
本発明は1通常の書込み動作時には、アドレス信号に対
応する複数の書込み制御信号のうちの1つを能動状態と
し、書込みテスト動作時には、前記複数の書込み制御信
号全部を能動状態とする書込み制御回路と、対応する前
記書込み制−信号が能動状態のとき、それぞれ列選択回
路により選択された所定のデイジット線に入出力データ
バスからのデータを伝達する書込み回路とを有する書込
み・消去可能な読出し専用メモリにおいて、前記書込み
制御回路を、書込みテスト動作時における前記各書込み
制御信号がそれぞれ所定の時間ずつずれて順次能動状態
になるようにした構成を有している。
応する複数の書込み制御信号のうちの1つを能動状態と
し、書込みテスト動作時には、前記複数の書込み制御信
号全部を能動状態とする書込み制御回路と、対応する前
記書込み制−信号が能動状態のとき、それぞれ列選択回
路により選択された所定のデイジット線に入出力データ
バスからのデータを伝達する書込み回路とを有する書込
み・消去可能な読出し専用メモリにおいて、前記書込み
制御回路を、書込みテスト動作時における前記各書込み
制御信号がそれぞれ所定の時間ずつずれて順次能動状態
になるようにした構成を有している。
次に1本発明の実施例を図面を参照して説明する。
第1図(at 、 [blIriそれぞれ本発明の第1
の実施例を示すブロック図及び誉込み制御回路の回路図
である。
の実施例を示すブロック図及び誉込み制御回路の回路図
である。
この実施例が第4図〜第7図に示された従来の書込み・
消去可能な読出し専用メモリと相違する点は、書込み制
御回路4を、書込みテスト動作時(テストモード時)に
、曹込み制御信号ZWO〜ZW3がそれぞれ所定の時間
ずつすれて順次能動状態になるようにした点にある。
消去可能な読出し専用メモリと相違する点は、書込み制
御回路4を、書込みテスト動作時(テストモード時)に
、曹込み制御信号ZWO〜ZW3がそれぞれ所定の時間
ずつすれて順次能動状態になるようにした点にある。
この書込み制御回路4は、書込み回路駆動ゲートのNA
ND回路G4.%G4.の1入力端に1通常モード、テ
ストモードを区別するNkND回路G41の出力を、遅
延回路D41〜D4mにより順次遅延させて入力し、テ
ストモード時に書込み制御信号2WO〜ZW3が所定の
時間ずつずれて順次能動状態になるようにしたものであ
る。
ND回路G4.%G4.の1入力端に1通常モード、テ
ストモードを区別するNkND回路G41の出力を、遅
延回路D41〜D4mにより順次遅延させて入力し、テ
ストモード時に書込み制御信号2WO〜ZW3が所定の
時間ずつずれて順次能動状態になるようにしたものであ
る。
次に、この書込み制御回路4の動作について説明する。
通常モード時は従来例と同様であるので、テストモード
時について説明する。
時について説明する。
外部よシ与えられる元ストモード信号MWR及び書込み
ストローブ信号W凡が高レベルになると。
ストローブ信号W凡が高レベルになると。
NAND回路G49の出力が低レベルになシ、書込み回
路駆動ゲートのNAND回路a4mの出力即ち書込み制
御信号ZWQがます、高レベルの能動状態となる。
路駆動ゲートのNAND回路a4mの出力即ち書込み制
御信号ZWQがます、高レベルの能動状態となる。
NAND回路G49の出力は遅延回路D41にも入力さ
れておシ、この遅延回路D41により所定の時間d1経
過後、NANI)回路G4?の出力即ち書込み制御信号
ZWIが能動状態となる。
れておシ、この遅延回路D41により所定の時間d1経
過後、NANI)回路G4?の出力即ち書込み制御信号
ZWIが能動状態となる。
同様にして、遅延回路D4□により更に時間d2経過後
、NANI)@U路OSSの出力即ち書込み制御信号Z
W2が能動状態となり、続いて遅延回路D43により更
に時間d3経過後、NAND回路G4.の出力即ち書込
み制御信号ZW3が能動状態となる。
、NANI)@U路OSSの出力即ち書込み制御信号Z
W2が能動状態となり、続いて遅延回路D43により更
に時間d3経過後、NAND回路G4.の出力即ち書込
み制御信号ZW3が能動状態となる。
従って、各書込み回路5a〜5dからメモリセルアレイ
1へ流れる書込み電流は第2図に示されるように分散さ
れ(個別)、これら書込み回路5a〜5d全5d書込み
電流(総合)の最大値を低くくすることができる。
1へ流れる書込み電流は第2図に示されるように分散さ
れ(個別)、これら書込み回路5a〜5d全5d書込み
電流(総合)の最大値を低くくすることができる。
第3図は本発明の第2の実施例を示す書込み制御回路の
回路図である。
回路図である。
この実施例は、遅延回路D44〜D46を全て直接NA
ND回路Gllの出力端と接続し、その出力をそれぞれ
NAND回路047 e Ga4 # Ga5に入力し
。
ND回路Gllの出力端と接続し、その出力をそれぞれ
NAND回路047 e Ga4 # Ga5に入力し
。
これら遅延回路D44〜D4gの遅延量を変えることに
より書込み制御信号ZWo〜zW3を順次能動状態とす
るもので、遅延回路D44〜D46の各遅延量のみで駆
動タイミングが決定できる利点がある。
より書込み制御信号ZWo〜zW3を順次能動状態とす
るもので、遅延回路D44〜D46の各遅延量のみで駆
動タイミングが決定できる利点がある。
以上説明したように本発明は、書込みテスト動作時に複
数バイトを書込むのに、各バイトをそれぞれ所定の時間
ずつ順次ずらして書込む構成とすることにより、各バイ
トの書込み電流が分散されるので全体の書込み電流の最
大値を低くくすることができ、従りて電源配線、叛地配
疎の専有面積を低減することができ、かつLSIテスタ
やPROMライター等の電源駆動能力を上げなくても使
用することができる効果がある。
数バイトを書込むのに、各バイトをそれぞれ所定の時間
ずつ順次ずらして書込む構成とすることにより、各バイ
トの書込み電流が分散されるので全体の書込み電流の最
大値を低くくすることができ、従りて電源配線、叛地配
疎の専有面積を低減することができ、かつLSIテスタ
やPROMライター等の電源駆動能力を上げなくても使
用することができる効果がある。
M1図(a) 、 [blはそれぞれ本発明の第1の実
施例を示すプロ、り図及び書込み制御回路の回路図。 第2図は第1因に示された実施例の書込み電流特性図、
第3図は本発明の第2の実施例を示す薔込み制611回
路の回路図、第4図は従来の書込み・消去可能な読出し
専用メモリの一例を示すプロ、り図、第5図〜第7図は
それぞれ第4図に示された書込み・7角去可能な読出し
専用メモリc行選択回路1列選択回路及び書込み制御回
路を示す回路図。 第8図Iri!4図に示された書込み・消去可能な読出
し専用メモリの書込み−ii!cfAt特性図である。 1・・・・・・メモリセルアレイ、2・・・・・・行選
択回路。 3・・・・・・列選択回路、4,4a、4b・・・・・
r−iLF込み制御回路、5a〜5d・・・・・・誓込
み回路、6・・・・・・d出し制御回路、7・・・・・
・読出し回路、8・・・・・・入出力データバス、21
.31・・・・・・デコーダ、D41〜D46・・・・
・・遅延量Wb、 G!1〜o、1Gst 〜G3−.
G41〜G49・・・・・・NAND回路、I21,
1口、工31〜I’mI41””’I4m・・・・・・
インバータ* Qst−Qsm・旧・・トランジスタ。 代理人 弁理士 内 原 晋 に) 第1図 第 2 図 第3図 手4図 牛S 凹 ζ≧−つ (ζ
施例を示すプロ、り図及び書込み制御回路の回路図。 第2図は第1因に示された実施例の書込み電流特性図、
第3図は本発明の第2の実施例を示す薔込み制611回
路の回路図、第4図は従来の書込み・消去可能な読出し
専用メモリの一例を示すプロ、り図、第5図〜第7図は
それぞれ第4図に示された書込み・7角去可能な読出し
専用メモリc行選択回路1列選択回路及び書込み制御回
路を示す回路図。 第8図Iri!4図に示された書込み・消去可能な読出
し専用メモリの書込み−ii!cfAt特性図である。 1・・・・・・メモリセルアレイ、2・・・・・・行選
択回路。 3・・・・・・列選択回路、4,4a、4b・・・・・
r−iLF込み制御回路、5a〜5d・・・・・・誓込
み回路、6・・・・・・d出し制御回路、7・・・・・
・読出し回路、8・・・・・・入出力データバス、21
.31・・・・・・デコーダ、D41〜D46・・・・
・・遅延量Wb、 G!1〜o、1Gst 〜G3−.
G41〜G49・・・・・・NAND回路、I21,
1口、工31〜I’mI41””’I4m・・・・・・
インバータ* Qst−Qsm・旧・・トランジスタ。 代理人 弁理士 内 原 晋 に) 第1図 第 2 図 第3図 手4図 牛S 凹 ζ≧−つ (ζ
Claims (1)
- 通常の書込み動作時には、アドレス信号に対応する複数
の書込み制御信号のうちの1つを能動状態とし、書込み
テスト動作時には、前記複数の書込み制御信号全部を能
動状態とする書込み制御回路と、対応する前記書込み制
御信号が能動状態のとき、それぞれ列選択回路により選
択された所定のディジット線に入出力データバスからの
データを伝達する書込み回路とを有する書込み・消去可
能な読出し専用メモリにおいて、前記書込み制御回路を
、書込みテスト動作時における前記各書込み制御信号が
それぞれ所定の時間ずつすれて順次能動状態になるよう
にしたことを特徴とする書込み、消去可能な読出し専用
メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28611487A JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28611487A JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01125800A true JPH01125800A (ja) | 1989-05-18 |
JPH0793040B2 JPH0793040B2 (ja) | 1995-10-09 |
Family
ID=17700114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28611487A Expired - Lifetime JPH0793040B2 (ja) | 1987-11-11 | 1987-11-11 | 書込み・消去可能な読出し専用メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0793040B2 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH11260098A (ja) * | 1997-12-29 | 1999-09-24 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JPH11260078A (ja) * | 1997-12-31 | 1999-09-24 | Samsung Electronics Co Ltd | プログラム動作を選択する不揮発性半導体メモリ装置 |
JP2001222882A (ja) * | 1999-12-20 | 2001-08-17 | Motorola Inc | ピーク・プログラム電流低減装置および方法 |
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-
1987
- 1987-11-11 JP JP28611487A patent/JPH0793040B2/ja not_active Expired - Lifetime
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---|---|
JPH0793040B2 (ja) | 1995-10-09 |
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