JP7498166B2 - プロセッサ命令パイプラインにおいてアドレス生成ハードウェアを選択的にバイパスするシステム及び方法 - Google Patents
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Description
これは、(i)「base」フィールド内の値又は「base」フィールド内で識別されたレジスタに記憶された値、(ii)「index」フィールド内の値又は「index」フィールド内で識別されたレジスタに記憶された値、及び、(iii)「offset」フィールド内の値、の合計であるアドレスでメモリに記憶された値を、「reg1」と命名されたレジスタに「ロードする」命令である(演算コードである)。
この命令の有効アドレスは、PCレジスタ内の値及び命令のoffsetフィールド内の値の合計である(場合によっては、indexフィールドに非ゼロ定数が存在し、これも合計に含まれる)。
この命令の有効アドレスは、offsetフィールド内の値である。場合によっては、非ゼロ定数が、base及びindexフィールドのうち一方又は両方に存在することがある。この場合、有効アドレスは、base、index及びoffsetフィールドの合計であるが、offsetフィールド内の値と等しくない。
この命令の有効アドレスは、rSP内の値、及び、offsetフィールド内の値(及び、indexフィールドに存在する非ゼロ値)の合計である。
「l/s」は、演算コードの「ロード」又は「ストア」を表す。
Claims (13)
- 1つ以上のプロセッサによって実行される方法であって、
プロセッサのアドレス生成(AGEN)バイパス判別ユニット(ABDU)へのロード/ストア命令を受信することと、
前記ロード/ストア命令のオペランドの有効アドレスが前記ABDUにおいて既知でない場合に、前記プロセッサのAGENステージを介して前記ロード/ストア命令をルーティングすることであって、前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令のオペランドの複数の有効アドレス入力のうち少なくとも1つが前記ABDUにおいて既知でない場合に、前記ABDUにおいて既知でない、ことと、
前記ロード/ストア命令のオペランドの有効アドレスが前記ABDUにおいて既知である場合に、前記AGENステージをバイパスするように前記ロード/ストア命令をルーティングすることであって、前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令のオペランドの複数の有効アドレス入力の各々が前記ABDUにおいて既知である場合に、前記ABDUにおいて既知である、ことと、を含む、
方法。 - 前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令がプログラムカウンタ(PC)相対ロード/ストア命令又は変位のみロード/ストア命令である場合に、前記ABDUにおいて既知である、
請求項1の方法。 - 前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令がスタックポインタ(SP)相対ロード/ストア命令であり、前記ABDUがSPレジスタ(rSP)の現在値を有する場合に、前記ABDUにおいて既知である、
請求項1の方法。 - 前記AGENステージは、前記ロード/ストア命令のオペランドの複数の有効アドレス入力を使用して、前記ロード/ストア命令のオペランドの有効アドレスを計算するように構成されている、
請求項1の方法。 - 前記プロセッサは、
ロード/ストアユニットと、
前記ABDU及び前記ロード/ストアユニットを通信可能に結合し、前記AGENステージを含む第1の回路経路と、
前記ABDU及び前記ロード/ストアユニットを通信可能に結合し、前記AGENステージをバイパスする第2の回路経路と、を備え、
前記AGENステージを介して前記ロード/ストア命令をルーティングすることは、前記第1の回路経路を介して前記ロード/ストア命令をルーティングすることを含み、
前記AGENステージをバイパスするように前記ロード/ストア命令をルーティングすることは、前記第2の回路経路を介して前記ロード/ストア命令をルーティングすることを含む、
請求項1の方法。 - 前記第2の回路経路を介して前記ロード/ストア命令をルーティングすることは、前記ロード/ストア命令に対応するバイパス適格フラグをアサートすることを含み、
前記ロード/ストアユニットは、
前記対応するバイパス適格フラグがアサートされたロード/ストア命令を処理することと、
前記対応するバイパス適格フラグがクリアされたロード/ストア命令を破棄することと、
を行うように構成されている、
請求項5の方法。 - アドレス生成(AGEN)ステージと、
AGENバイパス判別ユニット(ABDU)と、備え、
前記ABDUは、
ロード/ストア命令を受信することと、
前記ロード/ストア命令のオペランドの有効アドレスが前記ABDUにおいて既知でない場合に、前記AGENステージを介して前記ロード/ストア命令をルーティングすることであって、前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令のオペランドの複数の有効アドレス入力のうち少なくとも1つが前記ABDUにおいて既知でない場合に、前記ABDUにおいて既知でない、ことと、
前記ロード/ストア命令のオペランドの有効アドレスが前記ABDUにおいて既知である場合に、前記AGENステージをバイパスするように前記ロード/ストア命令をルーティングすることであって、前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令のオペランドの複数の有効アドレス入力の各々が前記ABDUにおいて既知である場合に、前記ABDUにおいて既知である、ことと、
を行うように構成されている、
プロセッサ。 - 前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令がプログラムカウンタ(PC)相対ロード/ストア命令又は変位のみロード/ストア命令である場合に、前記ABDUにおいて既知である、
請求項7のプロセッサ。 - 前記ロード/ストア命令のオペランドの有効アドレスは、前記ロード/ストア命令がスタックポインタ(SP)相対ロード/ストア命令であり、前記ABDUがSPレジスタ(rSP)の現在値を有する場合に、前記ABDUにおいて既知である、
請求項7のプロセッサ。 - 前記AGENステージは、前記ロード/ストア命令のオペランドの複数の有効アドレス入力を使用して、前記ロード/ストア命令のオペランドの有効アドレスを計算するように構成されている、
請求項7のプロセッサ。 - ロード/ストアユニットと、
前記ABDU及び前記ロード/ストアユニットを通信可能に結合し、前記AGENステージを含む第1の回路経路と、
前記ABDU及び前記ロード/ストアユニットを通信可能に結合し、前記AGENステージをバイパスする第2の回路経路と、をさらに備え、
前記ABDUは、
前記第1の回路経路を介して、前記AGENステージを介して前記ロード/ストア命令をルーティングすることと、
前記第2の回路経路を介して、前記AGENステージをバイパスするように前記ロード/ストア命令をルーティングすることと、
を行うように構成されている、
請求項7のプロセッサ。 - 前記ABDUは、前記第2の回路経路を介して前記ロード/ストア命令をルーティングする場合に、前記ロード/ストア命令に対応するバイパス適格フラグをアサートするように構成されており、
前記ロード/ストアユニットは、
前記対応するバイパス適格フラグがアサートされたロード/ストア命令を処理することと、
前記対応するバイパス適格フラグがクリアされたロード/ストア命令を破棄することと、
を行うように構成されている、
請求項11のプロセッサ。 - 前記第1の回路経路又は前記第2の回路経路を介して、クロックサイクル毎に第1の整数のロード/ストア命令の各々をルーティングすることと、
前記第2の回路経路を介してルーティングされたロード/ストア命令の各々について、対応するバイパス適格フラグをアサートすることと、
を行うようにさらに構成されており、
前記ロード/ストアユニットは、
前記対応するバイパス適格フラグがアサートされたロード/ストア命令を処理することと、
前記対応するバイパス適格フラグがクリアされたロード/ストア命令を破棄することと、
を行うように構成されている、
請求項11のプロセッサ。
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