JP7342900B2 - 電圧変換器 - Google Patents

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Description

本発明は、容量性電圧変換回路を備えた電圧変換器に関する。
スイッチトキャパシタ回路やチャージポンプ回路と称される容量性電圧変換回路を備えた電圧変換器は、トランスなどの誘導性素子が不要となることから、小型化が比較的容易である。そのため、小型・小電力用途の電源装置に適しているといえる。
容量性電圧変換回路の構成には様々なものがある。代表的なものとして、ディクソン型、シリーズパラレル型が挙げられる。他にもラダー型やフィボナッチ型など様々なものが存在する。複数のキャパシタ及び複数のスイッチにより構成されるキャパシタネットワーク回路は、少なくとも二つの接続状態を往来するよう制御されることで、入力電圧が降圧又は昇圧されて出力される。
容量性電圧変換回路を備えた電圧変換器としては、例えば特許文献１が開示されている。特許文献１に記載の電圧変換器は、インダクタを付与したチャージポンプ回路であって、一般的なチャージポンプ回路と出力キャパシタとの間に、インダクタが接続されている。
特許文献１のＤＣ－ＤＣコンバータは、容量性電力変換器のキャパシタンス、ＬＣ回路のキャパシタンス及びインダクタンスにより定まる共振周波数以上のスイッチング周波数でスイッチングを行うことで、損失が軽減されるとともに、電圧変換効率を改善することができる。
特許第６５２１１８７号公報
特許文献１に示されるインダクタの存在しない通常のチャージポンプ回路では、フライングキャパシタ間の接続状態が抵抗性のスイッチで切り替えられて、電荷が移動する。この時、Ｃ－Ｒ－Ｃ回路が形成され、フライングキャパシタ間を移動する電流は大きなピークを形成する。そのため、フライングキャパシタ間を移動した総エネルギーのうち約半分が損失となってしまう。
一方、特許文献１に記載の電圧変換器においては、インダクタを付与し、そこで形成される共振条件を満たすことよって、この電荷移動に伴う損失が大幅に低減し、高効率変換を実現できる。
特許文献１に記載の電圧変換器では、さらに安定的な共振条件が得られるよう、第１の接続状態と、第２の接続状態とにおいて、同等の共振周波数が形成されるよう構成し、その共振周波数を上回るスイッチング周波数で動作させることで、電圧変換効率の向上を可能としている。
特許文献１に記載の電圧変換器では、フライングキャパシタの接続状態をスイッチによる切り替えることで電圧を変換するので、出力電圧にリップルが生じる。出力キャパシタはこれを平滑化する。そのため、リップル電圧を発生させるフライングキャパシタのキャパシタンスよりも出力キャパシタのキャパシタンスを大きくすることが重要である。
中間キャパシタはインダクタより手前の電圧を安定化させるため、中間キャパシタのキャパシタンスを大きくすれば、中間キャパシタのリップル電圧は抑えられる。一方、フライングキャパシタのキャパシタンスに対して中間キャパシタのキャパシタンスが大きいと、電圧変換効率が低下する。これは、インダクタの挿入により、フライングキャパシタから出力キャパシタへの充電電流リップルが抑制されるからである。したがって、中間キャパシタのキャパシタンスを大きくした場合には、中間キャパシタに大きな電流が流れるため、インダクタを配置する意味がなくなってしまう。このため、中間キャパシタのキャパシタンスは、フライングキャパシタのキャパシタンスよりも小さくすべきである。そのことにより、電圧変換効率を落とさずに、リップルを適度に発生させることができる。
そこで本発明の目的は、低リップル且つ安定した出力電圧を得ることのできる電圧変換器を提供することにある。
（Ａ）本発明の電圧変換器は、入力電圧を入力し、前記入力電圧を出力電圧に変換して出力する容量性電圧変換回路部と、出力キャパシタと、前記容量性電圧変換回路部と前記出力キャパシタとの間に直列に接続されたインダクタと、電圧検出部と、制御部と、を備える。そして、前記容量性電圧変換回路部は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタと、を含み、前記電圧検出部は、前記中間キャパシタと前記インダクタとの接続点であるノードの電圧を検出し、前記制御部は、前記ノードの電圧としきい値電圧との比較に応じ、前記スイッチが少なくとも２つの状態を往来するように前記スイッチを制御する。
（Ｂ）本発明の電圧変換器は、入力電圧を入力し、前記入力電圧を電圧変換して出力する複数の容量性電圧変換回路部と、共通の出力キャパシタと、前記複数の容量性電圧変換回路部と前記出力キャパシタとの間にそれぞれ直列に接続されたインダクタと、前記容量性電圧変換回路部ごとに設けられた電圧検出部及び制御部と、を備える。そして、前記容量性電圧変換回路部は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタと、を含み、複数の前記電圧検出部は、前記中間キャパシタと前記インダクタとの接続点であるノードの電圧をそれぞれ検出し、前記容量性電圧変換回路部ごとに設けられた前記制御部は、前記電圧検出部の検出結果と、しきい値との比較に応じ、前記スイッチが少なくとも２つの状態を往来するように前記容量性電圧変換回路部ごとに設けられた前記スイッチを制御する。
本発明によれば、低リップル且つ安定した出力電圧を得ることのできる電圧変換器を構成できる。
図１は、第１の実施形態に係る電圧変換器１のブロック図である。 図２は電圧変換器１の回路図の一例である。 図３（Ａ）は図２に示す回路が第１接続状態Φ１であるときの回路図である。図３（Ｂ）は、図３（Ａ）に示す回路において、電源のインピーダンスが高く、C10>>C11ではない場合の回路図である。図３（Ｃ）は、図３（Ａ）に示す回路において、電源のインピーダンスが十分に低い場合の回路図である。 図４は、図３（Ｂ）または図３（Ｃ）に示す回路をさらに合成した回路図である。 図５は、電圧変換器１における、共振周波数Ｆｈとスイッチング周期Ｔとスイッチング電流Ｉｓとの関係を示す波形図である。 図６は、電圧変換器における、共振周波数とスイッチング周期とスイッチング電流との関係を示す波形図である。 図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）、図７（Ｅ）は、電圧変換器１における、第１接続状態Φ１の期間と第２接続状態Φ２の期間の関係の例を示すタイムチャートである。 図８は、電圧変換器１における中間キャパシタＣｘとインダクタＬｘとの接続点であるノードＮｘの電圧Vxの波形図と、比較対象の電圧の波形図である。 図９は、第２の実施形態に係る電圧変換器２の回路図である。 図１０は第３の実施形態に係る電圧変換器３のブロック図である。 図１１は第４の実施形態に係る電圧変換器のブロック図である。 図１２は第４の実施形態に係る別の電圧変換器のブロック図である。 図１３は第５の実施形態に係る電圧変換器のブロック図である。 図１４（Ａ）は、ノードＮｘの電圧Vxとしきい値電圧Vthとの関係を示す波形図である。図１４（Ｂ）は、従来の電圧変換器のように、出力電圧Voutを検出して帰還する場合の、出力電圧Voutとしきい値電圧との関係を示す波形図である。 図１５は、ノードの電圧Vxとしきい値電圧Vthとの比較結果が反転してからの時間経過とともに、しきい値電圧Vthがノードの電圧Vxの変化方向とは逆方向に変化する電圧変換器の波形図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は、第１の実施形態に係る電圧変換器１のブロック図である。電圧変換器１は、入力電圧Vinを入力し、入力電圧Vinを出力電圧Voutに変換して出力する容量性電圧変換回路部１０と、出力キャパシタＣｏｕｔと、容量性電圧変換回路部１０と出力キャパシタＣｏｕｔとの間に直列に接続されたインダクタＬｘと、容量性電圧変換回路部１０の出力部に設けられた中間キャパシタＣｘと、電圧検出部１３と、制御部１７と、を備える。
電圧検出部１３は、中間キャパシタＣｘとインダクタＬｘとの接続点であるノードＮｘの電圧Vxを検出する。上記インダクタＬｘと出力キャパシタＣｏｕｔとでＬＣ回路２０が構成されている。出力キャパシタＣｏｕｔは本発明における「出力キャパシタ」に相当する。また、インダクタＬｘは本発明における「インダクタ」に相当する。
電圧変換器１は、入力端子１０１に接続される入力電源の入力電圧Vinを出力電圧Voutに降圧して負荷ＲＬに供給する。電圧変換器１には入力電流Ｉｉｎが入力され、負荷ＲＬへ出力電流Ｉｏｕｔが出力される。
図２は電圧変換器１の回路図の一例である。容量性電圧変換回路部１０は、並列接続された第１容量性電圧変換回路１１と、第２容量性電圧変換回路１２とを備える。第１容量性電圧変換回路１１と第２容量性電圧変換回路１２の構成は同じである。第１容量性電圧変換回路１１には、複数のフライングキャパシタＣ１０，Ｃ１１，Ｃ１２、中間キャパシタＣｘ及び複数のスイッチ素子Ｓ１１１，Ｓ１１２，Ｓ１１３，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１１７が配されている。第２容量性電圧変換回路１２には、複数のフライングキャパシタＣ１０，Ｃ１１，Ｃ１２、中間キャパシタＣｘ及び複数のスイッチ素子Ｓ１２１，Ｓ１２２，Ｓ１２３，Ｓ１２４，Ｓ１２５，Ｓ１２６，Ｓ１２７が配されている。
容量性電圧変換回路部１０は、集積回路やチップ部品などのデバイスが回路基板などに実装されてなる。インダクタＬｘと出力キャパシタＣｏｕｔは、例えばそれぞれ回路基板に実装された個別のチップ部品である。フライングキャパシタＣ１０，Ｃ１１，Ｃ１２、中間キャパシタＣｘ及び出力キャパシタＣｏｕｔは、例えば回路基板に実装されたセラミックコンデンサである。この構成では、大容量のセラミックコンデンサによって実装面積を抑えることが容易となる。
制御部１７は、第１容量性電圧変換回路１１及び第２容量性電圧変換回路１２をインターリーブ制御する。図２に示す例で、スイッチ素子Ｓ１１１，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１２２，Ｓ１２３，Ｓ１２７がＯＮ状態であり、且つ、スイッチ素子Ｓ１１２，Ｓ１１３，Ｓ１１７，Ｓ１２１，Ｓ１２４，Ｓ１２５，Ｓ１２６がＯＦＦ状態のときを第１接続状態Φ１とする。また、スイッチ素子Ｓ１１１，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１２２，Ｓ１２３，Ｓ１２７がＯＦＦ状態であり、且つ、スイッチ素子Ｓ１１２，Ｓ１１３，Ｓ１１７，Ｓ１２１，Ｓ１２４，Ｓ１２５，Ｓ１２６がＯＮ状態のときを第２接続状態Φ２とする。
また、スイッチ素子全てをＯＦＦ状態とし、貫通電流などの不要電流による好ましくない電力消費を回避するための第３の接続状態を設け、この第３状態を、第１接続状態から第２接続状態へ遷移する際の、または第２接続状態から第１接続状態へ遷移する際の、中間状態として利用してもよい。本実施形態では説明の簡略化のために第３の接続状態は省略して説明する。
図３（Ａ）は図２に示す回路が第１接続状態Φ１のときの回路図である。
図３（Ｂ）は、図３（Ａ）に示す回路において、電源のインピーダンスが高く（無視できない或る値を有していて）、キャパシタＣ１０，Ｃ１１のキャパシタンスをそれぞれC10，C11で表すとき、C10>>C11ではない場合の回路図である。
図３（Ｃ）は、図３（Ａ）に示す回路において、電源のインピーダンスが十分に低い場合の回路図である。また、図３（Ｃ）は、キャパシタＣ１０のキャパシタンスがキャパシタＣ１１のキャパシタンスより充分に大きい場合（C10>>C11である場合）の回路図でもある。つまり、電源のインピーダンスが無視できない或る値であっても、C10>>C11であれば、キャパシタＣ１０が電源のインピーダンスを実質的に見えなくするので、この状態は、等価的に図３（Ｃ）に示す回路で表される。
なお、図３（Ｂ）、図３（Ｃ）においては、各スイッチ素子のオン抵抗ＲＯＮは無視できるほど小さい値であるものとしている。
図４は、図３（Ｂ）または図３（Ｃ）に示す回路をさらに合成した回路図である。この図４に表すように、図１に示した容量性電圧変換回路部１０とＬＣ回路２０とによって、インダクタＬｘの入力端に合成キャパシタＣＩＮが配され、インダクタＬｘの出力端に主にキャパシタＣｏｕｔによるキャパシタＣＯＵＴが配されたＬＣ共振回路が構成される。このＬＣ共振回路に共振電流Ｉｈが流れる。
電源のインピーダンスが高く、且つキャパシタＣ１０のキャパシタンスが小さい（C10>>C11でない）場合、すなわち等価的に図３（Ｂ）で表せる場合の合成キャパシタＣＩＮのキャパシタンスCinは次式で表される。
Figure 0007342900000001
また、電源のインピーダンスが十分に低い理想的な電源である場合、または、電源のインピーダンスが無視できない或る値であっても、C10>>C11である場合、すなわち等価回路が図３（Ｃ）で表せる場合の合成キャパシタＣＩＮのキャパシタンスCinは次式で表される。
Figure 0007342900000002
また、図４に示す共振回路の共振周波数Fhは次式で求められる。
Figure 0007342900000003
なお、理解の容易性を考慮して、第１容量性電圧変換回路１１と第２容量性電圧変換回路１２とを独立した回路で表したが、並列接続されるキャパシタ（二重に接続されるキャパシタ）は単一のキャパシタで構成することができる。例えば、キャパシタＣ１０，Ｃ１０やキャパシタＣｘ，Ｃｘはそれぞれ単一化できる。また、スイッチについても同様に、二重関係にあるスイッチは共用化できる。これらのことで部品点数を削減できる。
図５は、電圧変換器１における、共振周波数Ｆｈとスイッチング周期Ｔとスイッチング電流Ｉｓとの関係を示す波形図である。ここでは、第１接続状態Φ１の期間Ｔ１と、第２接続状態Φ２の期間Ｔ２の合計値をスイッチング周期Ｔとしている。
スイッチング周波数Ｆｓはスイッチング周期Ｔの逆数である。全てのスイッチをオフさせるブランクタイムなどを考慮しない場合、Ｔ＝Ｔ１＋Ｔ２となり、Ｆｓ＝１／Ｔが成立する。説明を簡略化するために、この条件にて説明を行う。図５中のスイッチング電流Ｉｓは、スイッチ素子Ｓ１１１を流れる電流波形を模擬している。ここでは出力に向かう方向を正としている。
容量性電圧変換回路部１０から容量性または抵抗性の負荷ＲＬに電力伝送を行う場合、共振周波数Ｆｈはスイッチング周波数Ｆｓよりも非常に高くなり（Ｆｈ＞＞Ｆｓ）、図５に示すように、非常に大きなピーク電流が発生するため、損失が大きくなる。一方、出力端子２０１側にインダクタＬｘを接続すると、誘導性の性質が現れて、共振周波数Ｆｈはスイッチング周波数Ｆｓよりもやや高い状態（Ｆｈ＞Ｆｓ）となり、図５に示すように、スイッチング電流Ｉｓは負極性に振れる期間が生じる。また、インダクタＬｘのインダクタンスを大きくすると、共振周波数Ｆｈはスイッチング周波数Ｆｓよりも低くなり（Ｆｈ＜Ｆｓ）、図５に示すように、スイッチング電流Ｉｓに負電流期間が生じず、非常に小さな値で推移する。
容量性電圧変換回路部１０の出力電流は、各スイッチを流れる合計電流であり、当該合計電流の平均値により求まる。図５における３条件に関して、電圧変換器１の総出力電流がＩｏｕｔであるとき、スイッチ素子Ｓ１１１の電流を示している各波形の平均電流値は、おおよそＩｏｕｔの６分の１となる。そのため、図５における電流波形が負に振れた場合、つまり逆方向電流が流れた場合は、第１接続状態Φ１の期間Ｔ１内において、同等の正方向電流を補う必要が生じる。そのため、スイッチを流れる電流の絶対値が増加し、スイッチの熱損失も増加することになり、結果的に効率が低下してしまう。
ＬＣ共振現象による電流は、本実施形態の回路構成によれば、インダクタを流れる電流を観測することで効果的に確認することができる。その波形の例を図６に示す。図６において、各波形の平均電流値は、電圧変換器の出力電流に等しい。一方、共振周波数Ｆｈとスイッチング周波数Ｆｓとの関係により、図５と同様に、各波形はそれぞれ異なる形状や波高値を持つ。
共振周波数Ｆｈの逆数である共振周期Ｔｈは、特に第１接続状態Φ１の期間Ｔ１が共振周波数Ｆｈの逆数である共振周期Ｔｈの半分（Ｔｈ／２）より大きいＴ１＞Ｔｈ／２となる条件下では、電流が逆方向に流れる区間が存在する。本構成では電力伝送として２つの接続状態が備えられているため、第１接続状態Φ１の期間Ｔ１は共振周波数Ｆｈの逆数である共振周期Ｔｈの半分（Ｔｈ／２）より小さいＴ１＜Ｔｈ／２となる条件を満たす必要がある。また、第２接続状態Φ２の期間Ｔ２が共振周波数Ｆｈの逆数である共振周期Ｔｈの半分（Ｔｈ／２）より小さいＴ２＜Ｔｈ／２となる条件を満たす必要がある。なお、デッドタイムなどの非接続状態においてはその限りではない。
上述の通り、共振周波数Ｆｈがスイッチング周波数Ｆｓよりも高い場合、逆方向電流及び順方向電流によってスイッチ素子を通過する電流量が増え、損失が増大する。スイッチ素子の熱損失ＰＬＳは、スイッチのオン抵抗ＲＯＮにスイッチ素子に流れる電流Ｉｓの２乗を乗じた値を時間積分したものである。つまり、電流のピークを単純にフィルタ等で軽減すればよいというわけではない。インダクタを設けたために、または寄生インダクタンスにより、損失が増大するケースも生じ得る。本実施形態に係る共振周波数Ｆｈの算定に基づき、スイッチ素子のオン時間を適切に制御することによって、電圧変換効率を高めることができる。
そのため、本実施形態では、制御部１７は、容量性電圧変換回路部１０のキャパシタンス、ＬＣ回路２０のキャパシタンス及びインダクタンスにより定まる共振周波数Ｆｈ以上のスイッチング周波数Ｆｓでスイッチングを行う構成となっている。言い換えれば、オン周期ＴＮが、共振周期Ｔｈの半分のＴｈ／２以下となるスイッチング周期でスイッチングをおこなう。ここで、Ｎは容量性電圧変換回路の接続状態を示す整数であり、この例でＴＮは、Ｔ１またはＴ２である。
スイッチング周波数Ｆｓが共振周波数Ｆｈよりも低い場合、逆方向電流が流れることに伴って、それと同等の順方向電流が流れることとなり、電圧変換効率は低下する。スイッチング周波数Ｆｓが共振周波数Ｆｈ以上である場合、逆方向電流が流れず、電圧変換効率は改善される。こちらも同様に時間軸に置き換えるならば、スイッチング周期Ｔが共振周期Ｔｈの半分よりも短ければ効率が最大限に改善されるといえる。
図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）、図７（Ｅ）は、電圧変換器１における、第１接続状態Φ１の期間と第２接続状態Φ２の期間との関係の例を示すタイムチャートである。図７（Ａ）は、第１接続状態Φ１の期間と第２接続状態Φ２の期間とが等しく、且つ、スイッチング周期Ｔが第１接続状態Φ１の期間Ｔ１と第２接続状態Φ２の期間Ｔ２との合計値である例である。つまり、スイッチングのデューティ比は０．５である。この場合、スイッチング周波数Ｆｓは共振周波数Ｆｈより高い。一方、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）に示すように、デッドタイムなどのブランク時間を挿入し、オンデューティを５０％より少ない値にすることも可能である。この場合は、前述のとおり、スイッチング周期Ｔは共振周期Ｔｈの半分より短い。
電圧変換器の負荷条件に応じて、スイッチング周波数を変動させることで効率を改善させる手段は、誘導性スイッチングレギュレータでは一般的に用いられている。本実施形態でも、例えば負荷が軽い状態において、スイッチング周波数を低減することで、スイッチ駆動に係る損失を低減させ、効率を向上させることができる。このような場合においても、スイッチング周期と共振周期とを上述の関係に保つことが重要である。
上記以外の方法としては、図７（Ｅ）のように、第１接続状態Φ１の期間と第２接続状態Φ２の期間をそれぞれ長くすることで、スイッチングのデューティ比を０．５に保ったまま、スイッチング周期を長くする方法がある。この制御方法は、スイッチング周波数Ｆｓと共振周波数Ｆｈとの関係が維持できている範囲内で実行可能である。
図８中の電圧Vxの波形は、電圧変換器１における中間キャパシタＣｘとインダクタＬｘとの接続点であるノードＮｘの電圧Vxの波形である。図８において、電圧Vout1の波形は、図１に示した電圧変換器１において、インダクタＬｘが無い場合の出力電圧Voutの波形である。また、図８において、電圧Vout2の波形は、図１に示した電圧変換器１においてインダクタＬｘ及び出力キャパシタＣｏｕｔが存在する場合の出力電圧Voutの波形である。
インダクタＬｘを有しない場合、出力電圧Vout（電圧Vout1の波形）の電圧リップルが小さい。そのため、出力電圧Voutを帰還情報として用い、しきい値と比較することでスイッチングを行うと、安定した帰還動作ができない。
出力キャパシタＣｏｕｔで平滑された出力電圧Voutを電圧検出部１３が検出する場合、電圧Vout2の波形に示すように、電圧のリップルが小さい。そのため、出力電圧Voutを帰還情報として用い、しきい値と比較することでスイッチングを行うと、安定した帰還動作ができない。特に出力電流が小さい領域では、電圧のリップルがさらに小さいので、帰還動作がより不安定となる。
これに対して、本実施形態では、中間キャパシタＣｘとインダクタＬｘとの接続点であるノードＮｘの電圧Vxの電圧リップルが非常に大きい。そのため、中間キャパシタＣｘとインダクタＬｘとの接続点であるノードＮｘの電圧Vxを帰還情報として用い、しきい値と比較することでスイッチングを行うと、非常に安定した帰還動作ができる。
なお、電圧Vxの振幅の大きさは負荷電流に比例する。帰還制御は、ノードＮｘの電圧Vxが規定値（例えば100mV）下がった場合に帰還制御をかけて、中間キャパシタＣｘとインダクタＬｘとの接続点であるノードＮｘの電圧Vxを引き上げる。負荷電流が大きいときほど電流を早く引くため、電流の垂れ下がりが早くなり、出力電圧Voutの引き上げ速度が速くなる。つまりスイッチング周波数が高まる。逆に、負荷電流が小さいときはスイッチング周波数が低下する。
図１に示した制御部１７は、スイッチング周波数の最高周波数と最低周波数とを含む条件により設定される周波数で前記スイッチをスイッチングする。そして、最低周波数は、少なくとも一つのフライングキャパシタと、中間キャパシタＣｘと、インダクタＬｘと、出力キャパシタＣｏｕｔとにより決定される共振周波数より低い周波数に設定している。これは、出力電流があるしきい値未満の場合に、回路に逆方向に流れる電流によって生じる損失よりも、スイッチング素子を駆動する際に生じる損失の割合が大きくなるためである。つまり、この条件では、共振周波数よりも低い周波数でスイッチを駆動させた方が効率がよくなるからである。また、最低周波数は、可聴周波数よりも高い周波数に設定されている。このことにより、可聴周波数でスイッチングされることによる可聴音雑音の発生を抑制できる。
また、図１に示した制御部１７は、スイッチング周波数の最高周波数と最低周波数とを含む条件により設定される周波数で前記スイッチをスイッチングする。そして、最高周波数は、少なくとも一つのフライングキャパシタと、中間キャパシタＣｘと、インダクタＬｘと、出力キャパシタＣｏｕｔとにより決定される共振周波数より高い周波数に設定している。これは、出力電流があるしきい値以上の場合に、回路に逆方向に流れる電流によって生じる損失が、スイッチング素子を駆動する際に生じる損失の割合よりも大きくなるためである。つまり、この条件では、共振周波数より高い周波数でスイッチを駆動させた方が効率がよくなるからである。また、最高周波数は、スイッチの駆動可能な周波数の上限値よりも低い周波数に設定されている。このことにより、スイッチの駆動可能な周波数帯内でスイッチングできるようになる。
《第２の実施形態》
第２の実施形態では、フライングキャパシタ及びスイッチの構成を部分的に共用した電圧変換器について例示する。
図９は、第２の実施形態に係る電圧変換器２の回路図である。この電圧変換器２は、全体を二重構成にせず、部分的に二重構成にして、インターリーブ動作させる回路で構成されている。図２と対比すれば明らかなように、フライングキャパシタＣ１０は、第１容量性電圧変換回路１１と第２容量性電圧変換回路１２とで共用している。中間キャパシタＣｘも第１容量性電圧変換回路１１と第２容量性電圧変換回路１２とで共用している。スイッチ素子Ｓ１１２，Ｓ１１４，Ｓ１１５，Ｓ１１７は、正負のパルスを生成しているので、それらスイッチ素子の接続順番を見直すことで共有が可能である。
《第３の実施形態》
第３の実施形態では、誘導性コンバータを備える電圧変換器について例示する。
図１０は第３の実施形態に係る電圧変換器３のブロック図である。本実施形態では、誘導性降圧コンバータ３０が容量性電圧変換回路部１０の後段に接続される。ＬＣ回路２０は誘導性降圧コンバータ３０に含まれるインダクタＬｘ及び出力キャパシタＣｏｕｔで構成されている。
誘導性降圧コンバータ３０は、整流スイッチ素子Ｑ１１と、転流スイッチ素子Ｑ１２と、インダクタＬｘと、キャパシタＣｏｕｔと、ドライバ３１とを有する。整流スイッチ素子Ｑ１１はｐ型ＭＯＳ－ＦＥＴである。転流スイッチ素子Ｑ１２はｎ型ＭＯＳ－ＦＥＴである。ドライバ３１は、整流スイッチ素子Ｑ１１と転流スイッチ素子Ｑ１２とを交互にスイッチングする。なお、この降圧コンバータ３０を複数回路設け、それらを並列に接続してインターリーブ動作させてもよい。
《第４の実施形態》
第４の実施形態では、複数の容量性電圧変換回路部を備える電圧変換器と、複数の容量性電圧変換回路部の主要部を備える電圧変換器について例示する。
図１１は第４の実施形態に係る電圧変換器のブロック図である。この電圧変換器は、３つの電圧変換器１Ａ，１Ｂ，１Ｃを備える。電圧変換器１Ａ，１Ｂ，１Ｃそれぞれは、容量性電圧変換回路部１０、電圧検出部１３、制御部１７、インダクタＬｘ及び出力キャパシタＣｏｕｔを備える。
３つの容量性電圧変換回路部１０の入力は並列に接続されていて、入力電圧Vinの入力端子１０１は共通である。また、出力キャパシタＣｏｕｔは並列に接続されていて、出力電圧Voutの出力端子２０１は共通である。
このように、複数の電圧変換器１Ａ，１Ｂ，１Ｃを並列接続する場合でも、電圧変換器１Ａの電圧検出部１３は、電圧変換器１Ａの容量性電圧変換回路部１０の出力部の中間キャパシタＣｘの電圧を検出する。同様に、電圧変換器１Ｂの電圧検出部１３は、電圧変換器１Ｂの容量性電圧変換回路部１０の出力部の中間キャパシタＣｘの電圧を検出し、電圧変換器１Ｃの電圧検出部１３は、電圧変換器１Ｃの容量性電圧変換回路部１０の出力部の中間キャパシタＣｘの電圧を検出する。
ここで、仮に、各電圧変換器が、出力電圧Voutとしきい値との比較結果に応じてスイッチの状態を切り替える構成であり、かつ電圧変換器ごとに上記しきい値に誤差があると、出力電圧Voutと比較するしきい値電圧の高い電圧変換器のみが動作してしまう。つまり、従来の構成では、リップルの小さな共通の出力電圧Voutを検出するので、しきい値電圧の高い電圧変換器の負荷率が高まってしまい、複数の電圧変換器のバランスがくずれてしまう。比較機構にオフセットが存在しない場合は同一周波数でスイッチング動作するものの、個別に設けられた電圧変換器を並列に並べる場合には現実的ではない。さらに、容量性電圧変換回路の各キャパシタのキャパシタンスがばらつく場合、電荷伝送能力がばらつくため、電圧変換器間の出力電流がばらついてしまう。
一方、本実施形態によれば、共通の出力電圧Voutではなく、各電圧変器の中間キャパシタＣｘとインダクタＬｘとの接続点であるノードの電圧Vxを検出して帰還するので（その容量性電圧変換回路部１０のスイッチをスイッチング制御するので）、並列動作するそれぞれのコンバータが、バランスよく動作する。つまり、本実施形態の各電圧変換器１Ａ，１Ｂ，１ＣがインダクタＬｘにより分離され、電圧変換器１Ａ，１Ｂ，１Ｃそれぞれのフライングキャパシタ、中間キャパシタＣｘ、及びスイッチの抵抗成分などにより決定される放電レートにより定まる速度で電圧Vxが低下する。そのため、並列接続された電圧変換器１Ａ，１Ｂ，１Ｃそれぞれの特性に応じたリップル電圧により、それぞれが自身に対する負荷に応じた最適な動作周波数で動作することができる。その結果、並列動作において各電圧変換器の各キャパシタのキャパシタンスばらつきや、電圧変換能力差が存在しても、それぞれの動作周波数で損失や熱バランスをとることができる。
図１２は本実施形態の別の電圧変換器のブロック図である。この電圧変換器は、入力電圧Vinを入力し、入力電圧Vinを電圧変換して出力する３つの容量性電圧変換回路部１０と、単一の（共通の）出力キャパシタＣｏｕｔと、３つの容量性電圧変換回路部１０と出力キャパシタＣｏｕｔとの間にそれぞれ直列に接続されたインダクタＬｘと、容量性電圧変換回路部１０ごとに設けられた電圧検出部１３及び制御部１７と、を備える。
容量性電圧変換回路部１０は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタＣｘと、を含む。電圧検出部１３は、中間キャパシタＣｘとインダクタＬｘとの接続点であるノードの電圧をそれぞれ検出する。
容量性電圧変換回路部１０ごとに設けられた制御部１７は、電圧検出部１３の検出結果と、しきい値との比較に応じ、スイッチが少なくとも２つの状態を往来するように容量性電圧変換回路部１０ごとに設けられたスイッチを制御する。
図１２に示した構成の電圧変換器の場合も、共通の出力電圧Voutではなく、各電圧変器の中間キャパシタＣｘとインダクタＬｘとの接続点であるノードの電圧Vxを検出して帰還するので（その容量性電圧変換回路部１０のスイッチをスイッチング制御するので）、図１１に示した電圧変換器と同様の作用効果を奏する。つまり、並列動作において各電圧変換器の各キャパシタのキャパシタンスばらつきや、電圧変換能力差が存在しても、それぞれの動作周波数で損失や熱バランスをとることができる。
図１１及び図１２に示した電圧変換器では３つの容量性電圧変換回路部１０を備える電圧変換器について例示したが、容量性電圧変換回路部１０の数はこれに限らない。また、偶数の容量性電圧変換回路部１０を備える場合には、次に示す構成であれば、特有の効果を奏する。つまり、偶数の容量性電圧変換回路部１０を並列に接続し、入力電圧の入力端子１０１を共通とし、出力電圧の出力端子２０１を共通とし、容量性電圧変換回路部１０は、複数のスイッチの接続状態によって、少なくとも第１接続状態と第２接続状態とを有することとし、第１接続状態における、容量性電圧変換回路部１０の中間キャパシタ、出力キャパシタ及びインダクタにより定まる第１共振周波数と、第２接続状態における、容量性電圧変換回路部の中間キャパシタ、出力キャパシタ及びインダクタにより定まる第２共振周波数とを等しくする。このことにより、一方の容量性電圧変換回路に出力電流が偏ることによる、発熱や経年劣化のバラつきが抑制できる。
《第５の実施形態》
第５の実施形態では、中間キャパシタＣｘとインダクタＬｘとの接続点であるノードの電圧Vxと入力電圧Vinとを変数とする関数で決定されるしきい値とで電圧Vxとの比較によって容量性電圧変換回路の制御を行う電圧変換器について例示する。
図１３は第５の実施形態に係る電圧変換器のブロック図である。この電圧変換器は、入力電圧Vinを入力し、入力電圧Vinを出力電圧Voutに変換して出力する容量性電圧変換回路部９と、中間キャパシタＣｘと、出力キャパシタＣｏｕｔと、容量性電圧変換回路部９と出力キャパシタＣｏｕｔとの間に直列に接続されたインダクタＬｘと、電圧検出部１３と、制御部１７と、を備える。
電圧検出部１３は参照電圧生成回路１３Ａと比較回路１３Ｂとを備える。参照電圧生成回路１３Ａは、容量性電圧変換回路部９の既知の降圧比または昇圧比1 / DIVNと、入力電圧から算出される理想出力電圧と、理想からの乖離限界であるVtdと、時間に応じてしきい値が浅くなるよう制御するスロープ電圧vs(t)と、からしきい値電圧Vth(t)を出力する。また、参照電圧生成回路１３Ａは、ノードＮｘの電圧Vxに所定の処理を施した電圧Vxpを出力する。または、ノードＮｘの電圧Vxをそのまま電圧Vxpとして出力する。
比較回路１３Ｂはしきい値電圧Vthと上記電圧Vxpとの高低関係を比較する。制御部１７は比較回路１３Ｂの出力に基づいて容量性電圧変換回路部９のスイッチをスイッチングさせる。
図１４（Ａ）は、ノードＮｘの電圧Vxとしきい値電圧Vthとの関係を示す波形図である。図１４（Ｂ）は、従来の電圧変換器のように、出力電圧Voutを検出して帰還する場合の、出力電圧Voutとしきい値電圧Vthとの関係を示す波形図である。
ここで、容量性電圧変換回路部９による、入力電圧Vinに対する出力電圧Voutの比を1 / DIVNで表し、出力電流による出力電圧の降下電圧の最大値をVrで表すと、しきい値電圧Vthは、Vth = Vin / DIVN- Vrで定めることができる。図１４（Ａ）、図１４（Ｂ）に示す例では1 / DIVN = 1 / 3である。また、図１４（Ａ）、図１４（Ｂ）においてAV(Vout)は出力電圧Voutの平均値である。
図１４（Ｂ）に表れているように、従来の電圧変換器のように、出力電圧Voutを検出して帰還する場合は、出力電圧のリップルは大きくなり、さらに出力電圧Voutの平均電圧の低下も発生する。
これに対して、本実施形態では、図１４（Ａ）に示すように、ノードＮｘの電圧Vxを検出することで十分な雑音マージンを確保しつつ、出力電圧Voutの低下を抑えることができる。
図１３において、参照電圧生成回路１３Ａは入力電圧Vin、容量性電圧変換回路部９の既知の降圧比または昇圧比1 / DIVN、乖離限界Vtd及びスロープ電圧vs(t)から、しきい値電圧Vth(t)を出力する。このしきい値電圧Vth(t)は例えば次式で表すことができる。
Figure 0007342900000004
これにより、図１５に示すような波形を得ることができる。図１５は、ノードの電圧Vxとしきい値電圧Vthとの比較結果が反転してからの時間経過とともに、しきい値電圧Vthがノードの電圧Vxの変化方向とは逆方向に変化する電圧変換器の波形図である。
電圧検出部は、ノードの電圧Vxを検出し、図１５に示すように、ノードの電圧Vxとしきい値電圧Vthとの比較結果が反転してからの時間経過とともに、しきい値電圧Vthがノードの電圧Vxの変化方向（スロープ）とは逆方向に変化（スロープ）するように、しきい値電圧Vthを定める。
この構成によれば、ノードの電圧Vxとしきい値電圧Vthとの交差角が大きくなるので、雑音に対する耐性が向上する。
スロープ電圧vs(t) =0の状態は、先に示した実施形態に対応する。Voutの理想電圧（無負荷時）は、Vth = Vin / DIVNの関係となる。前述の規定値100mVは［数４］におけるVtdに相当し、Vtd = 100mV である。また、前述の例では、vs(t)は０であるので、
Vth(t) = Vin/ DIVN - 100mVである。
スロープvs(t)はあってもなくてもよいが、図１５はvs(t)≠0の例である。
上記は一例である。電圧検出部１３は入力電圧Vin及び帰還電圧Vxの双方に利得をかけ比較することで検出信号を生成してもよいし、検出を加速するために、スロープをしきい値電圧Vthではなく帰還電圧Vx側に加えるように構成してもよい。
《他の実施形態》
各実施形態では２つのディクソン型回路を並列接続してインターリーブ駆動する例を説明したが、単一のシリーズパラレルチャージポンプ回路を用いることができる。また、単相や二相以外に、多相（マルチフェーズ）の容量性電圧変換回路を構成することも可能である。
以上の各実施形態で示した電圧変換器では、説明の簡便さから、ＬＣ回路２０を構成するインダクタ及びキャパシタがひとつずつ配されている例を説明したが、複数のインダクタ及び複数のキャパシタを用いてもよい。また、チップ部品が実装された回路基板からなる容量性電圧変換回路部１０の例を説明したが、容量性電圧変換回路部１０を構成するキャパシタの一部または全部が多層基板に内装されていてもよい。
最後に、本発明は上述した各実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。
Ｃ１０，Ｃ１１，Ｃ１２…フライングキャパシタ
ＣＩＮ…合成キャパシタ
ＣＯＵＴ…キャパシタ
Ｃｏｕｔ…出力キャパシタ
Ｃｘ…中間キャパシタ
Ｉｈ…共振電流
Ｉｉｎ…入力電流
Ｉｏｕｔ…出力電流
Ｉｓ…スイッチング電流
Ｌｘ…インダクタ
Ｎｘ…ノード
Ｑ１１…整流スイッチ素子
Ｑ１２…転流スイッチ素子
ＲＬ…負荷
Ｓ１１１，Ｓ１１２，Ｓ１１３，Ｓ１１４，Ｓ１１５，Ｓ１１６，Ｓ１１７…スイッチ素子
Ｓ１２１，Ｓ１２２，Ｓ１２３，Ｓ１２４，Ｓ１２５，Ｓ１２６，Ｓ１２７…スイッチ素子
Ｔｈ…共振周期
ＴＮ…オン周期
Vin…入力電圧
Vout…出力電圧
Vth…しき値電圧
Vx…ノードの電圧
１，１Ａ，１Ｂ，１Ｃ…電圧変換器
２，３…電圧変換器
９，１０…容量性電圧変換回路部
１１…第１容量性電圧変換回路
１２…第２容量性電圧変換回路
１３…電圧検出部
１３Ａ…参照電圧生成回路
１３Ｂ…比較回路
１７…制御部
２０…ＬＣ回路
３０…誘導性降圧コンバータ
３１…ドライバ
１０１…入力端子
２０１…出力端子

Claims (10)

  1. 入力電圧を入力し、前記入力電圧を出力電圧に変換して出力する容量性電圧変換回路部と、出力キャパシタと、前記容量性電圧変換回路部と前記出力キャパシタとの間に直列に接続されたインダクタと、電圧検出部と、制御部と、を備え、
    前記容量性電圧変換回路部は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタと、を含み、
    前記電圧検出部は、前記中間キャパシタと前記インダクタとの接続点であるノードの電圧を検出し、
    前記制御部は、前記ノードの電圧としきい値電圧との比較に応じ、前記スイッチが少なくとも２つの状態を往来するように前記スイッチを制御する、
    電圧変換器。
  2. 前記制御部は、最高周波数と最低周波数とを含む条件により設定される周波数で前記スイッチを制御し、
    前記最低周波数は、前記少なくとも一つのフライングキャパシタと、前記中間キャパシタと、前記インダクタと、前記出力キャパシタとにより決定される共振周波数より低い周波数に設定される、
    請求項１に記載の電圧変換器。
  3. 軽負荷時に前記共振周波数よりも低い周波数で駆動するよう、前記しきい値電圧が設定されている、
    請求項２に記載の電圧変換器。
  4. 前記制御部は、最高周波数と最低周波数とを含む条件により設定される周波数で前記スイッチを制御し、
    前記最高周波数は、前記少なくとも一つのフライングキャパシタと、前記中間キャパシタと、前記インダクタと、前記出力キャパシタとにより決定される共振周波数より高い周波数に設定される、
    請求項１に記載の電圧変換器。
  5. 前記中間キャパシタのキャパシタンスは、前記フライングキャパシタのキャパシタンスより小さく、前記フライングキャパシタのキャパシタンスは前記出力キャパシタのキャパシタンスより小さい、
    請求項１から４のいずれかに記載の電圧変換器。
  6. 前記しきい値は、前記電圧検出部による検出結果としきい値との比較結果が反転してからの時間経過とともに、前記ノードの電圧の変化方向とは逆方向に変化する、
    請求項１から５のいずれかに記載の電圧変換器。
  7. 前記電圧検出部は、前記ノードの電圧と前記入力電圧との差に関する電圧を検出する、
    請求項１から６のいずれかに記載の電圧変換器。
  8. 前記容量性電圧変換回路部及び前記インダクタはそれぞれ複数存在し、前記複数の容量性電圧変換回路部の入力部が並列に接続されていて、前記複数のインダクタの出力側が並列に接続されている、
    請求項１から７のいずれかに記載の電圧変換器。
  9. 入力電圧を入力し、前記入力電圧をそれぞれに出力電圧に変換して出力する複数の容量性電圧変換回路部と、共通の出力キャパシタと、前記複数の容量性電圧変換回路部と前記出力キャパシタとの間にそれぞれ直列に接続されたインダクタと、前記容量性電圧変換回路部ごとに設けられた電圧検出部及び制御部と、を備え、
    前記容量性電圧変換回路部は、複数のスイッチと、少なくとも一つのフライングキャパシタと、出力部に設けられた中間キャパシタと、を含み、
    複数の前記電圧検出部は、前記中間キャパシタと前記インダクタとの接続点であるノードの電圧をそれぞれ検出し、
    前記容量性電圧変換回路部ごとに設けられた前記制御部は、前記電圧検出部の検出結果と、しきい値との比較に応じ、前記スイッチが少なくとも２つの状態を往来するように前記容量性電圧変換回路部ごとに設けられた前記スイッチを制御する、
    電圧変換器。
  10. 前記容量性電圧変換回路部は偶数存在し、当該偶数の容量性電圧変換回路部が並列に接続され、前記入力電圧の入力端子は共通であり、前記出力電圧の出力端子は共通であり、前記容量性電圧変換回路部は、前記複数のスイッチの接続状態によって、少なくとも第１接続状態と第２接続状態とを有し、
    前記第１接続状態における、前記容量性電圧変換回路部の前記中間キャパシタ、前記出力キャパシタ及び前記インダクタにより定まる第１共振周波数と、前記第２接続状態における、前記容量性電圧変換回路部の前記中間キャパシタ、前記出力キャパシタ及び前記インダクタにより定まる第２共振周波数とは等しい、
    請求項８又は９に記載の電圧変換器。
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