JP7216539B2 - スイッチング制御回路 - Google Patents
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Description
図1は、第1実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路は、インバータN1及びN2と、遅延回路DEL11、DEL12、DEL21、及びDEL22と、電流源1及び2と、スイッチQ1及びQ2と、を備えている。電流源1は定電流源CS10~CS12の並列回路であり、電流源2は定電流源CS20~CS22の並列回路である。本実施形態に係るスイッチング制御回路は、スイッチング素子Q3を駆動して、スイッチング素子Q3のオン/オフを制御する。本実施形態では、スイッチQ1としてPチャネル型MOS[metal oxide semiconductor]電界効果トランジスタが用いられており、スイッチQ2としてNチャネル型MOS電界効果トランジスタが用いられており、スイッチング素子Q3としてNチャネル型MOS電界効果トランジスタが用いられている。
図5は、第2実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第1実施形態に係るスイッチング制御回路と異なる点は、遅延回路DEL12がパルス信号Dの反転信号XDではなく遅延回路DEL11から出力される遅延信号を入力し、遅延回路DEL22がパルス信号Dではなく遅延回路DEL21から出力される遅延信号を入力する点である。すなわち、本実施形態では、遅延回路DEL11と遅延回路DEL12とが直列接続され、遅延回路DEL21と遅延回路DEL22とが直列接続される。
図6は、第3実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第1実施形態に係るスイッチング制御回路と異なる点は、遅延回路DEL11及びDEL12がパルス信号Dの反転信号XDではなくパルス信号Dを入力し、定電流源CS11にスイッチQ11(Pチャネル型MOS電界効果トランジスタQ11)を直列に接続し、定電流源CS12にスイッチQ12(Pチャネル型MOS電界効果トランジスタQ12)を直列に接続し、遅延回路DEL11から出力される遅延信号を定電流源CS11ではなくスイッチQ11のゲートに供給し、遅延回路DEL12から出力される遅延信号を定電流源CS12ではなくスイッチQ12のゲートに供給する点である。
図7A~図7Cはそれぞれ、第4実施形態に係るスイッチング制御回路を概略的に示した図である。本実施形態に係るスイッチング制御回路が第1実施形態に係るスイッチング制御回路と異なる点は、定電流源を用いていないことである。
上述したスイッチング制御回路の用途について説明する。例えば、図1に示す回路全体を図8に示す通信IC10の出力段として用いるとよい。図8に示す通信IC10は、通信装置として機能し、端子T2からバスライン11を介して他のデバイス12にパルス信号である出力電圧Voutを出力する。通信IC10が車両に搭載される場合は、バスライン11は例えばLIN(Local Interconnect Network)バスラインにすればよい。
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
10 通信IC
20 スイッチング電源IC
D パルス信号
DEL11、DEL12、DEL21、DEL22 遅延回路
Q1、Q2 スイッチ
Q3 スイッチング素子
Y 車両
Z 携帯端末
Claims (8)
- 第1電流源と、
第2電流源と、
前記第1電流源とスイッチング素子のゲートとの間に設けられる第1スイッチと、
前記第2電流源と前記スイッチング素子のゲートとの間に設けられる第2スイッチと、
複数の遅延回路と、
を備え、
前記第1スイッチ及び前記第2スイッチはパルス信号に応じて相補的にオン/オフし、
前記複数の遅延回路各々は、前記パルス信号又は前記パルス信号の反転信号を入力信号として受け取り、
前記スイッチング素子のオン/オフに応じて生成される信号の各パルスの両エッジの一方で前記第1電流源によって前記スイッチング素子のゲートに供給される電流の値が可変し、且つ、前記第1電流源が複数の第1サブ電流源を備え、前記複数の第1サブ電流源各々のオンタイミングが異なり、及び/又は、
前記両エッジの他方で前記第2電流源によって前記スイッチング素子のゲートから引き抜かれる電流の値が可変し、且つ、前記第2電流源が複数の第2サブ電流源を備え、前記複数の第2サブ電流源各々のオンタイミングが異なり、
前記オンタイミングの異なり具合が前記複数の遅延回路の出力によって定まる、スイッチング制御回路。 - 前記両エッジの一方で前記スイッチング素子のゲートに供給される電流の積算値と、前記両エッジの他方で前記スイッチング素子のゲートから引き抜かれる電流の積算値との和が略一定である、請求項1に記載のスイッチング制御回路。
- 前記複数の遅延回路の少なくとも2つは、直列接続される、請求項1又は請求項2に記載のスイッチング制御回路。
- 前記スイッチング素子のオン/オフに応じて生成される信号の各パルスの両エッジにおいて、一方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち上がりスルーレート時間と、他方のエッジでの前記スイッチング素子のゲートに供給される信号の立ち下がりスルーレート時間との和が略一定である、請求項1~3のいずれか一項に記載のスイッチング制御回路。
- 請求項1~4のいずれか一項に記載のスイッチング制御回路と、前記スイッチング素子と、を備える、通信装置。
- 請求項1~4のいずれか一項に記載のスイッチング制御回路と、前記スイッチング素子と、を備える、スイッチング電源装置。
- 請求項5に記載の通信装置及び請求項6に記載のスイッチング電源装置の少なくとも一方を備える、車両。
- 請求項5に記載の通信装置及び請求項6に記載のスイッチング電源装置の少なくとも一方を備える、電子機器。
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