JP7000370B2 - 磁気記憶装置 - Google Patents

Description

本発明の実施形態は、磁気記憶装置に関する。

磁性層を用いた磁気記憶装置がある。磁気記憶装置において、安定した動作が望まれる。

特許第６２８０１９５号公報

実施形態は、安定して正常な書込動作が可能な磁気記憶装置を提供する。

実施形態によれば、磁気記憶装置は、メモリ部及び制御部を含む。前記メモリ部は、導電層、第１メモリセル及び第１回路を含む。前記導電層は、第１部分、第２部分、前記第１部分と前記第２部分との間の第３部分、前記第１部分と前記第３部分との間の第４部分、及び、前記第３部分と前記第２部分との間の第５部分を含む。前記第１メモリセルは、第１接合及び第２接合を含む。前記第１接合は、第１磁性層と、前記第１部分から前記第２部分への第２方向と交差する第１方向において前記第４部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１磁性層と前記第１対向磁性層との間に設けられた第１非磁性層と、を含む。前記第２接合は、第２磁性層と、前記第１方向において前記第５部分と前記第２磁性層との間に設けられた第２対向磁性層と、前記第２磁性層と前記第２対向磁性層との間に設けられた第２非磁性層と、を含む。前記第１回路は、前記第１磁性層及び前記第２磁性層と電気的に接続される。前記制御部は、前記導電層及び前記第１回路と電気的に接続される。前記制御部は、前記第１メモリセルに第１情報を書き込む場合に、第１動作、前記第１動作の後の第２動作、及び、前記第２動作の後の第３動作を実施する。前記第１動作において、前記制御部は、前記第２部分から前記第１部分への第１導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に第１極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性とは逆の第２極性にさせる。前記第２動作において、前記制御部は、前記第１部分から前記第２部分への第２導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせる。前記第３動作において、前記制御部は、前記第２部分から前記第１部分への第３導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせる。

図１は、第１実施形態に係る磁気記憶装置を例示する模式的斜視図である。 図２（ａ）～図２（ｃ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図３（ａ）及び図３（ｂ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図６は、第１実施形態に係る磁気記憶装置を例示する回路図である。 図７（ａ）～図７（ｃ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図８（ａ）～図８（ｃ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図９（ａ）及び図９（ｂ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図１０（ａ）及び図１０（ｂ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。 図１１（ａ）～図１１（ｃ）は、第１参考例の磁気記憶装置を例示する模式図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る磁気記憶装置を例示する模式的斜視図である。
図１に示すように、実施形態に係る磁気記憶装置１１０は、メモリ部ＭＰ、及び、制御部７０を含む。メモリ部ＭＰは、例えば、導電層２１、第１メモリセルＭＣ１及び第１回路３１を含む。メモリ部ＭＰは、第２メモリセルＭＣ２及び第２回路３２をさらに含んでも良い。実施形態において、複数のメモリセルが設けられても良い。複数のメモリセルの数は、任意である。複数のメモリセルのそれぞれに対応して、回路が設けられる。

導電層２１は、例えば、第１～第５部分２１ａ～２１ｅを含む。第３部分２１ｃは、第１部分２１ａと第２部分２１ｂとの間にある。第４部分２１ｄは、第１部分２１ａと第３部分２１ｃとの間にある。第５部分２１ｅは、第３部分２１ｃと第２部分２１ｂとの間にある。

第１メモリセルＭＣ１は、第１接合ＳＢ１及び第２接合ＳＢ２を含む。

第１接合ＳＢ１は、第１磁性層１１、第１対向磁性層１１ｃ、及び、第１非磁性層１１ｎを含む。第１対向磁性層１１ｃは、第１方向において、第４部分２１ｄと第１磁性層１１との間に設けられる。第１方向は、第１部分２１ａから第２部分２１ｂへの第２方向と交差する。

第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。第２方向は、例えば、Ｘ軸方向である。

第１非磁性層１１ｎは、第１磁性層１１と第１対向磁性層１１ｃとの間に設けられる。

第２接合ＳＢ２は、第２磁性層１２、第２対向磁性層１２ｃ、及び、第２非磁性層１２ｎを含む。第２対向磁性層１２ｃは、第１方向（Ｚ軸方向）において、第５部分２１ｅと第２磁性層１２との間に設けられる。第２非磁性層１２ｎは、第２磁性層１２と第２対向磁性層１２ｃとの間に設けられる。

第１回路３１は、第１磁性層１１及び第２磁性層１２と電気的に接続される。制御部７０は、導電層２１及び第１回路３１と電気的に接続される。

既に説明したように、メモリ部ＭＰは、第２メモリセルＭＣ２及び第２回路３２をさらに含んでも良い。この場合、導電層２１は、第６部分２１ｆ、第７部分２１ｇ、第８部分２１ｈ及び第９部分２１ｉをさらに含む。例えば、第１部分２１ａと第６部分２１ｆとの間において、第４部分２１ｄ、第３部分２１ｃ及び第５部分２１ｅが、この順で設けられる。第２部分２１ｂは、第５部分２１ｅと第６部分２１ｆとの間にある。第７部分２１ｇは、第２部分２１ｂと第６部分２１ｆとの間にある。第８部分２１ｈは、第２部分２１ｂと第７部分２１ｇとの間にある。第９部分２１ｉは、第７部分２１ｇと第６部分２１ｆとの間にある。

第２メモリセルＭＣ２は、第３接合ＳＢ３及び第４接合ＳＢ４を含む。第３接合ＳＢ３は、第３磁性層１３、第３対向磁性層１３ｃ、及び、第３非磁性層１３ｎを含む。第３対向磁性層１３ｃは、第１方向(Ｚ軸方向）において、第８部分２１ｈと第３磁性層１３との間に設けられる。第３非磁性層１３ｎは、第３磁性層１３と第３対向磁性層１３ｃとの間に設けられる。

第４接合ＳＢ４は、第４磁性層１４、第４対向磁性層１４ｃ及び第４非磁性層１４ｎを含む。第４対向磁性層１４ｃは、第１方向（Ｚ軸方向）において、第９部分２１ｉと第４磁性層１４との間に設けられる。第４非磁性層１４ｎは、第４磁性層１４と第４対向磁性層１４ｃとの間に設けられる。

第２回路３２は、第３磁性層１３及び第４磁性層１４と電気的に接続される。制御部７０は、第２回路３２と電気的に接続される。

例えば、導電層２１の一部（例えば第１部分２１ａ）と制御部７０とが、配線７０ｃにより電気的に接続される。配線７０ｃ上に、スイッチ７０ｓなどの素子が設けられても良い。例えば、導電層２１の別の一部（例えば第６部分２１ｆなど）と制御部７０とが配線７０ｄにより電気的に接続される。スイッチ７０ｓは、配線７０ｄ上に設けられても良い。配線７０ｃ上または配線７０ｄ上に、図１では図示しないスイッチなどの素子が設けられても良い。

例えば、第１回路３１と制御部７０とが配線７０ａにより電気的に接続される。配線７０ａ上に、図１では図示しないスイッチなどの素子が設けられても良い。第２回路３２と制御部７０とが配線７０ｂにより電気的に接続される。配線７０ｂ上に、図１では図示しないスイッチなどの素子が設けられても良い。

制御部７０は、例えば、駆動回路７５を含んでも良い。制御部７０は、検出回路７６を含んでも良い。検出回路７６は、例えば、センスアンプを含む。

例えば、制御部７０から導電層２１に電流が供給される。この電流により、第１対向磁性層１１ｃの磁化が１つの向きに制御される。例えば、導電層２１に、第２部分２１ｂから第１部分２１ａへの向きの電流が流れる。第1部分２１ａから第２部分２１ｂへの向きの電流により、第１対向磁性層１１ｃの磁化が別の向きに制御される。導電層２１に流れる電流による磁化の向きの変化は、例えば、スピン軌道相互作用に基づく。

第１対向磁性層１１ｃの磁化の向きに応じて、接合の電気抵抗が変化する。例えば、第１接合ＳＢ１において、電気抵抗は、第１磁性層１１と対向磁性層１１ｃとの間の電流経路の電気抵抗に対応する。例えば、導電層２１に、第１部分２１ａから第２部分２１ｂへの向きの電流が流れる。
本実勢形態では、第２部分２１ｂから第１部分２１ａの向きに導電層電流を流してメモリを書き込んだ場合を「０」とし、逆向きの導電層電流を流してメモリを書き込んだ場合を「１」とする。ただし、第２部分２１ｂから第１部分２１ａの向きに導電層電流を流してメモリを書き込んだ場合を「１」とし、逆向きの導電層電流を流してメモリを書き込んだ場合を「０」としても構わない。

このように、第１対向磁性層１１ｃの磁化の向きは、変化可能である。一方、例えば、第１磁性層１１の磁化の向きは実質的に変化しない。第１対向磁性層１１ｃの磁化の向きの変化に応じて、第１対向磁性層１１ｃの磁化の向きと、第１磁性層１１の磁化の向きと、の間の角度が変化する。この角度の変化に応じて、第１接合ＳＢ１の電気抵抗が変化する。電気抵抗の変化は、例えば、強磁性トンネル接合（ＭＴＪ）または巨大磁気抵抗効果素子（ＧＭＲ素子）などの磁気抵抗効果に基づく。

第１対向磁性層１１ｃの磁化が反転する導電層２１の電流Ｉｓｗは、第１磁性層１１と導電層２１（例えば第３部分２１ｃ）との間の電圧（または電流）に応じて変化する。例えば、導電層２１の電位を基準にした場合に、第１磁性層１１の電位が負の場合に、導電層２１に流れる電流が小さくても、第１対向磁性層１１ｃの磁化が反転する。一方、例えば、導電層２１の電位を基準にした場合に、第１磁性層１１の電位が正の場合には、導電層２１に流れる電流を大きくしないと、第１対向磁性層１１ｃの磁化が反転しない。このように、第１磁性層１１の電位を制御することで、第１対向磁性層１１ｃの磁化が反転する導電層２１の電流Ｉｓｗを制御できる。磁化反転の電流Ｉｓｗの変化は、例えば電圧制御磁気異方性効果に基づく。例えば、導電層２１に複数の接合が設けられた場合に、複数の接合に含まれる任意の接合の電気抵抗を変化させることができる。

電気抵抗を変化させる動作は、情報の記憶動作（書き込み動作）に含まれる。電気抵抗に対応する値（電気抵抗、電流または電圧）を検出することで、記憶された情報が読み出される（読み出し動作）。

図１１（ａ）～図１１（ｃ）は、第１参考例の磁気記憶装置を例示する模式図である。 第１参考例において、１つの接合（例えば第１接合ＳＢ１）が、１つのメモセルに対応する。図１１（ａ）～図１１（ｃ）に示すように、第１参考例において、導電層２１に複数の接合が設けられる。本実施形態と異なり、第１参考例において第１回路３１及び第２回路３２は無い。第１参考例においては、導電層２１に１つの向きの電流が流れた場合に、複数の接合の電位が制御され、所望の接合（メモリセル）に情報が書き込まれる。この場合、接合に印加される電圧により、接合から導電層２１への向きの電流（接合電流）、または、導電層２１から接合への向きの電流（接合電流）が流れる。このため、制御部７０から導電層２１に供給される電流と、上記の接合電流と、の「合計の電流」が、導電層２１に流れる。接合電流の向きは、記憶させる情報によって変化するため、導電層２１中を流れる「合計の電流」は、記憶させる情報に応じて変化する。このため、第１参考例においては、動作（書き込み動作）に失敗する場合がある、という課題がある。

図２（ａ）に示すように、第１動作ＯＰ１において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第１導電層電流Ｉｃ１を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１に電流を供給させ、第２磁性層１２に電流を供給させる。第１磁性層に供給する電流と第２磁性層１２に供給する電流が、向きは逆で、絶対値が実質的に同じになるように制御することで、導電層２１に流れる電流ｉ２１の変動が抑制され、安定して正常な書込動作を実現する。

これに対して、本実施形態においては、１つのメモリセルは、２つの接合を含む。例えば、第１メモリセルＭＣ１は、第１接合ＳＢ１及び第２接合ＳＢ２を含む。第１接合ＳＢ１に流れる電流の向きが、第２接合ＳＢ２に流れる電流の向きと逆にされる。接合に流れる電流（接合電流）によって生じる導電層２１中を流れる「合計の電流」の変動が抑制される。実施形態においては、安定して正常な書き込み動作が得られる。実施形態においては、安定して正常な書込動作が可能な磁気記憶装置を提供できる。

例えば、接合（第１接合ＳＢ１及び第２接合ＳＢ２など）を流れる電流が大きい場合にも、この電流に起因して、導電層２１を流れる電流が変動することが抑制できる。そのため、接合の抵抗を低くすることができる。接合の抵抗が低くなることで、例えば、高速の読み出し動作が可能になる。

以下、実施形態に係る磁気記憶装置１１０の動作の１つの例について説明する。
図２（ａ）～図２（ｃ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
これらの図は、１つのメモリセル（第１メモリセルＭＣ１）に情報を記憶させる動作（書き込み動作）を例示している。

制御部７０は、第１メモリセルＭＣ１に第１情報を書き込む場合に、第１動作ＯＰ１、第２動作ＯＰ２及び第３動作ＯＰ３を実施する。第２動作ＯＰ２は、第１動作ＯＰ１の後に実施される。第３動作ＯＰ３は、第２動作ＯＰ２の後に実施される。これらの動作が１つの書き込み動作に対応する。第１情報は、例えば、「００」である。本実施形態では、対向磁性層の磁化の向きに関して、一方の向きを「０」、他方の向きを「１」に対応させている。磁化の向きに関して、一方の向きを「１」、他方の向きを「０」に対応させても構わない。例えば、第1情報を「１１」としても構わない。以下では第1情報を「００」とした例を示す。

図２（ａ）に示すように、第１動作ＯＰ１において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第１導電層電流Ｉｃ１を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１に第１接合電流Ｉｍ０１を供給させつつ、第２磁性層１２に第２接合電流Ｉｍ０２を供給させる。第１磁性層１１の電位は、第１部分２１ａの電位を基準にした場合に第１極性である。第２磁性層１２の電位は、第１部分２１ａの電位を基準にした場合に第２極性である。第２極性は、第１極性とは逆である。

第１極性は、正及び負の一方である。第２極性は、正及び負の他方である。以下では、第１極性が正で、第２極性は負とする。ただし、第１極性が負で、第２極性が正としても構わない。

例えば、第１動作ＯＰ１において、第２接合ＳＢ２に例えば、「０」が書き込まれる。一方、第１接合ＳＢ１は、第１動作ＯＰ１の前の状態を維持する。

図２（ｂ）に示すように、第２動作ＯＰ２において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第２導電層電流Ｉｃ２を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第２極性（負）にさせつつ、第２磁性層１２の電位を第１極性（正）にさせる。

例えば、第２動作ＯＰ２において、第１接合ＳＢ１に「１」が書き込まれる。第２動作ＯＰ２において、第２接合ＳＢ２は、第２動作ＯＰ２の前の状態（この例では「０」）が維持される。

図２（ｃ）に示すように、第３動作ＯＰ３において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第３導電層電流Ｉｃ３を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第２極性（負）にさせつつ、第２磁性層１２の電位を第１極性（正）にさせる。

例えば、第３動作ＯＰ３において、第１接合ＳＢ１に「０」が書き込まれる。第３動作ＯＰ３において、第２接合ＳＢ２は、第３動作ＯＰ３の前の状態（この例では「０」）が維持される。

このように、第１～第３動作ＯＰ１～ＯＰ３により、任意の記憶状態の第１メモリセルＭＣ１に、「００」が書き込まれる。

図２（ａ）～図２（ｃ）に示すように、第１～第３動作ＯＰ１～ＯＰ３のそれぞれにおいて、第１接合ＳＢ１に接合電流ｉｐ１が流れ、第２接合ＳＢ２に接合電流ｉｐ２が流れる。第１～第３動作ＯＰ１～ＯＰ３のそれぞれにおいて、接合電流ｉｐ２の向きは、接合電流ｉｐ１の向きと逆である。このため、導電層２１に流れる電流ｉ２１において、第１メモリセルＭＣ１を通過する前と、後と、の間における差が小さくなる。例えば、接合電流ｉｐ１の絶対値と接合電流ｉｐ２の絶対値が実質的に同じならば、導電層２１に流れる電流ｉ２１の変動が抑制される。このため、例えば、「００」を書き込む場合に、導電層２１に流れる電流ｉ２１の変動が抑制される。

このような第１メモリセルＭＣ１の動作が、他のメモリセル（例えば、第２メモリセルＭＣ２など）に適用される。複数のメモリセルのそれぞれにおいて、接合電流ｉｐ２の向きが接合電流ｉｐ１の向きと逆にされる。これにより、複数のメモリセルが設けられる場合も、導電層２１に流れる電流ｉ２１の変動が抑制できる。

図２（ａ）に示すように、第１導電層電流Ｉｃ１を供給する場合は、第２部分２１ｂから第３部分２１ｃへ流れ、第３部分２１ｃから第１部分２１ａへ流れる。図２（ｂ）に示すように、第２導電層電流Ｉｃ２は、第１部分２１ａから第３部分２１ｃへ流れ、第３部分２１ｃから第２部分２１ｂへ流れる。図２（ｃ）に示すように、第３導電層電流Ｉｃ３は、第２部分２１ｂから第３部分２１ｃへ流れ、第３部分２１ｃから第１部分２１ａへ流れる。

第１～第３導電層電流Ｉｃ１～Ｉｃ３は、例えば、電流源から導電層２１に供給される。電流源は、例えば、制御部７０に含まれる。

図２（ａ）に示すように、第１動作ＯＰ１において、第１接合ＳＢ１に第１接合電流Ｉｍ０１が流れ、第２接合ＳＢ２に第２接合電流Ｉｍ０２が流れる。これらの電流の向きは、互いに逆である。例えば、第１接合電流Ｉｍ０１の向きが、第１回路３１から第１接合ＳＢ１への向きの場合には、第２接合電流Ｉｍ０２の向きは、第２接合ＳＢ２から第１回路３１への向きになる。

第１極性及び第２極性の正負が逆の場合は、電流の向きが逆になる。例えば、第１動作ＯＰ１において、第１接合電流Ｉｍ０１の向きが第１回路３１から第１接合ＳＢ１への向きである場合には、第２接合電流Ｉｍ０２の向きは、第２接合ＳＢ２から第１回路３１への向きである。

図２（ｂ）に示すように、第２動作ＯＰ２において、第１接合ＳＢ１に第３接合電流Ｉｍ０３が流れ、第２接合ＳＢ２に第４接合電流Ｉｍ０４が流れる。第３接合電流Ｉｍ０３の向きは、第１接合電流Ｉｍ０１の向きと逆である。第４接合電流Ｉｍ０４の向きは、第２接合電流Ｉｍ０２の向きと逆である。

図２（ｃ）に示すように、第３動作ＯＰ３において、第１接合ＳＢ１に第５接合電流Ｉｍ０５が流れ、第２接合ＳＢ２に第６接合電流Ｉｍ０６が流れる。第５接合電流Ｉｍ０５の向きは、第１接合電流Ｉｍ０１の向きと逆である。第６接合電流Ｉｍ０６の向きは、第２接合電流Ｉｍ０２の向きと逆である。

第１動作ＯＰ１～ＯＰ３における第１～第６接合電流Ｉｍ０１～０６の向きは、全て逆向きであっても構わない。

このような第１～第６接合電流Ｉｍ０１～Ｉｍ０６は、例えば、第１回路３１から供給される。第１回路３１は、例えば、電流源（例えば、定電流源）を含む。電流源から第１接合ＳＢ１及び第２接合ＳＢ２に、実質的に定電流の第１～第６接合電流Ｉｍ０１～Ｉｍ０６などが供給される（図２（ａ）～図２（ｃ）参照）。

第１動作ＯＰ１において、第１接合電流Ｉｍ０１の絶対値は、第２接合電流Ｉｍ０２の絶対値と実質的に同じであるこことが好ましい。例えば、第１動作ＯＰ１において、第１接合電流Ｉｍ０１の絶対値は、第２接合電流Ｉｍ０２の絶対値の０．７倍以上かつ１．３倍以下である。

第２動作ＯＰ２において、例えば、第３接合電流Ｉｍ０３の絶対値は、第４接合電流Ｉｍ０４の絶対値の０．７倍以上かつ１．３倍以下であることが好ましい。

第３動作ＯＰ３において、例えば、第５接合電流Ｉｍ０５の絶対値は、第６接合電流Ｉｍ０６の絶対値の０．７倍以上かつ１．３倍以下であることが好ましい。

電流の絶対値が実質的に同じであることにより、導電層２１を流れる電流ｉ２１の変動が効果的に抑制できる。

以下、第１メモリセルＭＣ１に別の情報を書き込む場合の動作の例について説明する。

図３（ａ）及び図３（ｂ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
これらの図は、第１メモリセルＭＣ１に「０１」を記憶させる動作（書き込み動作）を例示している。

図３（ａ）及び図３（ｂ）に示すように、制御部７０は、第１メモリセルＭＣ１に第２情報を書き込む場合に、第４動作ＯＰ４及び第５動作ＯＰ５を実施する。第２情報は、「０１」に対応する。第５動作ＯＰ５は、第４動作ＯＰ４の後に実施される。

図３（ａ）に示すように、第４動作ＯＰ４において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第４導電層電流Ｉｃ４を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第１極性にさせ、第２磁性層１２の電位を第２極性にさせる。

第４動作ＯＰ４において、第２接合ＳＢ２は、「０」に書き込まれる。第４動作ＯＰ４において、第１接合ＳＢ１は、第４動作ＯＰ４の前の状態を維持する。

図３（ｂ）に示すように、第５動作ＯＰ５において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第５導電層電流Ｉｃ５を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第２極性にさせ、第２磁性層１２の電位を第１極性にさせる。

第５動作ＯＰ５において、第１接合ＳＢ１は、「０」に書き込まれる。第５動作ＯＰ５において、第２接合ＳＢ２は、第５動作ＯＰ５の前の状態を維持する。

このような第４動作ＯＰ４及び第５動作ＯＰ５により、第１メモリセルＭＣ１は、「０１」の第２情報に書き込まれる。

図３（ａ）に示すように、第４動作ＯＰ４において、第１接合ＳＢ１に第７接合電流Ｉｍ０７が流れ、第２接合ＳＢ２に第８接合電流Ｉｍ０８が流れる。第７接合電流Ｉｍ０７の向きは、第１接合電流Ｉｍ０１の向きと同じである。第８接合電流Ｉｍ０８の向きは、第２接合電流Ｉｍ０２の向きと同じある。

図３（ｂ）に示すように、第５動作ＯＰ５において、第１接合ＳＢ１に第９接合電流Ｉｍ０９が流れ、第２接合ＳＢ２に第１０接合電流Ｉｍ１０が流れる。第９接合電流Ｉｍ０９の向きは、第１接合電流Ｉｍ０１の向きと逆である。第１０接合電流Ｉｍ１０の向きは、第２接合電流Ｉｍ０２の向きと逆である。

第４動作ＯＰ４において、第７接合電流Ｉｍ０７の向きは、第８接合電流Ｉｍ０８の向きと逆である。第５動作ＯＰ５において、第９接合電流Ｉｍ０９の向きは、第１０接合電流Ｉｍ１０の向きと逆である。第４動作ＯＰ４及び第５動作ＯＰ５のそれぞれにおいて、導電層２１を流れる電流ｉ２１の変動が抑制できる。

第１メモリセルＭＣ１に「０１」の第２情報を記憶させる動作（書き込み動作）は、上記の第４動作ＯＰ４及び第５動作ＯＰ５の他に、以下に例示する動作をさらに含んでも良い。

図４（ａ）及び図４（ｂ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
これらの動作は、例えば、第４動作ＯＰ４の前に実施される。例えば、第２メモリセルＭＣ２に上記の第１動作ＯＰ１に対応する動作が実施されているときに、第１メモリセルＭＣ１において、図４（ａ）に例示する動作、または、図４（ｂ）に例示する動作が実施されても良い。

図４（ａ）に示すように、１つの例において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第１導電層電流Ｉｃ１を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第１極性（例えば正）にさせつつ、第２磁性層１２の電位を第２極性（例えば負）にさせる。

図４（ｂ）に示すように、別の例において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２導電層電流Ｉｃ２を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第２極性にさせつつ、第２磁性層１２の電位を第１極性にさせる。

第１メモリセルＭＣ１に第４動作ＯＰ４（図３（ａ）参照）が実施される前に、第１メモリセルＭＣ１において、図４（ａ）に例示した動作、または、第４（ｂ）に例示した動作が実施されても良い。例えば、第１メモリセルＭＣ１において図４（ａ）に例示した動作、または、第４（ｂ）に例示した動作が実施されているときに、他のメモリセル（例えば、第２メモリセルＭＣ２など）において、第１動作ＯＰ１に対応する動作が実施されても良い。

以下、第１メモリセルＭＣ１に別の情報を書き込む場合の動作の例について説明する。

図５（ａ）及び図５（ｂ）は、第１実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
これらの図は、第１メモリセルＭＣ１に「１０」を記憶させる動作（書き込み動作）を例示している。

図５（ａ）及び図５（ｂ）に示すように、制御部７０は、第１メモリセルＭＣ１に第３情報を書き込む場合に、第６動作ＯＰ６及び第７動作ＯＰ７を実施する。第３情報は、例えば、「１０」である。第７動作ＯＰ７は、第６動作ＯＰ６の後に実施される。

図５（ａ）に示すように、第６動作ＯＰ６において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第６導電層電流Ｉｃ６を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第２極性（例えば負）にさせ、第２磁性層１２の電位を第１極性（例えば正）にさせる。

第６動作ＯＰ６により、第１接合ＳＢ１は、「１」に書き込まれる。第６動作ＯＰ６において、第２接合ＳＢ２は、第６動作ＯＰ６の前の状態を維持する。

図５（ｂ）に示すように、第７動作ＯＰ７において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第７導電層電流Ｉｃ７を導電層２１に供給しつつ、第１回路３１に、第１磁性層１１の電位を第１極性（例えば正）にさせ、第２磁性層１２の電位を第２極性（例えば負）にさせる。

第７動作ＯＰ７により、第２接合ＳＢ２は、「０」に書き込まれる。第７動作ＯＰ７において、第１接合ＳＢ１は、第７動作ＯＰ７の前の状態を維持する。

このような第６動作ＯＰ６及び第７動作ＯＰ７により、第１メモリセルＭＣ１に、「１０」の第３情報が書き込まれる。

図５（ａ）に示すように、第６動作ＯＰ６において、第１接合ＳＢ１に第１１接合電流Ｉｍ１１が流れ、第２接合ＳＢ２に第１２接合電流Ｉｍ１２が流れる。第１１接合電流Ｉｍ１１の向きは、第１接合電流Ｉｍ０１の向きと逆である。第１２接合電流Ｉｍ１２の向きは、第２接合電流Ｉｍ０２の向きと逆である。

図５（ｂ）に示すように、第７動作ＯＰ７において、第１接合ＳＢ１に第１３接合電流Ｉｍ１３が流れ、第２接合ＳＢ２に第１４接合電流Ｉｍ１４が流れる。第１３接合電流Ｉｍ１３の向きは、第１接合電流Ｉｍ０１の向きと同じである。第１４接合電流Ｉｍ１４の向きは、第２接合電流Ｉｍ０２の向きと同じである。

第６動作ＯＰ６において、第１１接合電流Ｉｍ１１の向きは、第１２接合電流Ｉｍ１２の向きと逆である。第７動作ＯＰ７において、第１３接合電流Ｉｍ１３の向きは、第１４接合電流Ｉｍ１４の向きと逆である。第１接合ＳＢ１を流れる電流の向きが、第２接合ＳＢ２を流れる電流の向きと逆である。これにより、導電層２１を流れる電流ｉ２１の変動が抑制できる。

第６動作ＯＰ６の前に、第１メモリセルＭＣ１において、図４（ａ）に例示した動作、または、第４（ｂ）に例示した動作が実施されても良い。

上記のように、例えば、第１メモリセルＭＣ１において、「００」、「０１」及び「１０」を含む３値の情報が記憶される。第１メモリセルＭＣ１において、「１１」の情報は、記憶されなくても良い。

以下、制御部７０及び第１回路３１の例について説明する。
図６は、第１実施形態に係る磁気記憶装置を例示する回路図である。
図６に示すように、制御部７０の電流源Ｃｓ１は、導電層２１と電気的に接続される。電流源Ｃｓ１から電流が導電層２１に供給される。

第１回路３１は、第１スイッチＳＷ１及び第２スイッチＳＷ２を含む。第１スイッチＳＷ１は、第１磁性層１１と電気的に接続される。第２スイッチＳＷ２は、第２磁性層１２と電気的に接続される。この例では、トランジスタＴｒ１を介して、第１スイッチＳＷ１が第１磁性層１１と電気的に接続される。トランジスタＴｒ２を介して、第２スイッチＳＷ２が第２磁性層１２と電気的に接続される。トランジスタＴｒ１のゲート、及び、トランジスタＴｒ２のゲートは、ワード線ＷＬにより制御される。

第１スイッチＳＷ１は、例えば、第１トランジスタＴ１及び第２トランジスタＴ２を含む。例えば、第１トランジスタＴ１は、ｎチャネルＭＯＳＦＥＴであり、第２トランジスタＴ２は、ｐチャネルＭＯＳＦＥＴである。第１トランジスタＴ１の第１ドレインＤ１は、第２トランジスタＴ２の第２ドレインＤ２と接続される。

第１トランジスタＴ１の第１ソースＳ１は、第５トランジスタＴ５の第５ドレインＤ５と接続される。第５トランジスタＴ５の第５ソースＳ５は、第１電位線ＬＰ１と接続される。第１電位線ＬＰ１は、例えば、接地される。

第２トランジスタＴ２の第２ソースＳ２は、第６トランジスタＴ６の第６ドレインＤ６と接続される。第６トランジスタＴ６の第６ソースＳ６は、第２電位線ＬＰ２と接続される。第２電位線ＬＰ２は、高電位線である。第２電位線ＬＰ２の電位は、第１電位線ＬＰ１の電位よりも高い。

第２スイッチＳＷ２は、例えば、第３トランジスタＴ３及び第４トランジスタＴ３を含む。第３トランジスタＴ３は、ｎチャネルＭＯＳＦＥＴであり、第４トランジスタＴ４は、ｐチャネルＭＯＳＦＥＴである。第３トランジスタＴ３の第３ドレインＤ３は、第４トランジスタＴ４の第４ドレインＤ４と接続される。

第３トランジスタＴ３の第３ソースＳ３は、第５トランジスタＴ１の第５ドレインＤ５と接続される。第４トランジスタＴ４の第４ソースＳ４は、第６トランジスタＴ６の第６ドレインＤ６と接続される。

第１トランジスタＴ１の第１ゲートＧ１と、第２トランジスタＴ２の第２ゲートＧ２とは、第１配線Ｌｓ１に接続される。第１配線Ｌｓ１は第１インバータＩｎ１の入力に接続し、第１インバータの出力は第３トランジスタの第３ゲートＧ３と、第４トランジスタの第４ゲートＧ４に接続される。

第１配線Ｌｓ１は、高電位ＶＨまたは低電位ＶＬに設定可能である。

第５トランジスタＴ５の第５ゲートＧ５の電圧は、制御回路７１ｂにより制御される。第６トランジスタＴ６の第６ゲートＧ６の電圧は、制御回路７１ａにより制御される。制御回路７１ａおよび７１ｂはカレントミラー回路になっていて、メモリセルに流入する電流とメモリセルから流出する電流が実質的に同じになる。図９では回路３１から第２接合ＳＢ２に流れる電流と第１接合ＳＢ１から回路３１に流れる電流は実質的に同じになる。メモリセルに流入する電流とメモリセルから流出する電流が実質的に同じであれば、図９にあるカレントミラー回路以外の回路を用いても良い。

このような第１回路３１と同様の回路が、第２回路３２にも適用される。例えば、第２回路３２は、第３スイッチＳＷ３及び第４スイッチＳＷ４を含む。第３スイッチＳＷ３で使われているＭＯＳＦＥＴのゲートが、第２配線Ｌｓ２に接続される。第２配線Ｌｓ２はインバータＩｎ２の入力に接続され、第４スイッチＳＷ４で使われているＭＯＳＦＥＴのゲートが、第２インバータＩｎ２の出力に接続される。第１配線Ｌｓ１及び第２配線Ｌｓ２は、例えば、ビット線である。

例えば、第１回路３１において、以下の動作が行われる。
第１スイッチＳＷ１が第１磁性層１１を第１電位線ＬＰ１に電気的に接続している場合に、第２スイッチＳＷ２は第２磁性層１２を第２電位線ＬＰ２に電気的に接続する。第１スイッチＳＷ１が第１磁性層１１を第２電位線ＬＰ２に電気的に接続している場合に、第２スイッチＳＷ２は第２磁性層１２を第１電位線ＬＰ１に電気的に接続する。第２電位線ＬＰ２の電位は、第１電位線ＬＰ１の電位よりも高い。

例えば、第２回路３２は、第３磁性層１３と電気的に接続された第３スイッチＳＷ３と、第４磁性層１４と電気的に接続された第４スイッチＳＷ３と、を含む。第３スイッチＳＷ３が第３磁性層１３を第１電位線ＬＰ１に電気的に接続している場合に、第４スイッチＳＷ４は第４磁性層１４を第２電位線ＬＰ２に電気的に接続する。第３スイッチＳＷ３が第３磁性層１３を第２電位線ＬＰ２に電気的に接続している場合に、第４スイッチＳＷ４は第４磁性層１４を第１電位線ＬＰ１に電気的に接続する。

例えば、第１スイッチＳＷ１が第１磁性層１１を第１電位線ＬＰ１に電気的に接続している場合に、第３スイッチＳＷ３は第３磁性層１３を第１電位線ＬＰ１または第２電位線ＬＰ２に電気的に接続しても良い。第１スイッチＳＷ１が第１磁性層１１を第２電位線ＬＰ２に電気的に接続している場合に、第３スイッチＳＷ３は第３磁性層１３を第１電位線ＬＰ１または第２電位線ＬＰ２に電気的に接続しても良い。

複数のメモリセルに対して、最初に第１動作ＯＰ１、図４(ａ)に示す動作、または図４(ｂ)に示す動作を同時に行い、次に第２動作ＯＰ２、第４動作ＯＰ４または第６動作ＯＰ６を同時に行い、次に第３動作ＯＰ３、第５動作ＯＰ５または第７動作ＯＰ７を同時に行うことで、複数のメモリセルに対して一括して書込を行うことができる。そのため、実質的に高速な書き込みが実現する。

（第２実施形態）
第２実施形態に係る磁気記憶装置においては、制御部７０は、第１実施形態に関して説明した動作と異なる動作を実施する。第２実施形態において、例えば、メモリ部ＭＰの構成は、第１実施形態におけるメモリ部ＭＰの構成と同様である。以下、第２実施形態について、第１実施形態と異なる部分について説明する。

図７（ａ）～図７（ｃ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
制御部７０は、第１メモリセルＭＣ１に、「００」の第１情報を書き込む場合に、第２１動作ＱＰ２１、第２２動作ＱＰ２２及び第２３動作ＱＰ２３を実施する。第２２動作ＱＰ２２は、第２１動作ＱＰ２１の後に実施される。第２３動作ＱＰ２３は、第２２動作ＱＰ２２の後に実施される。これらの動作が、「００」の書き込みに対応する。

図７（ａ）に示すように、第２１動作ＱＰ２１において、制御部７０は、「読み出し動作」を行う。第２１動作ＱＰ２１において、制御部７０は、第１メモリセルＭＣ１の状態を検出する。第２１動作ＱＰ２１（読み出し動作）は、例えば、検出回路７６により行われる。図７（ａ）～図７（ｃ）の例では、読み出された第１メモリセルＭＣ１の状態が、「１０」または「００」である。読み出された第１メモリセルＭＣ１の状態が「０１」の場合の動作については、後述する。

読み出された第１メモリセルＭＣ１の状態が、「１０」または「００」である場合、図７（ｂ）に示すように、第２２動作ＱＰ２２において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第２１導電層電流Ｉｃ２１を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第２極性（例えば負）にさせつつ、第２磁性層１２の電位を第２極性と逆の第１極性（例えば正）にさせる。

図７（ｃ）に示すように、第２３動作ＱＰ２３において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２２導電層電流Ｉｃ２２を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第２極性（例えば負）にさせつつ、第２磁性層１２の電位を第１極性（例えば正）にさせる。

例えば、図７（ｂ）に示す第２２動作ＱＰ２２により、第１接合ＳＢ１は、「１」に書き込まれる。第２２動作ＱＰ２２において、第２接合ＳＢ２は、第２２動作ＱＰ２２の前の状態（「０」）を維持する。図７（ｃ）に示す第２３動作ＱＰ２３により、第１接合ＳＢ１は、「０」に書き込まれる。第２３動作ＱＰ２３において、第２接合ＳＢ２は、第２３動作ＱＰ２３の前の状態（「０」）を維持する。

これにより、読み出された第１メモリセルＭＣ１の状態が「１０」または「００」である場合に、第１メモリセルＭＣ１が「００」の第１情報に書き込まれる。

以下、第２１動作ＱＰ２１において、読み出された第１メモリセルＭＣ１の状態が、「０１」の場合の動作の例について説明する。以下の動作は、第１メモリセルＭＣ１の状態が、「０１」または「００」の場合に実施されても良い。

図８（ａ）～図８（ｃ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
図８（ａ）に示すように、第２１動作ＱＰ２１において、制御部７０は、「読み出し動作」を行う。図８（ａ）～図８（ｃ）の例は、読み出された第１メモリセルＭＣ１の状態が、「０１」または「００」である。

図８（ｂ）に示すように、第２２動作ＱＰ２２において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第２１導電層電流Ｉｃ２１を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第１極性（例えば正）にさせつつ、第２磁性層１２の電位を第２極性（例えば負）にさせる。

図８（ｃ）に示すように、第２３動作ＱＰ２３において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２２導電層電流Ｉｃ２２を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第１極性（例えば正）にさせつつ、第２磁性層１２の電位を第２極性（例えば負）にさせる。

例えば、図８（ｂ）に示す第２２動作ＱＰ２２により、第２接合ＳＢ２は、「１」に書き込まれる。第２２動作ＱＰ２２において、第１接合ＳＢ１は、第２２動作ＱＰ２２の前の状態（「０」）を維持する。図８（ｃ）に示す第２３動作ＱＰ２３により、第２接合ＳＢ２は、「０」に書き込まれる。第２３動作ＱＰ２３において、第１接合ＳＢ１は、第２３動作ＱＰ２３の前の状態（「０」）を維持する。

これらの動作により、読み出された第１メモリセルＭＣ１の状態が「０１」または「００」である場合に、第１メモリセルＭＣ１が「００」の第１情報に書き込まれる。

第２実施形態においても、導電層２１に流れる電流ｉ２１の変動が抑制される。例えば、安定して正常な動作が可能な磁気記憶装置を提供できる。

図７（ｂ）及び図８（ｂ）に示すように、第２１導電層電流Ｉｃ２１は、第１部分２１ａから第３部分２１ｃへ流れ、第３部分２１ｃから第２部分２１ｂへ流れる。図７（ｃ）及び図８（ｃ）に示すように、第２２導電層電流Ｉｃ２２は、第２部分２１ｂから第３部分２１ｃへ流れ、第３部分２１ｃから第１部分２１ａへ流れる。

例えば、第２２動作ＱＰ２２において、第１接合ＳＢ１に第２１接合電流Ｉｍ２１が流れ、第２接合ＳＢ２に第２２接合電流Ｉｍ２２が流れる。第２３動作ＱＰ２３において、第１接合ＳＢ１に第２３接合電流Ｉｍ２３が流れ、第２接合ＳＢ２に第２４接合電流Ｉｍ２４が流れる。第２３接合電流Ｉｍ２３の向きは、第２１接合電流Ｉｍ２１の向きと同じである。第２４接合電流Ｉｍ２４の向きは、第２２接合電流Ｉｍ２２の向きと同じである。

第１メモリセルＭＣ１の状態（読み出された状態）が、第２２情報（「０１」）または第２１情報（「００」）に対応する場合、第２１接合電流Ｉｍ２１の向きは、第１回路３１から第１接合ＳＢ１への向きであり、第２２接合電流Ｉｍ２２の向きは、第２接合ＳＢ２から第１回路３１への向きである（図８（ｂ）参照）。

第１メモリセルＭＣ１の状態（読み出された状態）が、第２３情報（「１０」）または第２１情報（「００」）に対応する場合、第２１接合電流Ｉｍ２１の向きは、第１接合ＳＢ１から第１回路３１への向きであり、第２２接合電流Ｉｍ２２の向きは、第１回路３１から第２接合ＳＢ２への向きである（図７（ｂ）参照）。

例えば、第２１接合電流Ｉｍ２１の絶対値は、第２２接合電流Ｉｍ２２の絶対値と、実質的に同じことが好ましい。第２３接合電流Ｉｍ２３の絶対値は、第２４接合電流Ｉｍ２４の絶対値と、実質的に同じことが好ましい。例えば、第２１接合電流Ｉｍ２１の絶対値は、第２２接合電流Ｉｍ２２の絶対値の０．７倍以上かつ１．３倍以下であることが好ましい。第２３接合電流Ｉｍ２３の絶対値は、第２４接合電流Ｉｍ２４の絶対値の０．７倍以上かつ１．３倍以下であることが好ましい。

以下、第１メモリセルＭＣ１に「０１」の第２２情報を書き込む場合の動作の例について説明する。

図９（ａ）及び図９（ｂ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
図９（ａ）及び図９（ｂ）に示すように、制御部７０は、第１メモリセルＭＣ１に第２１情報（「１０」）を書き込む場合に、第２４動作ＱＰ２４及び第２５動作ＱＰ２５を実施する。第２５動作ＱＰ２５は、第２４動作ＱＰ２４の後に実施される。

図９（ａ）に示すように、第２４動作ＱＰ２４において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第２３導電層電流Ｉｃ２３を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第１極性（例えば正）にさせつつ、第２磁性層１２の電位を第２極性（例えば負）にさせる。

図９（ｂ）に示すように、第２５動作ＱＰ２５において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２４導電層電流Ｉｃ２４を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第２極性にさせつつ、第２磁性層１２の電位を第１極性にさせる。

例えば、第２４動作ＱＰ２４により、第２接合ＳＢ２が「１」に書き込まれる。第２４動作ＱＰ２４において、第１接合ＳＢ１は、第２４動作ＱＰ２４の前の状態（「０」または「１」）を維持する。例えば、第２５動作ＱＰ２５により、第１接合ＳＢ１が「０」に書き込まれる。第２５動作ＱＰ２５において、第１接合ＳＢ１は、第２５動作ＱＰ２５の前の状態（「１」）を維持する。これにより、第１メモリセルＭＣ１において、「０１」の第２第２２情報が書き込まれる。

第２４動作ＱＰ２４の前において、読み出しの第２１動作ＱＰ２１を実施しても良い。

図９（ａ）に示すように、第２４動作ＱＰ２４において、第１接合ＳＢ１に第２５接合電流Ｉｍ２５が流れ、第２接合ＳＢ２に第２６接合電流Ｉｍ２６が流れる。第２５接合電流Ｉｍ２６の向きは、第１メモリセルＭＣ１の状態が第２２情報に対応する場合の第２１接合電流Ｉｍ２１の向き（図８（ｂ）参照）と同じである。第２６接合電流Ｉｍ２６の向きは、第１メモリセルＭＣ１の状態が第２２情報に対応する場合の第２２接合電流Ｉｍ２２の向き（図８（ｂ）参照）と同じある。

図９（ｂ）に示すように、第２５動作ＱＰ２５において、第１接合ＳＢ１に第２７接合電流Ｉｍ２７が流れ、第２接合ＳＢ２に第２８接合電流Ｉｍ２８が流れる。第２７接合電流Ｉｍ２７の向きは、第２５接合電流Ｉｍ２５の向き（図９（ａ）参照）と逆である。第２８接合電流Ｉｍ２８の向きは、第２６接合電流Ｉｍ２６の向き（図９（ａ）参照）と逆である。

以下、第１メモリセルＭＣ１に「１０」の第２３情報を書き込む場合の動作の例について説明する。

図１０（ａ）及び図１０（ｂ）は、第２実施形態に係る磁気記憶装置の動作を例示する模式的斜視図である。
図１０（ａ）及び図１０（ｂ）に示すように、制御部７０は、第１メモリセルＭＣ１に第２３情報（「１０」）を書き込む場合に、第２６動作ＱＰ２６及び第２７動作ＱＰ２７を実施する。第２７動作ＱＰ２７は、第２６動作ＱＰ２６の後に実施される。

図１０（ａ）に示すように、第２６動作ＱＰ２６において、制御部７０は、第１部分２１ａから第２部分２１ｂへの第２５導電層電流Ｉｃ２５を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第２極性にさせつつ、第２磁性層１２の電位を第１極性にさせる。

図１０（ｂ）に示すように、第２７動作ＱＰ２７において、制御部７０は、第２部分２１ｂから第１部分２１ａへの第２６導電層電流Ｉｃ２６を導電層２１に供給しつつ、第１回路３１に、第１部分２１ａの電位を基準にした場合に、第１磁性層１１の電位を第１極性にさせつつ、第２磁性層１２の電位を第２極性にさせる。

例えば、第２６動作ＱＰ２６により、第１接合ＳＢ１が「１」に書き込まれる。第２６動作ＱＰ２６において、第２接合ＳＢ２は、第２６動作ＱＰ２６の前の状態（「０」または「１」）を維持する。例えば、第２７動作ＱＰ２７により、第２接合ＳＢ２が「０」に書き込まれる。第２７動作ＱＰ２７において、第１接合ＳＢ１は、第２７動作ＱＰ２７の前の状態（「１」）を維持する。これにより、第１メモリセルＭＣ１において、「１０」の第２３情報が書き込まれる。

第２６動作ＱＰ２６の前において、読み出しの第２１動作ＱＰ２１を実施しても良い。

図１０（ａ）に示すように、第２６動作ＱＰ２６において、第１接合ＳＢ１に第２９接合電流Ｉｍ２９が流れ、第２接合ＳＢ２に第３０接合電流Ｉｍ３０が流れる。第２９接合電流Ｉｍ２９の向きは、第１メモリセルＭＣ１の状態が、第２３情報または第２１情報に対応する場合の第２１接合電流Ｉｍ２１の向き（図７（ｂ）参照）と同じである。第３０接合電流Ｉｍ３０の向きは、第１メモリセルＭＣ１の状態が、第２３情報または第２１情報に対応する場合の第２２接合電流Ｉｍ２２の向き（図７（ｂ）参照）と同じである。

図１０（ｂ）に示すように、第２７動作ＱＰ２７において、第１接合ＳＢ１に第３１接合電流Ｉｍ３１が流れ、第２接合ＳＢ２に第３２接合電流Ｉｍ３２が流れる。第３１接合電流Ｉｍ３１の向きは、第２９接合電流Ｉｍ２９の向き（図１０（ａ）参照）と逆である。第３２接合電流Ｉｍ３２の向きは、第３０接合電流Ｉｍ３０の向き（図１０（ａ）参照）と逆である。

第２実施形態において、第１回路３１及び第２回路３２には、第１実施形態の図６の回路を適用できる。

第２実施形態において、第１回路３１及び第２回路３２には、第１実施形態と同様に、メモリセルに流入する電流とメモリセルから流入する電流を実質的に同じにする回路を適用できる。

第２実施形態において、複数のメモリセルに対して、最初に第２１動作ＱＰ２１を行い、次に第２２動作ＱＰ２２、第２４動作ＱＰ２４または第２６動作ＱＰ２６を同時に行い、次に第２３動作ＱＰ２３、第２５動作ＱＰ２５または第２７動作ＱＰ２７を同時に行うことで、複数のメモリセルを一括して書込むことができる。そのため、実質的に高速な書込を実現する。

第１及び第２実施形態において、第１～第４磁性層１１～１４は、例えば、Ｆｅ、Ｃｏ及びＮｉよりなる群から選択された少なくとも１つを含む。第１～第４対向磁性層１１ｃ～１４ｃは、例えば、Ｆｅ、Ｃｏ及びＮｉよりなる群から選択された少なくとも１つを含む。第１～第４非磁性層１１ｎ～１４ｎは、例えば、ＭｇＯ、ＡｌＯ、ＭｇＡｌＯなどの酸化物を含む。導電層２１は、例えば、Ｈｆ、Ｔａ及びＷよりなる群から選択された少なくとも１つを含む。これらの材料は例であり、磁気抵抗効果を示す他の材料が適用されても良い。

実施形態によれば、導電層２１の電流ｉ２１の変動電流が小さいことによる正常な動作が可能な磁気記憶装置が提供できる。

実施形態は、例えば、以下の構成（技術案）を含んでも良い。
（構成１）
第１部分、第２部分、前記第１部分と前記第２部分との間の第３部分、前記第１部分と前記第３部分との間の第４部分、及び、前記第３部分と前記第２部分との間の第５部分を含む導電層と、
第１接合及び第２接合を含む第１メモリセルであって、前記第１接合は、第１磁性層と、前記第１部分から前記第２部分への第２方向と交差する第１方向において前記第４部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１磁性層と前記第１対向磁性層との間に設けられた第１非磁性層と、を含み、前記第２接合は、第２磁性層と、前記第１方向において前記第５部分と前記第２磁性層との間に設けられた第２対向磁性層と、前記第２磁性層と前記第２対向磁性層との間に設けられた第２非磁性層と、を含む、前記第１メモリセルと、
前記第１磁性層及び前記第２磁性層と電気的に接続された第１回路と、
を含むメモリ部と、
前記導電層及び前記第１回路と電気的に接続された制御部と、
を備え、
前記制御部は、前記第１メモリセルに第１情報を書き込む場合に、第１動作、前記第１動作の後の第２動作、及び、前記第２動作の後の第３動作を実施し、
前記第１動作において、前記制御部は、前記第２部分から前記第１部分への第１導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に第１極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性とは逆の第２極性にさせ、
前記第２動作において、前記制御部は、前記第１部分から前記第２部分への第２導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、
前記第３動作において、前記制御部は、前記第２部分から前記第１部分への第３導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせる、磁気記憶装置。

（構成２）
前記第１導電層電流は、前記第２部分から前記第３部分へ流れ、前記第３部分から前記第１部分へ流れ、
前記第２導電層電流は、前記第１部分から前記第３部分へ流れ、前記第３部分から前記第２部分へ流れ、
前記第３導電層電流は、前記第２部分から前記第３部分へ流れ、前記第３部分から前記第１部分へ流れる、構成１記載の磁気記憶装置。

（構成３）
前記第１動作において、前記第１接合に第１接合電流が流れ、前記第２接合に第２接合電流が流れ、前記第１接合電流の向きが前記第１回路から前記第１接合への向きである場合には、前記第２接合電流の向きは前記第２接合から前記第１回路への向きであり、前記第１接合電流の向きが前記第１接合から前記第１回路への向きである場合には、前記第２接合電流の向きは前記第１回路から前記第２接合への向きであり、
前記第２動作において、前記第１接合に第３接合電流が流れ、前記第２接合に第４接合電流が流れ、前記第３接合電流の向きは、前記第１接合電流の向きと逆であり、前記第４接合電流の向きは、前記第２接合電流の向きと逆であり、
前記第３動作において、前記第１接合に第５接合電流が流れ、前記第２接合に第６接合電流が流れ、前記第５接合電流の向きは、前記第１接合電流の向きと逆であり、前記第６接合電流の向きは、前記第２接合電流の向きと逆である、構成１または２に記載の磁気記憶装置。

（構成４）
前記第１接合電流の絶対値は、前記第２接合電流の絶対値の０．７倍以上かつ１．３倍以下であり、
前記第３接合電流の絶対値は、前記第４接合電流の絶対値の０．７倍以上かつ１．３倍以下であり、
前記第５接合電流の絶対値は、前記第６接合電流の絶対値の０．７倍以上かつ１．３倍以下である、構成３記載の磁気記憶装置。

（構成５）
前記制御部は、前記第１メモリセルに第２情報を書き込む場合に、第４動作、及び、前記第４動作の後の第５動作を実施し、
前記第４動作において、前記制御部は、前記第１部分から前記第２部分への第４導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせ、
前記第５動作において、前記制御部は、前記第２部分から前記第１部分への第５導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせる、構成１～４のいずれか１つに記載の磁気記憶装置。

（構成６）
前記第４動作において、前記第１接合に第７接合電流が流れ、前記第２接合に第８接合電流が流れ、前記第７接合電流の向きは、前記第１接合電流の向きと同じであり、前記第８接合電流の向きは、前記第２接合電流の向きと同じあり、
前記第５動作において、前記第１接合に第９接合電流が流れ、前記第２接合に第１０接合電流が流れ、前記第９接合電流の向きは、前記第１接合電流の向きと逆であり、前記第１０接合電流の向きは、前記第２接合電流の向きと逆である、構成５記載の磁気記憶装置。

（構成７）
前記制御部は、前記第１メモリセルに第３情報を書き込む場合に、第６動作、及び、前記第６動作の後の第７動作を実施し、
前記第６動作において、前記制御部は、前記第１部分から前記第２部分への第６導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、
前記第７動作において、前記制御部は、前記第２部分から前記第１部分への第７導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせる、構成１～６のいずれか１つに記載の磁気記憶装置。

（構成８）
前記第６動作において、前記第１接合に第１１接合電流が流れ、前記第２接合に第１２接合電流が流れ、前記第１１接合電流の向きは、前記第１接合電流の向きと逆であり、前記第１２接合電流の向きは、前記第２接合電流の向きと逆であり、
前記第７動作において、前記第１接合に第１３接合電流が流れ、前記第２接合に第１４接合電流が流れ、前記第１３接合電流の向きは、前記第１接合電流の向きと同じであり、前記第１４接合電流の向きは、前記第２接合電流の向きと同じである、構成７記載の磁気記憶装置。

（構成９）
第１部分、第２部分、前記第１部分と前記第２部分との間の第３部分、前記第１部分と前記第３部分との間の第４部分、及び、前記第３部分と前記第２部分との間の第５部分を含む導電層と、
第１接合及び第２接合を含む第１メモリセルであって、前記第１接合は、第１磁性層と、前記第１部分から前記第２部分への第２方向と交差する第１方向において前記第４部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１磁性層と前記第１対向磁性層との間に設けられた第１非磁性層と、を含み、前記第２接合は、第２磁性層と、前記第１方向において前記第５部分と前記第２磁性層との間に設けられた第２対向磁性層と、前記第２磁性層と前記第２対向磁性層との間に設けられた第２非磁性層と、を含む、前記第１メモリセルと、
前記第１磁性層及び前記第２磁性層と電気的に接続された第１回路と、
を含むメモリ部と、
前記導電層及び前記第１回路と電気的に接続された制御部と、
を備え、
前記制御部は、前記第１磁性層および前記第２磁性層に印加する電位の極性を、正または負の極性の第１極性、または第１極性と逆の極性の第２極性とする機能を有し、
前記第１メモリセルは、
前記第１対向磁性層の磁化の向きと前記第２対向磁性層の磁化の向きが略同じ向きな状態の第２１情報、
前記第２１情報に対して前記第２対向磁性層の磁化の向きが略反対向きの状態の第２２情報、及び、
前記第２１情報に対して前記第１対向磁性層の磁化の向きが略反対向きの状態の第２３情報、
を保持可能であり、
前記制御部は、前記第１メモリセルに前記第２１情報を書き込む場合に、
第２１動作、前記第２１動作の後の第２２動作、及び、前記第２２動作の後の第２３動作を実施し、
前記第２１動作において、前記制御部は、第１メモリセル状態を検出し、
前記第１メモリセル状態が、前記第２２情報または前記第２１情報に対応する場合、
前記第２２動作において、前記制御部は、前記第１部分から前記第２部分への第２１導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１部分の電位を基準にした場合に、前記第１磁性層の電位を前記第１極性にさせつつ、前記第２磁性層の電位を前記第２極性にさせ、
前記第２３動作において、前記制御部は、前記第２部分から前記第１部分への第２２導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１部分の電位を基準にした場合に前記第１磁性層の電位を前記第１極性にさせつつ、前記第２磁性層の電位を前記第２極性にさせ、
前記第１メモリセル状態が、前記第２３情報または前記第２１情報に対応する場合、
前記第２２動作において、前記制御部は、前記第１部分から前記第２部分への第２１導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１部分の電位を基準にした場合に、前記第１磁性層の電位を前記第２極性にさせつつ、前記第２磁性層の電位を前記第１極性にさせ、
前記第２３動作において、前記制御部は、前記第２部分から前記第１部分への第２２導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１部分の電位を基準にした場合に前記第１磁性層の電位を前記第２極性にさせつつ、前記第２磁性層の電位を前記第１極性にさせる、磁気記憶装置。

（構成１０）
前記第２１導電層電流は、前記第１部分から前記第３部分へ流れ、前記第３部分から前記第２部分へ流れ、
前記第２２導電層電流は、前記第２部分から前記第３部分へ流れ、前記第３部分から前記第１部分へ流れる、構成９記載の磁気記憶装置。

（構成１１）
前記第２２動作において、前記第１接合に第２１接合電流が流れ前記第２接合に第２２接合電流が流れ、
前記第２３動作において、前記第１接合に第２３接合電流が流れ前記第２接合に第２４接合電流が流れ、前記第２３接合電流の向きは、前記第２１接合電流の向きと同じであり、前記第２４接合電流の向きは、前記第２２接合電流の向きと同じであり、
前記第１メモリセル状態が、前記第２２情報または前記第２１情報に対応する場合、前記第２１接合電流の向きは、前記第１回路から前記第１接合への向きであり、前記第２２接合電流の向きは前記第２接合から前記第１回路への向きであり、
前記第１メモリセル状態が、前記第２３情報または前記第２１情報に対応する場合、前記第２１接合電流の向きは、前記第１接合から前記第１回路への向きであり、前記第２２接合電流の向きは前記第１回路から前記第２接合への向きである、構成９または１０に記載の磁気記憶装置。

（構成１２）
前記第２１接合電流の絶対値は、前記第２２接合電流の絶対値の０．７倍以上かつ１．３倍以下であり、
前記第２３接合電流の絶対値は、前記第２４接合電流の絶対値の０．７倍以上かつ１．３倍以下である、構成１１記載の磁気記憶装置。

（構成１３）
前記制御部は、前記第１メモリセルに前記第２２情報を書き込む場合に、第４動作、及び、前記第４動作の後の第５動作を実施し、
前記第４動作において、前記制御部は、前記第１部分から前記第２部分への第２３導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１部分の電位を基準にした場合に、前記第１磁性層の電位を前記第１極性にさせつつ、前記第２磁性層の電位を前記第２極性にさせ、
前記第５動作において、前記制御部は、前記第２部分から前記第１部分への第２４導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１部分の電位を基準にした場合に、前記第１磁性層の電位を前記第２極性にさせつつ、前記第２磁性層の電位を前記第１極性にさせる、構成９～１２のいずれか１つに記載の磁気記憶装置。

（構成１４）
前記第４動作において、前記第１接合に第２５接合電流が流れ、前記第２接合に第２６接合電流が流れ、
前記第２５接合電流の向きは、前記第１回路から前記第１接合への向き第２であり、前記第２６接合電流の向きは、前記第２接合から前記第１回路への向きであり、
前記第５動作において、前記第１接合に第２７接合電流が流れ、前記第２接合に第２８接合電流が流れ、
前記第２７接合電流の向きは、前記第２５接合電流の向きと逆であり、前記第２８接合電流の向きは、前記第２６接合電流の向きと逆である、構成１３記載の磁気記憶装置。

（構成１５）
前記制御部は、前記第１メモリセルに前記第２３情報を書き込む場合に、第６動作、及び、前記第６動作の後の第７動作を実施し、
前記第６動作において、前記制御部は、前記第１部分から前記第２部分への第２５導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、
前記第７動作において、前記制御部は、前記第２部分から前記第１部分への第２６導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせる、構成９～１４のいずれか１つに記載の磁気記憶装置。

（構成１６）
前記第６動作において、前記第１接合に第２９接合電流が流れ、前記第２接合に第３０接合電流が流れ、
前記第２９接合電流の向きは、前記第１接合から前記第１回路への向きであり、前記第３０接合電流の向きは、前記第１回路から前記第２接合への向きであり、
前記第７動作において、前記第１接合に第３１接合電流が流れ、前記第２接合に第３２接合電流が流れ、
前記第３１接合電流の向きは、前記第２９接合電流の向きと逆であり、前記第３２接合電流の向きは、前記第３０接合電流の向きと逆である、構成１５記載の磁気記憶装置。

（構成１７）
前記導電層は、第６部分、第７部分、第８部分及び第９部分をさらに含み、前記第２部分は、前記第５部分と前記第６部分との間にあり、前記第７部分は、前記第２部分と前記第６部分との間にあり、前記第８部分は、前記第２部分と前記第７部分との間にあり、前記第９部分は、前記第７部分と前記第６部分との間にあり、
前記メモリ部は、第２メモリセル及び第２回路をさらに含み、
前記第２メモリセルは、第３接合及び第４接合を含み、
前記第３接合は、第３磁性層と、前記第１方向において前記第８部分と前記第３磁性層との間に設けられた第３対向磁性層と、前記第３磁性層と前記第３対向磁性層との間に設けられた第１非磁性層と、を含み、前記第４接合は、第４磁性層と、前記第１方向において前記第９部分と前記第４磁性層との間に設けられた第４対向磁性層と、前記第４磁性層と前記第４対向磁性層との間に設けられた第４非磁性層と、を含み、
前記第２回路は、前記第３磁性層及び前記第４磁性層と電気的に接続され、
前記制御部は、前記第２回路と電気的に接続された、構成１～１６のいずれか１つに記載の磁気記憶装置。

（構成１８）
前記第１回路は、前記第１磁性層と電気的に接続された第１スイッチと、前記第２磁性層と電気的に接続された第２スイッチと、を含み、
前記第１スイッチが前記第１磁性層を第１電位線に電気的に接続している場合に、前記第２スイッチは前記第２磁性層を第２電位線に電気的に接続し、
前記第１スイッチが前記第１磁性層を前記第２電位線に電気的に接続している場合に、前記第２スイッチは前記第２磁性層を前記第１電位線に電気的に接続し、
前記第２電位線の電位は、前記第１電位線の電位よりも高く、
前記第２回路は、前記第３磁性層と電気的に接続された第３スイッチと、前記第４磁性層と電気的に接続された第４スイッチと、を含み、
前記第３スイッチが前記第３磁性層を前記第１電位線に電気的に接続している場合に、前記第４スイッチは前記第４磁性層を前記第２電位線に電気的に接続し、
前記第３スイッチが前記第３磁性層を前記第２電位線に電気的に接続している場合に、前記第４スイッチは前記第４磁性層を前記第１電位線に電気的に接続する、構成１７記載の磁気記憶装置。

（構成１９）
前記第１スイッチが前記第１磁性層を前記第１電位線に電気的に接続している場合に、前記第３スイッチは前記第３磁性層を前記第１電位線もしくは前記第２電位線に電気的に接続し、
前記第１スイッチが前記第１磁性層を前記第２電位線に電気的に接続している場合に、前記第３スイッチは前記第３磁性層を前記第１電位線もしくは前記第２電位線に電気的に接続する、構成１８記載の磁気記憶装置。

（構成２０）
前記第１回路は、前記第１磁性層と電気的に接続された第１スイッチと、前記第２磁性層と電気的に接続された第２スイッチと、を含み、
前記第１スイッチが前記第１磁性層を第１電位線に電気的に接続している場合に、前記第２スイッチは前記第２磁性層を第２電位線に電気的に接続し、
前記第１スイッチが前記第１磁性層を前記第２電位線に電気的に接続している場合に、前記第２スイッチは前記第２磁性層を前記第１電位線に電気的に接続し、
前記第２電位線の電位は、前記第１電位線の電位よりも高い、構成１～１７のいずれか１つに記載の磁気記憶装置。

実施形態によれば、安定して正常な書込動作が可能な磁気記憶装置を提供できる。

本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気記憶装置に含まれる導電層、接合、磁性層、非磁性層、回路、トランジスタ及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した磁気記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１～１４…第１～第４磁性層、 １１ｃ～１４ｃ…第１～第４対向磁性層、 １１ｎ～１４ｎ…第１～第４非磁性層、 ２１…導電層、 ２１ａ～２１ｉ…第１～第９部分、 ３１、３２…第１、第２回路、 ７０…制御部、 ７０ａ～７０ｄ…配線、 ７０ｓ…スイッチ、 ７１ａ、７１ｂ…制御回路、 ７５…駆動回路、 ７６…検出回路、 １１０…磁気記憶装置、 Ｃｓ１…電流源、 Ｄ１～Ｄ６…第１～第６ドレイン、 Ｇ１～Ｇ６…第１～第６ゲート、 Ｉｃ１～Ｉｃ７…第１～第７導電層電流、 Ｉｃ２１～Ｉｃ２６…第２１～第２６導電層電流、 Ｉｍ０１～Ｉｍ１４…第１～第１４接合電流、 Ｉｍ２１～Ｉｍ３２…第２１～第３２接合電流、 Ｉｎ１、Ｉｎ２…第１、第２インバータ、 ＬＰ１、ＬＰ２…第１、第２電位線、 Ｌｓ１、Ｌｓ２…第１、第２配線、 ＭＣ１、ＭＣ２…第１、第２メモリセル、 ＭＰ…メモリ部、 ＯＰ１～ＯＰ７…第１～第７動作、 ＱＰ２１～ＱＰ２７…第２１～第２７動作、 Ｓ１～Ｓ６…第１～第６ソース、 ＳＢ１～ＳＢ４…第１～第４接合、 ＳＷ１～ＳＷ４…第１～第４スイッチ、 Ｔ１～Ｔ６…第１～第６トランジスタ、 Ｔｒ１、Ｔｒ２…トランジスタ、 ＶＨ…高電位、 ＶＬ…低電位、 ＷＬ…ワード線、 ｉ２１…電流、 ｉｐ１、ｉｐ２…接合電流

Claims (7)

1. メモリ部と、
   制御部と、
   を備え、
   前記メモリ部は、
   導電層と、
   複数のメモリセルと、
   複数の第１回路と、
   を含み、
   前記導電層は、第１部分、第２部分、前記第１部分と前記第２部分との間の第３部分、前記第１部分と前記第３部分との間の第４部分、及び、前記第３部分と前記第２部分との間の第５部分を含み、
   前記複数のメモリセルのそれぞれは、第１接合及び第２接合を含み、
   前記第１接合は、第１磁性層と、前記第１部分から前記第２部分への第２方向と交差する第１方向において前記第４部分と前記第１磁性層との間に設けられた第１対向磁性層と、前記第１磁性層と前記第１対向磁性層との間に設けられた第１非磁性層と、を含み、前記第２接合は、第２磁性層と、前記第１方向において前記第５部分と前記第２磁性層との間に設けられた第２対向磁性層と、前記第２磁性層と前記第２対向磁性層との間に設けられた第２非磁性層と、を含み、
   前記複数の第１回路は、前記複数のメモリセルの前記第１磁性層及び前記第２磁性層とそれぞれ電気的に接続され、
   前記制御部は、前記導電層及び前記複数の第１回路と電気的に接続され、
   前記制御部は、前記複数のメモリセルのそれぞれに第１情報を書き込む場合に、第１動作、前記第１動作の後の第２動作、及び、前記第２動作の後の第３動作を実施し、
   前記第１動作において、前記制御部は、前記第２部分から前記第１部分への第１導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に第１極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性とは逆の第２極性にさせ、
   前記第２動作において、前記制御部は、前記第１部分から前記第２部分への第２導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、
   前記第３動作において、前記制御部は、前記第２部分から前記第１部分への第３導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせつつ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、
   前記第１動作において、前記第１接合に第１接合電流が流れ、前記第２接合に第２接合電流が流れ、前記第１接合電流の向きが前記第１回路から前記第１接合への向きである場合には、前記第２接合電流の向きは前記第２接合から前記第１回路への向きであり、前記第１接合電流の向きが前記第１接合から前記第１回路への向きである場合には、前記第２接合電流の向きは前記第１回路から前記第２接合への向きであり、
   前記第２動作において、前記第１接合に第３接合電流が流れ、前記第２接合に第４接合電流が流れ、前記第３接合電流の向きは、前記第１接合電流の向きと逆であり、前記第４接合電流の向きは、前記第２接合電流の向きと逆であり、
   前記第３動作において、前記第１接合に第５接合電流が流れ、前記第２接合に第６接合電流が流れ、前記第５接合電流の向きは、前記第１接合電流の向きと逆であり、前記第６接合電流の向きは、前記第２接合電流の向きと逆であり、
   前記制御部は、前記複数のメモリセルについて前記第１動作を同時に行い、前記制御部は、前記複数のメモリセルについて前記第２動作を同時に行い、前記制御部は、前記複数のメモリセルについて前記第３動作を同時に行う、磁気記憶装置。
2. 前記第１導電層電流は、前記第２部分から前記第３部分へ流れ、前記第３部分から前記第１部分へ流れ、
   前記第２導電層電流は、前記第１部分から前記第３部分へ流れ、前記第３部分から前記第２部分へ流れ、
   前記第３導電層電流は、前記第２部分から前記第３部分へ流れ、前記第３部分から前記第１部分へ流れる、請求項１記載の磁気記憶装置。
3. 前記第１接合電流の絶対値は、前記第２接合電流の絶対値の０．７倍以上かつ１．３倍以下であり、
   前記第３接合電流の絶対値は、前記第４接合電流の絶対値の０．７倍以上かつ１．３倍以下であり、
   前記第５接合電流の絶対値は、前記第６接合電流の絶対値の０．７倍以上かつ１．３倍以下である、請求項１記載の磁気記憶装置。
4. 前記制御部は、前記複数のメモリセルの少なくとも１つに第２情報を書き込む場合に、第４動作、及び、前記第４動作の後の第５動作を実施し、
   前記第４動作において、前記制御部は、前記第１部分から前記第２部分への第４導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせ、
   前記第５動作において、前記制御部は、前記第２部分から前記第１部分への第５導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせる、請求項１～３のいずれか１つに記載の磁気記憶装置。
5. 前記第４動作において、前記第１接合に第７接合電流が流れ、前記第２接合に第８接合電流が流れ、前記第７接合電流の向きは、前記第１接合電流の向きと同じであり、前記第８接合電流の向きは、前記第２接合電流の向きと同じであり、
   前記第５動作において、前記第１接合に第９接合電流が流れ、前記第２接合に第１０接合電流が流れ、前記第９接合電流の向きは、前記第１接合電流の向きと逆であり、前記第１０接合電流の向きは、前記第２接合電流の向きと逆である、請求項４記載の磁気記憶装置。
6. 前記制御部は、前記複数のメモリセルの少なくとも１つに第３情報を書き込む場合に、第６動作、及び、前記第６動作の後の第７動作を実施し、
   前記第６動作において、前記制御部は、前記第１部分から前記第２部分への第６導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、
   前記第７動作において、前記制御部は、前記第２部分から前記第１部分への第７導電層電流を前記導電層に供給しつつ、前記第１回路に、前記第１磁性層の電位を前記第１部分の電位を基準にした場合に前記第１極性にさせ、前記第２磁性層の電位を前記第１部分の電位を基準にした場合に前記第２極性にさせる、請求項１～５のいずれか１つに記載の磁気記憶装置。
7. 前記第６動作において、前記第１接合に第１１接合電流が流れ、前記第２接合に第１２接合電流が流れ、前記第１１接合電流の向きは、前記第１接合電流の向きと逆であり、前記第１２接合電流の向きは、前記第２接合電流の向きと逆であり、
   前記第７動作において、前記第１接合に第１３接合電流が流れ、前記第２接合に第１４接合電流が流れ、前記第１３接合電流の向きは、前記第１接合電流の向きと同じであり、前記第１４接合電流の向きは、前記第２接合電流の向きと同じである、請求項６記載の磁気記憶装置。

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