JP6832116B2 - メモリ制御装置、情報処理装置、およびメモリ制御方法 - Google Patents
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Description
[実施形態1]
ディオ入出力部108は、CPU101の処理にしたがって生成されるディジタル音データから音を再生し、スピーカー109から出力する。また、オーディオ入出力部108は、マイクロフォン110から入力される音からディジタル音データを生成し、CPU101に供給する。
ュ17のデータをeMMCへ書き込む。したがって、閾値はライトキャッシュ17の記憶容量、すなわち、記憶データサイズを決定する。閾値は基準値の一例である。以下、各部の処理を説明する。
(7)前記メモリ性能判定部14は、メモリ性能監視部13から通知されたBKOPSレベルが2または3の場合に、特定の性能以下に劣化したと判断する。
ソケットで接続される単一のCPUがマルチコア構成を有していても良い。
含む。PLDは、例えば、Field-Programmable Gate Array(FPGA)を含む。上記各部は、
プロセッサと集積回路との組み合わせであっても良い。組み合わせは、例えば、マイクロコントローラ(MCU),SoC(System-on-a-chip),システムLSI,チップセットなどと呼ばれる。したがって、本実施形態で、制御部という場合には、上記CPU、プロセッサ、ディジタル回路、アナログ回路、ASIC、PLD、FPGA、MCU、SoC等のいずれかまたはこれら2以上の組み合わせを含む。
図4で、S5の処理は、メモリ性能監視部13に対応する処理である。また、S6からS10の処理は、メモリ性能判定部14に対応する処理である。
指標値を記憶することの一例でもある。S9の処理は、書込性能が所定限度を超えて劣化した場合に基準値を減少させることの一例でもある。
[実施形態2]
[実施形態3]
をeMMC103Aに書き込む処理を例示する。CPU101がライトキャッシュ17の閾値を更新するとともに、ライトキャッシュ17に格納されたデータをeMMC103Aに書き込むこと以外については、実施形態3の構成要素および作用は実施形態1、2と同様である。そこで、実施形態3の構成要素のうち、実施形態1、2と同一の構成要素については、実施形態1、2と同一の符号を付してその説明を省略する。なお、実施形態3においては、CPU101は制御部の一例である。CPU101はメモリ制御装置の一例でもある。携帯端末1は情報処理装置の一例である。
に調整する。その結果、ライトキャッシュ17からeMMC103Aへの書き込みが発生したときに、利用者に操作性の劣化等を感じる可能性が抑制される。
13、13A メモリ性能監視部
14、14A メモリ性能判定部
101 CPU
102 メモリ制御部
102A 制御部
102B ROM
103 記憶部
103A eMMC
103B SDRAM
Claims (5)
- メモリにアクセスする制御部を備え、
前記制御部は、
前記メモリに書込まれるデータをバッファ回路に記憶するとともに前記バッファ回路に記憶されたデータの量が基準値に達すると前記バッファ回路に記憶されたデータを前記メモリへ書き込むことと、
前記メモリへのデータの書込性能に応じて前記基準値を増減することと、を実行し、
前記基準値を増減することは、
前記書込性能の指標値を記憶しておき、前記書込性能が前記指標値から所定以上劣化したときに前記基準値を減少させるとともに前記劣化した書込性能で前記指標値を更新することと、
前記書込性能が前記指標値から所定以上改善したときに前記基準値を増加させるとともに前記改善した書込性能で前記指標値を更新することと、を含むメモリ制御装置。 - 前記制御部は、前記バッファ回路のデータを前記メモリへ書き込むときに前記書込性能を測定する請求項1に記載のメモリ制御装置。
- 前記制御部は、前記メモリから前記書込性能を取得する請求項1または2に記載のメモリ制御装置。
- プロセッサと、
メモリと、を備え、
前記プロセッサは、
前記プロセッサからメモリに書込まれるデータをバッファ回路に記憶するとともに前記バッファ回路に記憶されたデータの量が基準値に達すると前記バッファ回路に記憶されたデータを前記メモリへ書き込むことと、
前記メモリへのデータの書込性能に応じて前記基準値を増減することと、を実行し、
前記基準値を増減することは、
前記書込性能の指標値を記憶しておき、前記書込性能が前記指標値から所定以上劣化
したときに前記基準値を減少させるとともに前記劣化した書込性能で前記指標値を更新することと、
前記書込性能が前記指標値から所定以上改善したときに前記基準値を増加させるとともに前記改善した書込性能で前記指標値を更新することと、を含む、情報処理装置。 - プロセッサが、
前記プロセッサからメモリに書込まれるデータをバッファ回路に記憶するとともに前記バッファ回路に記憶されたデータの量が基準値に達すると前記バッファ回路に記憶されたデータを前記メモリへ書き込むことと、
前記メモリへのデータの書込性能に応じて前記基準値を増減することと、を実行し、
前記基準値を増減することは、
前記書込性能の指標値を記憶しておき、前記書込性能が前記指標値から所定以上劣化したときに前記基準値を減少させるとともに前記劣化した書込性能で前記指標値を更新することと、
前記書込性能が前記指標値から所定以上改善したときに前記基準値を増加させるとともに前記改善した書込性能で前記指標値を更新することと、を含む、メモリ制御方法。
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