JP6441194B2 - レギュレータ、シリアライザ、デシリアライザ、並列直列相互変換回路及びその制御方法 - Google Patents
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Description
入力された入力クロック信号を分周して、周波数の異なる複数のクロック信号を出力する、分周回路と、
前記複数のクロック信号の中から、周波数の低いクロック信号から周波数の高いクロック信号に向けて順次選択して、出力する、出力信号選択回路と、
前記出力信号選択回路の出力するクロック信号の電圧を制御して出力する、レギュレータと、
を備える。
同期信号を出力する、制御回路と、
前記制御回路から入力された前記同期信号を出力するとともに、前記同期信号が出力されてから所定時間経過後に前記同期信号をパルス状に停止した後、前記同期信号の出力を再開する、パルス生成回路と、
前記パルス生成回路の出力するパルス状に停止される前記同期信号に基づきクロック信号を出力する、クロック信号出力回路を備え、前記クロック信号出力回路から出力された前記クロック信号を制御する、レギュレータと、
を備える。
同期信号を出力する、制御回路と、
前記同期信号に基づきクロック信号を出力する、クロック信号出力回路を備え、前記クロック信号出力回路から出力された前記クロック信号を制御する、レギュレータと、
前記同期信号が出力される所定時間前に前記レギュレータの参照電圧を通常の値から所定の値だけ高くし、前記同期信号が出力された後に前記レギュレータの参照電圧の値を低くする、電圧可変回路と、
を備える。
同期信号を出力する、制御回路と、
前記同期信号に基づきクロック信号を出力する、クロック信号出力回路を備え、前記入力クロック信号を制御する、レギュレータであって、前記入力クロック信号の電圧を制御する電圧を供給する、電圧制御回路と、前記同期信号に基づいて前記電圧制御回路の出力する電圧にダミー電流を供給し、前記同期信号が入力された後に段階的にダミー電流の供給を停止する、電流制御回路と、を備える、レギュレータと、
を備える。
所定の電圧を電圧制御回路から電流制御回路に供給する、ステップと、
供給された電圧により制御されたクロック信号をクロック信号出力回路から出力する、ステップと、
前記電圧制御回路から供給された電圧を、前記クロック信号出力回路に供給する、ステップであって、前記電圧に基づいてダミー電流を消費し、前記クロック信号出力回路が前記クロック信号を出力するタイミングで、前記ダミー電流の消費を停止するステップと、
を備える。
第1実施形態に係るシリアライザは、入力信号の電圧を制御するレギュレータが出力する電流を制御することにより、入力信号の電圧を制御するレギュレータ電圧のドロップを回避しようとするものである。より詳しくを以下に説明する。
上述した第1実施形態では、送信側回路へ高速クロックを出力することにより消費される電流を考慮したダミー電流をあらかじめ消費しておくことにより、低ドロップアウトレギュレータ電圧のドロップを回避する構成の例を説明したが、送信側回路以外にも同じクロック信号を用いることがある。そこで、本変形例においては、同期信号がアサートされたタイミングで、送信側回路以外の回路、例えば受信側の回路であるデシリアライザ内の回路における消費電流を利用してクロック信号のドロップを防ぐ構成について説明する。以下、上述した第1実施形態とは異なる部分について、詳しく説明する。
上述した変形例1では、VDD_RXブロック70へ4相のクロック信号を入力する場合について述べたが、本変形例では、高速クロック信号TX_HS_CKIP/TX_HS_CKINに直交する、π/2位相が遅れている2相のクロック信号のうち一方のクロック信号を所定の時間、位相混合器72へ入力しない構成とすることにより、さらにレギュレータ電圧のドロップを減少させようとするものである。以下、上述した実施形態とは異なる部分について、詳しく説明する。
上述した第1実施形態では、あらかじめダミー電流を消費しておくことにより、低ドロップアウトレギュレータ電圧のドロップを回避する構成の例を説明したが、第2実施形態においては、制御回路10が発信する同期信号を制御することにより低ドロップアウトレギュレータ電圧のドロップを回避する構成について説明する。以下、上述した第1実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路12の構成は、第1実施形態と同様に図2に示す通りである。
上述した第2実施形態においては、同期信号を遅延させることにより、段階的にクロック信号の周波数を高くする例を説明したが、第3実施形態においては、同期信号に再度同期をとるようなパルス信号を加えることにより、電圧のドロップを抑制する構成について説明する。以下、上述した各実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路12の構成は、第1実施形態と同様に図2に示す通りであり、VDD_CKDISTブロック20及びVDD_TXブロック50の構成は第2実施形態と同様に図11に示す通りである。
上述した第3実施形態においては、同期信号を制御することによりレギュレータ電圧のドロップを抑制する例を説明したが、第4実施形態においては、レギュレータ電圧を制御することにより、レギュレータ電圧がドロップはするものの、レーン間で同期するために必要なレギュレータ電圧を確保するような構成としたものである。以下、上述した各実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路12の構成は、第1実施形態と同様に図2に示す通りである。
上述した第4実施形態においては、レギュレータ電圧をあらかじめ上げておく例について説明したが、第5実施形態においては、レギュレータの出力に対して、同期信号が入力されるタイミングでダミー電流を供給し、同期信号が入力された後に段階的にダミー電流の供給を停止することにより、レーン間で同期するために必要なレギュレータ電圧を確保する構成としたものである。以下、上述した各実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路12の構成は、第1実施形態と同様に図2に示す通りであり、VDD_CKDISTブロック20及びVDD_TXブロック50の構成も、第1実施形態と同様に図3に示す通りである。
Claims (8)
- 同期信号を出力する、制御回路と、
レギュレータであって、
所定の電圧を供給する、電圧制御回路と、
前記電圧制御回路から供給される電圧により制御されたクロック信号を出力する、クロック信号出力回路と、
前記電圧制御回路から供給された電圧を前記クロック信号出力回路に供給する、電流制御回路であって、前記電圧に基づいてダミー電流を消費し、前記クロック信号出力回路が前記クロック信号を出力するタイミングで、前記ダミー電流の消費を停止する、電流制御回路と、
を備え、前記同期信号に基づき差動クロック信号を出力する、レギュレータと、
レーンを構成する複数の位相混合器であって、前記差動クロック信号と、前記差動クロック信号と直交する差動クロック信号である差動直交クロック信号を混合する、位相混合器と、
を備え、
前記位相混合器は、
前記制御回路により前記同期信号を出力されていない場合には、前記差動直交クロック信号に含まれる2つのクロック信号の双方が入力され、
前記制御回路により前記同期信号を出力されている場合には、前記同期信号が出力されてから所定の時間、前記差動直交クロック信号に含まれる2つのクロック信号のうち一方のクロック信号の入力が継続されるとともに他方のクロック信号の入力が停止され、前記所定の時間が経過した後に、前記差動直交クロック信号に含まれる2つのクロック信号のうち停止されていた前記他方のクロック信号の入力が開始される、
デシリアライザ。 - 前記差動クロック信号に含まれる2つのクロック信号、及び、前記差動直交クロック信号に含まれる2つの信号のうち前記一方のクロック信号は、前記同期信号の状態によらずに前記位相混合器へと入力される、請求項1に記載のデシリアライザ。
- 前記電流制御回路は、前記クロック信号出力回路に入力されるクロック信号が出力された場合に流れる負荷電流の量に基づいて、前記ダミー電流の消費量を制御することを特徴とする請求項1又は請求項2に記載のデシリアライザ。
- 前記電流制御回路は、前記クロック信号出力回路に入力されるクロック信号のクロック周波数に基づいて、前記ダミー電流の消費量を制御する、ことを特徴とする請求項1乃至3のいずれかに記載のデシリアライザ。
- 前記電流制御回路は、
前記電圧制御回路の出力に対してダミー電流を流す、1又は複数のダミー電流消費回路と、
前記クロック信号のクロック周波数に基づいて、前記1又は複数のダミー電流消費回路を選択し、選択したダミー電流消費回路がダミー電流を消費するように制御する、ダミー電流消費制御回路と、
を備えることを特徴とする請求項4に記載のデシリアライザ。 - 前記ダミー電流消費回路は、直列に接続された抵抗と、nMOSトランジスタを備え、
前記ダミー電流消費制御回路は、前記クロック信号のクロック周波数に基づいて、前記選択したダミー電流消費回路の前記nMOSトランジスタに電圧を印加することにより、ダミー電流を消費する制御をする、
ことを特徴とする請求項5に記載のデシリアライザ。 - 請求項1乃至請求項6のいずれかに記載のデシリアライザに備えられる前記レギュレータと同じ構成を有するシリアライザ側レギュレータと、
レーンを構成する複数の分周回路であって、前記シリアライザ側レギュレータから出力された信号を分周する、分周回路と、
を備える、シリアライザと、
請求項1乃至請求項6のいずれかに記載のデシリアライザと、を備える並列直列相互変換回路。 - 所定の電圧を電圧制御回路から電流制御回路に供給する、ステップと、
前記供給された電圧により制御されたクロック信号をクロック信号出力回路から出力する、ステップと、
前記電圧制御回路から供給された電圧を、前記クロック信号出力回路に供給する、ステップであって、前記電圧に基づいてダミー電流を消費し、前記クロック信号出力回路が前記クロック信号を出力するタイミングで、前記ダミー電流の消費を停止するステップと、
同期信号に基づき差動クロック信号を出力するステップと、
前記差動クロック信号に直交する差動クロック信号である差動直交クロック信号と、前記差動クロック信号と、を位相混合器において混合するステップと、
を備え、
前記混合するステップは、同期信号が出力されていない場合には、前記差動直交クロック信号に含まれる2つのクロック信号の双方が前記位相混合器に入力され、前記同期信号が出力されている場合には、前記同期信号が出力されてから所定の時間、前記差動直交クロック信号に含まれる2つのクロック信号のうち一方のクロック信号の入力が継続されるとともに他方のクロック信号の前記位相混合器への入力が停止され、前記所定の時間が経過した後に、前記差動直交クロック信号に含まれる2つのクロック信号のうち停止されていた前記他方のクロック信号の前記位相混合器への入力が開始されるステップと、
前記位相混合器が入力されたそれぞれの信号を混合するステップと、
を備える、
ことを特徴とするデシリアライザの制御方法。
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