JP6232687B2 - 半導体装置とその動作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 255
- 238000000034 method Methods 0.000 title claims description 27
- 230000002441 reversible effect Effects 0.000 claims description 188
- 239000000969 carrier Substances 0.000 claims description 30
- 238000010438 heat treatment Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 200
- 230000015556 catabolic process Effects 0.000 description 67
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 66
- 229910010271 silicon carbide Inorganic materials 0.000 description 65
- 239000012535 impurity Substances 0.000 description 53
- 210000000746 body region Anatomy 0.000 description 37
- 230000002829 reductive effect Effects 0.000 description 24
- 238000003860 storage Methods 0.000 description 22
- 238000006731 degradation reaction Methods 0.000 description 20
- 230000006866 deterioration Effects 0.000 description 19
- 239000002344 surface layer Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 11
- 230000006378 damage Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 229910052757 nitrogen Inorganic materials 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- -1 nitrogen ions Chemical class 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009795 derivation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 206010067482 No adverse event Diseases 0.000 description 1
- 240000005523 Peganum harmala Species 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
従来例1の短絡コレクタSi−IGBTではn−ドリフト層がpコレクタ層に設けたn+短絡部によりコレクタ電極に短絡されており、ターンオフ時にn−ドリフト層内に残存するキャリアをこのn+短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。
従来例2のSi逆導通IGBTは、逆導通Si−IGBT領域とパイロットIGBT領域とから構成されている。Si逆導通IGBT領域には従来例1と同様にnドリフト層がpコレクタ層に設けたn+短絡部によりコレクタ電極に短絡されており、ターンオフ時にnドリフト層内に残存するキャリアをこのn+短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。また、パイロットIGBT領域のコレクタの幅は逆導通IGBT領域のコレクタの幅よりも大幅に大きくし、パイロットIGBT領域が逆導通IGBT領域に先駆けてオンするようにしている。
なお、これらの開示されているIGBTはnドリフト層がn+短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通IGBTと総称されている。それ故、以下ではいづれも逆導通IGBTと呼ぶ。
上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は、
第1導電型の第1半導体層(ドリフト層)と、
前記半導体層(ドリフト層)の裏面に設けられた第2導電型の第1半導体層(コレクタ層)と、前記第2導電型の第1半導体層(コレクタ層)を貫通する複数の第1導電型の第1半導体領域(短絡部)とを備え、
前記第1導電型の第1半導体層(ドリフト層)のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域(pボディ層)と、
前記第2導電型の第1半導体領域(pボディ層)の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域(エミッタ層)と、
前記各々の第2導電型の第1半導体領域(pボディ層)と前記第1導電型の第2半導体領域(エミッタ層)とに接する第1の主電極(エミッタ電極)と、
前記各々の第2導電型の第1半導体領域(pボディ層)の、前記各々の第1導電型の第2半導体領域(エミッタ層)と前記第1導電型の第1半導体層(ドリフト層)とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層(コレクタ層)と前記複数の第1導電型の第1半導体領域(短絡部)との裏面に接する第2の主電極(コレクタ電極)とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)を、
Si半導体で構成した同耐圧で同一構成の前記半導体装置の前記距離Wp(Si)を上限とし、
前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSi半導体装置の特性オン抵抗RonS(Si)との積で割算した値に前記短絡部間距離Wp(Si)を乗じた値を下限とする範囲より選択したことを特徴とする。
前記第1導電型の第1半導体層(ドリフト層)と、前記第2導電型の第1半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)との間に第1導電型の第2半導体層(バッファー層)を設けたことを特徴とする。
第1導電型の第1半導体層(ドリフト層)と、
前記第1導電型の第1半導体層(ドリフト層)の裏面に設けられた第1導電型の第2半導体層(バッファー層)と、前記第1導電型の第2半導体層(バッファー層)の裏面に設けられた第2導電型の第1半導体層(コレクタ層)を備え、更に前記第2導電型の第1半導体層(コレクタ層)を貫通する複数の第1導電型の第1半導体領域(短絡部)とを備え、
前記第1導電型の第1半導体層(ドリフト層)のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域(ボディ領域)と、
前記第2導電型の第1半導体領域(ボディ領域)の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域(エミッタ領域)と、
前記各々の第2導電型の第1半導体領域(ボディ領域)と前記第1導電型の第2半導体領域(エミッタ領域)とに接する第1の主電極(エミッタ電極)と、
前記各々の第2導電型の第1半導体領域(ボディ領域)の、前記各々の第1導電型の第2半導体領域(エミッタ領域)と前記第1導電型の第1半導体層(ドリフト層)とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層(コレクタ層)と前記複数の第1導電型の第1半導体領域(短絡部)との裏面に接する第2の主電極(コレクタ電極)とを備えた構成を有する活性領域を含む逆導通IGBT半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から形成されており
前記ワイドギャップ半導体逆導通IGBT半導体装置の前記複数の第1導電型の第1半導体領域間の距離をWp(WB)、pn接合のビルトイン電圧をVbi(WB)、特性オン抵抗をRonS(WB)、前記第1導電型の第2半導体層の抵抗率をρb(WB)とし、
前記ワイドギャップ半導体逆導通IGBT半導体装置と、同耐圧で且つ断面形状は同じであり更に前記第1導電型の第1半導体領域の不純物濃度と幅も同じであるが同耐圧を実現するためにSi材料特有の物性を考慮して必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているSi逆導通IGBT構造の半導体装置において、前記複数の第1導電型の第1半導体領域間の距離をWp(Si)、pn接合のビルトイン電圧をVbi(Si)、特性オン抵抗をRonS(Si)、第1導電型の第2半導体層の抵抗率をρb(Si)とし、
前記第1導電型の第1半導体領域間の距離Wp(WB)に対応する距離Wp(Si)を、前記Vbi(Si)の4倍の値をスナップバック電流密度Jsb(Si)と前記抵抗率ρb(Si)の積で割算した値とし、
前記Wp(WB)を、前記Wp(Si)を上限とし、
前記Vbi(WB)と前記RonS(WB)との積を、前記Vbi(Si)と前記RonS(Si)との積で割算した値に前記Wp(Si)を乗じた値を下限とする範囲より選択したことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)のうち、少なくとも一つの距離Wp(WB) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のWp(WB)を前記範囲の下限に近い値としたことを特徴とする。
セル内に1個以上の前記第1導電型の第1半導体領域(短絡部)を有し、その幅Wn(WB)と前記第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)との比率Wn(WB)/Wp(WB)を0.3〜5.0にしたことを特徴とする。
ワイドギャップ半導体で形成された逆導通IGBT半導体装置であり、ドリフト層とバッファー層を有する逆導通IGBT半導体装置、もしくはドリフト層をより厚くしバッファー層は設けていない逆導通IGBT半導体装置において、
コレクタ電極とエミッタ電極間に順方向電圧を印加し且つゲート電極とエミッタ電極間にも低いゲート電圧を印加して順方向バイアス状態にして、エミッタ領域とコレクタ短絡部を介して多数キャリアのみによる順方向電流を流し、この電流による自己発熱により前記逆導通IGBT半導体装置を積層欠陥の少数キャリアトラップ現象を抑制できる所定の温度に昇温させた後に、コレクタ領域からドリフト層に少数キャリアが注入されるように、前記ゲート電圧をより高い電圧に制御して逆導通IGBT半導体装置をバイポーラ動作させることを特徴とする。
また、この発明にかかる半導体装置の動作方法は、
第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の裏面に設けられた第1導電型の第2半導体層と、前記第1導電型の第2半導体層の裏面に設けられた第2導電型の第1半導体層を備え、更に前記第2導電型の第1半導体層を貫通する複数の第1導電型の第1半導体領域とを備え、
前記第1導電型の第1半導体層のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域と、
前記各々の第2導電型の第1半導体領域と前記第1導電型の第2半導体領域とに接する第1の主電極と、
前記各々の第2導電型の第1半導体領域の、前記各々の第1導電型の第2半導体領域と前記第1導電型の第1半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層と前記複数の第1導電型の第1半導体領域との裏面に接する第2の主電極とを備えた活性領域を含む半導体装置であり、各半導体層と各半導体領域がワイドギャップ半導体から構成されている逆導通IGBT半導体装置において、
前記第1の主電極と前記第2の主電極間に順方向電圧を印加し且つ前記制御電極と前記第1の主電極間にも低い電圧を印加して順方向バイアス状態にし、前記第1導電型の第2半導体領域と前記第1導電型の第1半導体領域を介して多数キャリアのみによる順方向電流を流し、この電流による自己発熱により前記逆導通IGBT半導体装置を積層欠陥の少数キャリアトラップ現象を抑制できる40℃以上の温度に昇温させた後に、前記第2導電型の第1半導体層から前記第1導電型の第1半導体層に少数キャリアが注入されるように前記制御電極と前記第1の主電極間の電圧をより高い電圧に制御して逆導通IGBT半導体装置をバイポーラ動作させることを特徴とする。
Wp(Si) > Wp(WB) ≧ A Wp(Si) (1)
.
(2)
.
この係数Aは1よりも大幅に小さい値である。
図1はn型Si逆導通IGBTの断面図の一部を示す。以下のように構成されている。
逆導通IGBTのコレクタ電極1に接する裏面には、pコレクタ領域2とn+短絡部3とが交互に設けられ、これらの領域2と3のおもて面には、n(第2導電型)バッファー層4が設けられている。nバッファー層4の表面には、n−ドリフト層(第1半導体層)5が、またその表面には、n型半導体層(電流密度増大層:CEL、第2半導体層)6を設けている。nCEL6の表面層には、pボディ領域(第1半導体領域)7が選択的に複数設けられ、その表面層には、n+エミッタ領域(第2半導体領域)8およびp−低濃度チャネル領域9やp+コンタク領域10が選択的に設けられている。p−低濃度チャネル領域9の表面には、ゲート絶縁膜11を介してゲート電極(制御電極)12が設けられている。エミッタ電極(入力電極)13は、n+エミッタ領域8に接するとともにp+コンタクト層10を介してpボディ領域7にも接する。また、エミッタ電極13はゲート電極12から絶縁されている。
逆導通Si−IGBTのMOSゲート電極12にしきい値以上のゲート電圧を印加しコレクタ電極1とエミッタ電極13の間の順方向電圧Vceを印加し上昇してゆくと、まずMOSFET部が動作し、エミッタ電極13からn+エミッタ領域8、p−低濃度チャネル領域9、nCEL層6、n−ドリフト層5、nバッファー層4、n+短絡部3を順次介してコレクタ電極に電子電流が流れる。図中にはこの電子電流の流路を図式的にa、b、cの点線で示してある。この電流の一部cはコレクタ接合上のバッファー層4を横方向に流れn+短絡部3を介してコレクタ電極1に流れるが、この横方向の電子電流によりpコレクタ接合中央部14とコレクタ電極1の間に電位差を生じ、この電位差がコレクタ接合のビルトイン電圧Vbi(Siの場合は約0.7V)を超えるとpコレクタ2からnバッファー層4ついでnドリフト層5に正孔の注入が生じ実線の矢印で示した正孔電流dが流れ、IGBT部がオンする。この際、pコレクタ層2の幅が小さい場合は横方向抵抗が小さいので、横方向電流による電位差をビルトイン電圧Vbi以上にするためには大きな電流が必要となり、この結果n−ドリフト層での電圧降下とMOSFET部での電圧降下が大きくなりVsbが大きくなってしまう。しかし、一旦IGBT部がオンするとpコレクタ2から注入された正孔によりn−ドリフト層5に伝導度変調が生じn−ドリフト層の内部抵抗が激減するので、オン後のVceは大幅に低くなる。このためスナップバック現象が生じてしまうのである。
まず、上記のスナップバック現象の発生のメカニズムの考察から、Si逆導通IGBTのコレクタから正孔の注入が生じる時のVbi(Si)は下式2項目のように表せ、3項目のように変換できる。
.
ここで、Rb(Si)とρb(Si)は各々Si逆導通IGBTのバッファー層の抵抗と抵抗率を、Jsb(Si)はスナップバック電流密度を示す。
これよりWp(Si)は近似的に(3)式で示すことができる。
∴
(3)
.
同様に、同じ構成のワイドギャップ半導体逆導通IGBTにおいてコレクタからの正孔の注入が生じる条件は
(4)
.
ここで、ρb(WB)はワイドギャップ半導体逆導通IGBTのバッファー層の抵抗率を、Jsb(WB)はスナップバック電流密度を示す。
(5)
.
.
逆導通IGBTのオン直前のVceがVsbであり、IceがIsbであるので、
(6)
.
(5)式に(6)式より求めたJsbを代入すると、
.
従って、同耐圧のワイドギャップ半導体逆導通IGBTとSi逆導通IGBTとでVsbを同じにするための短絡部間距離Wp(WB)とWp(Si)との間の関係は、Vsb(WB)=Vsb(Si)とすることにより(7)式となる。
(7)
.
このようにして、(2)式の係数Aを導くことができる。
(7)式より、Si逆導通IGBTに比べてワイドギャップ半導体逆導通IGBTは短絡部間距離Wp(WB)を大幅に低減できることが判る。例えば、ワイドギャップ半導体の一種である炭化ケイ素(以下、SiCと記す)半導体で構成したSiC逆導通IGBTの場合は、RonS(SiC)がRonS(Si)の約1/1000、Vbi(SiC)がVbi(Si)の約4倍なので、(7)式よりWp(SiC)がWp(Si)の約1/250となる。従って、Wp(SiC)をWp(Si)の約1/250まで大幅に低減しても、ほぼ同じVsbにできる。典型的な高耐圧Si逆導通IGBTのケースについて試算してみると、Wp(Si)は(3)式から175μmと算出でき、従ってSiC逆導通IGBTのVsbを同耐圧のSi逆導通IGBTよりも抑制できる範囲は(1)式から、次のようになる。
175μm>Wp(SiC)>0.7μm
この結果、同耐圧で同じチップサイズの場合、SiC逆導通IGBTのVsbをSi逆導通IGBTのVsbと同じにする時、Wp(SiC)を175μmまで大幅に増大できる余地が生じることになる。従って、Wp(SiC)をWp(Si)以上にならない範囲で大幅に増大してIsbを小さくすることによりVsbを大幅に小さくできる。これはスナップバック現象を大幅に抑制できることを意味するものである。
なお当然ながら、ワイドギャップ半導体で構成していることに起因して同耐圧のままで損失を低減できるという公知の効果も享受できるものである。
以下では、この種のオン電圧増大を、オン電流増大に伴うオン電圧の増大と区別するためにオン電圧劣化と記述する。
すなわち、スナップバック現象が存在する逆導通IGBTがオンする前にn+短絡部を介してIsbが流れるが、この電流は多数キャり電流であり積層欠陥の拡大を招かない。そこで、n+短絡部の幅Wnを増大しn+短絡部の面積を増大することにより積極的に多数キャりアで構成されるIsbの増大を図り、これにより逆導通IGBTの素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで、逆導通IGBTがオンする前に上昇させ、オン時点での急速オン電圧劣化を抑制することができる。
これにより第3の課題を解決し、高性能逆導通IGBTの高い信頼性を実現できる。
従って、この発明の動作方法により、少なくともワイドギャップ半導体逆導通IGBTがオンする前に所定の低いゲート電圧でMOSFET部をオンさせて前記短絡部を介して多数キャリアによる順方向電流を流し、この積層欠陥の増大を招かない多数キャリア電流により半導体装置を所定温度まで昇温させ、その後にゲート電圧を高くしてコレクタ層から少数キャリアを注入させ、逆導通IGBTをオンさせる。
これにより、すでに存在する積層欠陥の拡大のみならず、スナップバック現象によりコレクタ層からバッファー層やドリフト層に大量の少数キャリアが短時間に急激に注入されることによる積層欠陥の急速拡大も、温度上昇により積層欠陥の少数キャリアトラップ現象を抑制できるので通常のオン電圧劣化のみならず急速オン電圧劣化も抑制できる。
ワイドギャップ半導体逆導通IGBTは一旦オンすると自己発熱で温度が上昇してゆくので、通常のオン電圧劣化や急速オン電圧劣化の影響は抑制される。しかし、初動時にはワイドギャップ半導体逆導通IGBTの温度は周囲温度と同程度に低くなっている。この状態でオンさせると既に存在する積層欠陥が更に拡大しオン電圧劣化を促進し信頼性が損なわれる。
従って、少なくともワイドギャップ半導体逆導通IGBTの初動時には、この発明の動作方法により、逆導通IGBTをオンさせる前に積層欠陥の少数キャリアトラップ現象を抑制できる所定温度まで昇温させものである。これにより、初動時にもオン電圧の劣化の影響を大幅に抑制でき信頼性を向上できる。
また、動作開始後に40℃以上を維持できない場合でも、動作開始後の各オン時に本発明の動作方法を適用すると初動時と同様に甚大なオン電圧劣化の悪影響を抑制できる。
このように、この動作方法により第3の課題をより効果的に解決し、高性能逆導通IGBTの高い信頼性を実現できる。
図2は、実施の形態1にかかる半導体装置を模式的に示す断面図である。図2に示す実施の形態1にかかる半導体装置は、炭化珪素(SiC)半導体を用いて作製された例えば設計耐圧15kV級のプレーナゲート構造の逆導通IGBT100である。図2には、逆導通IGBT100の活性領域の一部のみを示す。SiC逆導通IGBT100は、例えば活性領域を囲むように耐圧構造部(不図示)を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するpn接合表面の電界強度を緩和し、所望の耐圧を実現する構造部である。
SiC逆導通IGBT100のチップサイズは8mmx8mmであり、活性領域は6mmx6mmであり、活性領域を囲んでいる耐圧構造部の幅は1mmである。活性領域中の逆導通IGBTセルはストライブ状であり、セルの幅は16ミクロンメートルである。
n+エミッタ領域108の不純物濃度は、n−ドリフト層105、n電荷蓄積層106の不純物濃度よりも高い。具体的には、n+エミッタ領域8の不純物濃度および厚さは、例えば、それぞれ5×1019cm−3および0.3μmであってもよい。p+コンタク領域10の不純物濃度および厚さは、例えば1×1019cm−3および0.3μmであってもよい。
まず、300μm厚のオフアングルn+SiC基板に厚さ170μmのnドリフト層105を、ついで11.5μm厚のnバッファー層104をエピタキシャル成長で順次形成する。更に1.5μm厚のpコレクタ層をアルミニュームのイオン注入により形成し、ついで選択的に窒素のイオン注入により1.5μm厚のn短絡部領域103とpコレクタ領域102を形成する。以下では本明細書全体に渡って、n短絡部領域およびpコレクタ領域を単にn短絡部およびpコレクタと記述する。
その後、n+SiC基板の研磨時にpコレクタ102と短絡部103を保護する保護用被覆膜をpコレクタ102上と短絡部103上に形成する。次に研磨によりn+SiC基板を完全に除去し、nドリフト層105も約20μm研磨し150μmの厚さにする。
n電荷蓄積層106をエピタキシャル成長で形成する場合は、例えば窒素を不純物としてドープしてエピタキシャル成長をさせる。
更に、p−低濃度チャネル領域109の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するpボディ領域107に不純物イオンをイオン注入する。
前記のIGBT100はTO型の高耐圧パッケージのリードフレームにダイボンデングし、更にエミッタ電極114上に結線用のAlワイヤを複数本ワイヤボンデングし、ついで保護用の高耐熱レジン(ナノテクレジン)でチップとAlワイヤを完全に被覆して半導体装置にしたのち動作試験に供する。
ゲート電圧を印加しない状態でエミッタ電極114とコレクタ電極101間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約16.4kである。また、なだれ降伏前のリーク電流は室温で3.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好である。
すなわち、本実施の形態のSiC逆導通IGBTはn+短絡部の幅は同じであるが、n+短絡部間距離Wpがはるかに小さいので、その分セル数を増やすことができトータルのn+短絡部103の占有面積を増加できるため、逆導通IGBT本来のターンオフ時のキャリアの排除機能を増加できるものである。
このような本発明になる動作方法の適用により、オン電圧の増大をもたらした積層欠陥による少数キャリアをトラップし消滅させる現象が大幅に抑制されることによるものである。
図3は、実施の形態2にかかる半導体装置を模式的に示す断面図である。上記の実施の形態1の半導体装置に比べて、nドリフト層を175μmと厚くしnバッファー層を設けていない点とn電荷蓄積層を設けていない点を除けば、その他は同じ構造である。また、製作プロセスもnドリフト層を195μmと厚くエピタキシャル成長させている点とnバッファー層およびn電荷蓄積層の形成プロセスが削除されている点を除けばほぼ同じである。
ゲート電圧を印加しない状態でエミッタ電極214とコレクタ電極201間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は17.8kV付近である。また、なだれ降伏前のリーク電流は室温で1.5×10−3A/cm2以下、250℃の高温でも3×10−2A/cm2以下と良好である。
ゲート電極212に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加すると約2.7Vのビルトイン電圧以上でオン電流が流れ、スナップバック現象は観察されない。コレクタ−エミッタ間電圧(以下Vce)が5VでのJceは約80A/cm2と良好である。
以上に説明したように、実施の形態2にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ更なる高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高いSiC逆導通IGBT200を実現できる。
図4は、実施の形態3にかかる半導体装置を模式的に示す断面図である。設計耐圧30kVのSiC逆導通IGBTであり、スナップバック現象を抑制するためにパイロットIGBT領域を設けており、図4には、その1/2と逆導通IGBT1セル分とが示されている。
本SiC逆導通IGBT300は上記のパイロットIGBT領域を設けた点と、n−ドリフト層305とpコレクタ層302およびnバッファー層304の濃度と厚さが異なる点を除けば、その他の構造は実施の形態1とほぼ同じである。
300μm厚のオフアングルn+SiC基板に厚さ320μmのn−ドリフト層305を、ついで17μm厚のnバッファー層304をエピタキシャル成長で順次形成する。更に1.5μm厚のpコレクタ層をエピタキシャル成長する。ついで1.5μm厚のn短絡部303を公知のホトリソ技術を用いて選択的に窒素のイオン注入することにより順次形成する。
その後、n+SiC基板の研磨時にpコレクタ302と短絡部303を保護する保護用被覆膜をpコレクタ302上と短絡部303上に形成する。次に研磨によりn+SiC基板を完全に除去し、nドリフト層303も約20μm研磨し300μmの厚さにする。
ゲート電圧を印加しない状態でエミッタ電極314とコレクタ電極301間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は31.2kV付近であった。また、なだれ降伏前のリーク電流は室温で6.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好であった。
図5は、実施の形態4にかかる半導体装置を模式的に示す断面図である。上記の実施の形態1の半導体装置に比べて、n+短絡部403の幅Wnを12μm、短絡部間の距離すなわちpコレクタ402の幅Wpを4μmとしている点を除けば、その他は同じ構造である。これにより、実施の形態4にかかるSiC逆導通IGBTは、前記の実施形態1に比べて更により高い信頼性を実現するものである。
ゲート電圧を印加しない状態でエミッタ電極413とコレクタ電極401間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は17.3kV付近である。また、なだれ降伏前のリーク電流は室温で2.3×10−3A/cm2以下、250℃の高温でも2.8×10−2A/cm2以下と良好である。
ゲート電極412に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加すると約2.7Vのビルトイン電圧以上でオン電流が流れ、スナップバック現象は観察されなかい。コレクタ−エミッタ間電圧Vceが5VでのJceは約60A/cm2と良好である。
但し、一旦動作を開始し動作試験実施中には素子温度が自己発熱で100℃以上に高くなっているので、前記の積層欠陥のトラップ現象が抑制されるためこのようなオン電圧が劣化している素子でも著しく電力損失が増える等の実害は生じない。
実施の形態1においてn+短絡部203の幅Wnを2μm、短絡部間の距離すなわちpコレクタ202の幅Wpを14μmとしたWn/Wpが約0.14のSiC逆導通IGBTにこの耐久オン・オフ繰り返し動作試験を試みると、20回程度の繰り返し時にオン電圧が15V以上に増大し容易に破損してしまう。
一方、本実施の形態4のSiC逆導通IGBTの場合は100回以上繰り返しても破壊する素子は発生することはなく、より高い信頼性を実現できている。これは上記のWn/Wpを大きくしたことによる本実施の形態の効果である。
図6は、実施の形態5にかかる半導体装置を模式的に示す断面図である。上記の実施の形態4の半導体装置に比べて、n+短絡部503の幅Wnを2.5μm、短絡部間の距離すなわちpコレクタ502の幅Wpを1.5μmとし、セル内に4組のn+短絡部とpコレクタを設けた点を除けば、その他は同じ構造である。
ゲート電圧を印加しない状態でエミッタ電極513とコレクタ電極501間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は17.1kV付近である。また、なだれ降伏前のリーク電流は室温で2.5×10−3A/cm2以下、250℃の高温でも3.1×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極512の電圧が20VでのJceは約85A/cm2と良好であり実施の形態4に比べて大幅に増加できる。これは一定オン電流でのオン電圧を低減できることでもあり電力損失の低減ができる。これらは本実施の形態5の効果である。また、ターンオフ時間は0.9μsである。
2、102,202,302、402、502 :pコレクタ
3、103,203,303、403、503 :n+短絡部
4、104、304、404、504 :nバッファー層
5、105,205,305、405、505 :n−ドリフト層
6、106,306、406、506 :n電荷蓄積層
7、107,207,307、407、507 :pボディ領域
8、108,208,308、408、508 :n+エミッタ領域
9、109,209,309、409、509 :p−チャネル領域
10、110,210,310、410、510:p+コンタクト領域
11,111、211,311、411、511:ゲート酸化膜
12,112,212,312、412、512:ゲート電極
13、113,213,313、413、513:エミッタ電極
14 :pコレクタ接合中央部
Claims (2)
- ワイドギャップ半導体で形成された逆導通IGBT半導体装置であり、ドリフト層とバッファー層を有する逆導通IGBT半導体装置、もしくはドリフト層をより厚くしバッファー層は設けていない逆導通IGBT半導体装置において、
コレクタ電極とエミッタ電極間に順方向電圧を印加し且つゲート電極とエミッタ電極間にも低いゲート電圧を印加して順方向バイアス状態にして、エミッタ領域とコレクタ短絡部を介して多数キャリアのみによる順方向電流を流し、この電流による自己発熱により前記逆導通IGBT半導体装置を積層欠陥の少数キャリアトラップ現象を抑制できる所定の温度に昇温させた後に、コレクタ領域からドリフト層に少数キャリアが注入されるように、前記ゲート電圧をより高い電圧に制御して逆導通IGBT半導体装置をバイポーラ動作させることを特徴とする逆導通IGBT半導体装置の動作方法。
- 第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の裏面に設けられた第1導電型の第2半導体層と、前記第1導電型の第2半導体層の裏面に設けられた第2導電型の第1半導体層を備え、更に前記第2導電型の第1半導体層を貫通する複数の第1導電型の第1半導体領域とを備え、
前記第1導電型の第1半導体層のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域と、
前記各々の第2導電型の第1半導体領域と前記第1導電型の第2半導体領域とに接する第1の主電極と、
前記各々の第2導電型の第1半導体領域の、前記各々の第1導電型の第2半導体領域と前記第1導電型の第1半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層と前記複数の第1導電型の第1半導体領域との裏面に接する第2の主電極とを備えた活性領域を含む半導体装置であり、各半導体層と各半導体領域がワイドギャップ半導体から構成されている逆導通IGBT半導体装置において、
前記第1の主電極と前記第2の主電極間に順方向電圧を印加し且つ前記制御電極と前記第1の主電極間にも低い電圧を印加して順方向バイアス状態にし、前記第1導電型の第2半導体領域と前記第1導電型の第1半導体領域を介して多数キャリアのみによる順方向電流を流し、この電流による自己発熱により前記逆導通IGBT半導体装置を積層欠陥の少数キャリアトラップ現象を抑制できる40℃以上の温度に昇温させた後に、前記第2導電型の第1半導体層から前記第1導電型の第1半導体層に少数キャリアが注入されるように前記制御電極と前記第1の主電極間の電圧をより高い電圧に制御して逆導通IGBT半導体装置をバイポーラ動作させることを特徴とする逆導通IGBT半導体装置の動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016207074A JP6232687B2 (ja) | 2016-10-21 | 2016-10-21 | 半導体装置とその動作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016207074A JP6232687B2 (ja) | 2016-10-21 | 2016-10-21 | 半導体装置とその動作方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012171456A Division JP2014022708A (ja) | 2012-07-17 | 2012-07-17 | 半導体装置とその動作方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017165059A Division JP2017228790A (ja) | 2017-08-30 | 2017-08-30 | 半導体装置とその動作方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2017011319A JP2017011319A (ja) | 2017-01-12 |
JP2017011319A5 JP2017011319A5 (ja) | 2017-06-08 |
JP6232687B2 true JP6232687B2 (ja) | 2017-11-22 |
Family
ID=57764483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016207074A Active JP6232687B2 (ja) | 2016-10-21 | 2016-10-21 | 半導体装置とその動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6232687B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11824056B2 (en) | 2021-01-29 | 2023-11-21 | Kabushiki Kaisha Toshiba | Trench gate IGBT with carrier trap under the control electrode |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111048585B (zh) * | 2019-12-11 | 2021-06-11 | 四川大学 | 一种含有背面槽型介质及浮空区的逆导型igbt |
CN117116938B (zh) * | 2023-10-24 | 2024-01-23 | 上海功成半导体科技有限公司 | 一种功率器件及其制备方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7544970B2 (en) * | 2003-08-22 | 2009-06-09 | The Kansai Electric Power Co., Inc. | Semiconductor device and method of producing the same, and power conversion apparatus incorporating this semiconductor device |
WO2008015764A1 (fr) * | 2006-08-04 | 2008-02-07 | The Kansai Electric Power Co., Inc. | Procédé de fonctionnement d'un dispositif semi-conducteur bipolaire et dispositif semi-conducteur bipolaire |
JP2011187693A (ja) * | 2010-03-09 | 2011-09-22 | Toshiba Corp | 半導体装置 |
JP2012099630A (ja) * | 2010-11-02 | 2012-05-24 | Panasonic Corp | 半導体装置および電力変換器 |
-
2016
- 2016-10-21 JP JP2016207074A patent/JP6232687B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11824056B2 (en) | 2021-01-29 | 2023-11-21 | Kabushiki Kaisha Toshiba | Trench gate IGBT with carrier trap under the control electrode |
Also Published As
Publication number | Publication date |
---|---|
JP2017011319A (ja) | 2017-01-12 |
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