JP6223295B2 - 撮像素子、その制御方法およびコンピュータプログラム、並びに撮像装置 - Google Patents
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Description
(1)第1の画素群から得られる電圧信号に応じた第1の画像信号を撮像する際に用いられる制御情報を生成する制御情報生成部。
(2)第2の画素群から得られる電圧信号に応じた第2の画像信号を画像表示のための画像表示信号として出力する出力手段。
しかしながら、合焦処理も含めた、高フレームレート駆動では、撮像素子の信号を画像処理エンジンへ送信する際に、大量のデータを送信する必要があり、消費電力への影響が懸念されている。
(1)操作部110の撮影スイッチからの指示に応じて静止画撮影の動作を開始する。
(2)信号処理部B106が、撮像部105からの信号から測光データを検出し、その結果を制御部111に送信する。
(3)測光データに基づいて、制御部111が光学系101を制御する。
(4)撮像素子部102において、静止画記録用の露光と撮像信号(画素信号)の出力を行う。
(5)信号処理部B106が、撮像素子部102からの画素信号を記録用の画像データに変換して画像記録部109に送るとともに、表示用の画像データにも変換して画像表示部108に送る。これにより、画像記録部109が着脱可能なメモリに画像データを記録し、画像表示部108が画像データを表示する。
(6)表示画像の制御に戻る。
Y = 0.299×R +0.587×G +0.114×B
Cb = -0.172×R -0.339×G +0.511×B
Cr = 0.511×R -0.428×G -0.083×B
ここで、Yは輝度信号、Cr、Cbは色差信号である。
本実施例では、図7cの具体的な処理動作の例について説明する。
Claims (17)
- 二次元に配列された複数の画素を有する撮像手段と、
前記撮像手段から出力された画素信号に所定の信号処理を施す信号処理手段と、
前記撮像手段または前記信号処理手段から出力された画素信号を外部に出力する出力手段と、を備え、
前記画素の配列は、それぞれが複数の行からなる第1の配列と第2の配列を含み、
第1の処理モードにおいて、前記信号処理手段が前記第1の配列の画素から読み出された第1の画素信号および前記第2の配列の画素から読み出された第2の画素信号に前記所定の信号処理を施さず、
第2の処理モードにおいて、前記信号処理手段が前記第1の画素信号に前記所定の信号処理を施し、前記第2の画素信号には前記所定の信号処理を施さず、
第3の処理モードにおいて、前記信号処理手段が前記第1および第2の画素信号に前記所定の信号処理を施すことを特徴とする撮像素子。 - 前記信号処理手段および前記出力手段は、同一半導体チップ上に形成されていることを特徴とする請求項1に記載の撮像素子。
- 前記撮像手段および前記信号処理手段は、同一半導体チップ上に形成されていることを特徴とする請求項1に記載の撮像素子。
- 前記撮像手段および前記出力手段は、同一半導体チップ上に形成されていることを特徴とする請求項1に記載の撮像素子。
- 前記撮像手段、前記信号処理手段、および前記出力手段は、同一半導体チップ上に形成されていることを特徴とする請求項1に記載の撮像素子。
- 前記所定の信号処理は、前記画素信号の少なくとも一部のデータ量を削減するための処理を含むことを特徴とする請求項1乃至5のいずれか1項に記載の撮像素子。
- 前記所定の信号処理は、YUVフォーマットへの変換処理を含むことを特徴とする請求項1乃至5のいずれか1項に記載の撮像素子。
- 前記第2の処理モードにおいて、前記出力手段が前記第1および第2の画素信号をシリアル通信で出力し、
前記第3の処理モードにおいて、前記出力手段が前記第1および第2の画素信号をパラレル通信で出力することを特徴とする請求項1乃至7のいずれか1項に記載の撮像素子。 - 前記第2又は第3の処理モードにおけるフレームレートは、前記第1の処理モードのフレームレートよりも高いことを特徴とする請求項1乃至8のいずれか1項に記載の撮像素子。
- 二次元に配列された複数の画素を有する撮像手段と、前記撮像手段から出力された画素信号に第1の信号処理を行う第1の信号処理手段と、前記撮像手段または前記第1の信号処理手段から出力された画素信号を外部に出力する出力手段と、を備えた撮像素子と、
前記撮像素子から出力された画素信号に第2の信号処理を行う第2の信号処理手段と、
前記撮像素子および前記第2の信号処理手段を制御する制御手段と、を有し、
前記画素の配列は、それぞれが複数の行からなる第1の配列と第2の配列を含み、
前記制御手段は、第1の処理モードにおいて、前記第1の信号処理手段が前記第1の配列の画素から読み出された第1の画素信号および前記第2の配列の画素から読み出された第2の画素信号に前記第1の信号処理を施さずに、前記第2の信号処理手段が前記撮像素子から出力された前記第1の画素信号および前記第2の画素信号に前記第2の信号処理を施し、第2の処理モードにおいて、前記第1の信号処理手段が前記第1の画素信号に前記第1の信号処理を施し、前記第2の画素信号には前記第1の信号処理を施さないとともに、前記第2の信号処理手段が前記第2の画素信号に前記第2の信号処理を施し、第3の処理モードにおいて、前記第1の信号処理手段が前記第1および第2の画素信号に前記第1の信号処理を施すように制御することを特徴とする撮像装置。 - 前記第1の信号処理は、前記画素信号の少なくとも一部のデータ量を削減するための処理を含み、前記第2の信号処理は、前記画素信号から画像データを生成する処理を含むことを特徴とする請求項10に記載の撮像装置。
- 前記第2の信号処理手段は、前記第1の画素信号から前記画像データを生成し、前記第2の配列の画素から読み出された第2の画素信号から、前記画像データを生成するための画像処理パラメータを生成することを特徴とする請求項11に記載の撮像装置。
- 前記第2の処理モードにおいて、前記出力手段が前記第1および第2の画素信号をシリアル通信で出力し、
前記第3の処理モードにおいて、前記出力手段が前記第1および第2の画素信号をパラレル通信で出力することを特徴とする請求項10乃至12のいずれか1項に記載の撮像装置。 - 動画撮影モードと静止画撮影モードのいずれかを設定する設定手段を有し、
前記制御手段は、前記設定手段により設定された撮影モードに応じて、前記第1の処理モード、前記第2の処理モード、および前記第3の処理モードのいずれかを設定するように制御することを特徴とする請求項10乃至13のいずれか1項に記載の撮像装置。 - 二次元に配列された複数の画素を有する撮像手段と、前記撮像手段から出力された画素信号に所定の信号処理を施す信号処理手段と、前記撮像手段または前記信号処理手段から出力された画素信号を外部に出力する出力手段と、を備えた撮像素子の制御方法であって、
前記画素の配列は、それぞれが複数の行からなる第1の配列と第2の配列を含み、
第1の処理モードにおいて、前記信号処理手段が前記第1の配列の画素から読み出された第1の画素信号および前記第2の配列の画素から読み出された第2の画素信号に前記所定の信号処理を施さずに前記出力手段が出力し、第2の処理モードにおいて、前記信号処理手段が前記第1の画素信号に前記所定の信号処理を施し、前記第2の画素信号には前記所定の信号処理を施さずに前記出力手段が出力し、第3の処理モードにおいて、前記信号処理手段が前記第1および第2の画素信号に前記所定の信号処理を施してから前記出力手段が出力するよう動作させる工程を備えることを特徴とする制御方法。 - 請求項15に記載の制御方法をコンピュータに実行させるためのプログラム。
- 請求項15に記載の制御方法をコンピュータに実行させるためのプログラムを記憶したコンピュータが読み取り可能な記憶媒体。
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