JP6179149B2 - データ処理装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 38
- 239000000872 buffer Substances 0.000 description 29
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 11
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 11
- 101100421142 Mus musculus Selenon gene Proteins 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 102100028138 F-box/WD repeat-containing protein 7 Human genes 0.000 description 1
- 101001060231 Homo sapiens F-box/WD repeat-containing protein 7 Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 101150055492 sel-11 gene Proteins 0.000 description 1
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- G06F13/40—Bus structure
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- Information Transfer Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
A0×B0=F0
A1×B1=F1
A2×B2=F2
A3×B0=F3
A4×B1=F4
A5×B2=F5
A6×B0=F6
A7×B1=F7
A8×B2=F8
A9×B0=F9
A10×B1=F10
A11×B2=F11
A0×B0+C0+D0=F0
A1×B1+C1+D1=F1
A2×B2+C2+D2=F2
A3×B0+C3+D3=F3
A4×B1+C4+D4=F4
A5×B2+C5+D5=F5
A6×B0+C0+D6=F6
A7×B1+C1+D7=F7
A8×B2+C2+D8=F8
A9×B0+C3+D9=F9
A10×B1+C4+D10=F10
A11×B2+C5+D11=F11
SH=FS−BS+512
=464−0+512
=976ビット
BSt=SZ+BS
=48+0
=48ビット
BS=BSt
=48ビット
n>BS/16
n>0/16
n>0
SH=FS−BS+512
=0−48+512
=464ビット
BSt=SZ+BS
=512+48
=560ビット
BS=BSt−512
=560−512
=48ビット
n>BS/16
n>48/16
n>3
SH=FS−BS+512
=0−48+512
=464ビット
BSt=SZ+BS
=112+48
=160ビット
BS=BSt
=160ビット
n>BS/16
n>48/16
n>3
SH=FS−BS+512
=464−160+512
=816ビット
BSt=SZ+BS
=48+160
=208ビット
BS=BSt
=208ビット
n>BS/16
n>160/16
n>10
SH=FS−BS+512
=0−208+512
=304ビット
BSt=SZ+BS
=512+208
=720ビット
BS=BSt−512
=720−512
=208ビット
n>BS/16
n>208/16
n>13
SH=FS−BS+512
=0−208+512
=304ビット
BSt=SZ+BS
=112+208
=320ビット
BS=BSt
=320ビット
n>BS/16
n>208/16
n>13
102 メモリ
103A〜103F ダイレクトメモリアクセスコントローラ
104 データ処理回路
105A〜105F ファーストインファーストアウト回路
106 演算部
701 演算部
703 セレクタ
704 バッファ
705 シフト選択回路
707 ゲート回路
801 シフト回路
Claims (4)
- サイクル毎に第1のビット長の第1のデータを入力し、前記第1のデータ内の先頭の無効データを削除するように前記第1のデータをシフトし、前記第1のビット長の2倍の第2のビット長の第2のデータを出力するシフト回路と、
前記第2のデータの前半の前記第1のビット長のデータ又は前記第1のビット長の第3のデータを選択し、前記第1のビット長の第4のデータを出力する第1のセレクタと、
前記第4のデータと前記第2のデータの後半の前記第1のビット長のデータを結合した第5のデータ内の有効データが前記第1のビット長以上である場合に、前記第5のデータの前半の前記第1のビット長のデータを切り出して出力するゲート回路と、
前記第5のデータ内の有効データが前記第1のビット長未満である場合には、前記第5のデータの前半の前記第1のビット長のデータを選択し、前記第5のデータ内の有効データが前記第1のビット長以上である場合には、前記第5のデータの後半の前記第1のビット長のデータを選択し、前記第1のビット長の前記第3のデータを前記第1のセレクタに出力する第2のセレクタとを有し、
前記第1のセレクタは、前記第3のデータ内の有効データの領域については前記第3のデータを選択し、前記第3のデータ内の無効データの領域については前記第2のデータの前半の前記第1のビット長のデータを選択し、
前記シフト回路は、前記第1のデータ内の無効データ及び前記第3のデータ内の無効データを削除するように前記第1のデータをシフトし、
前記第1のセレクタは、前記第3のデータ内の無効データと前記第1のデータ内の無効データを削除し、前記第3のデータ内の有効データと前記第1のデータ内の有効データを結合した前記第4のデータを出力することを特徴とするデータ処理装置。 - さらに、前記ゲート回路により出力されたデータを用いて演算を行う演算部を有することを特徴とする請求項1記載のデータ処理装置。
- さらに、サイクル毎に前記第1のビット長の前記第1のデータを読み出して前記シフト回路に出力するメモリを有することを特徴とする請求項1又は2記載のデータ処理装置。
- さらに、前記ゲート回路及び前記演算部間に設けられるファーストインファーストアウト回路を有することを特徴とする請求項2記載のデータ処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013056569A JP6179149B2 (ja) | 2013-03-19 | 2013-03-19 | データ処理装置 |
US14/180,758 US20140289491A1 (en) | 2013-03-19 | 2014-02-14 | Data processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013056569A JP6179149B2 (ja) | 2013-03-19 | 2013-03-19 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014182584A JP2014182584A (ja) | 2014-09-29 |
JP6179149B2 true JP6179149B2 (ja) | 2017-08-16 |
Family
ID=51570024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013056569A Expired - Fee Related JP6179149B2 (ja) | 2013-03-19 | 2013-03-19 | データ処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20140289491A1 (ja) |
JP (1) | JP6179149B2 (ja) |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5237701A (en) * | 1989-03-31 | 1993-08-17 | Ampex Systems Corporation | Data unpacker using a pack ratio control signal for unpacked parallel fixed m-bit width into parallel variable n-bit width word |
JPH06332793A (ja) * | 1993-05-20 | 1994-12-02 | Nec Eng Ltd | データアライメント回路 |
US6108722A (en) * | 1996-09-13 | 2000-08-22 | Silicon Grpahics, Inc. | Direct memory access apparatus for transferring a block of data having discontinous addresses using an address calculating circuit |
JP2002358288A (ja) * | 2001-05-31 | 2002-12-13 | Hitachi Ltd | 半導体集積回路及びコンピュータ読取り可能な記録媒体 |
JP2003084751A (ja) * | 2001-07-02 | 2003-03-19 | Hitachi Ltd | 表示制御装置およびマイクロコンピュータならびにグラフィックシステム |
JP2003067321A (ja) * | 2001-08-28 | 2003-03-07 | Hitachi Ltd | データ転送装置及び該データ転送装置内に具備されるアライナ |
EP1369878A1 (en) * | 2002-06-04 | 2003-12-10 | Infineon Technologies AG | System for testing a group of functionally independent memories and for replacing failing memory words |
US7275147B2 (en) * | 2003-03-31 | 2007-09-25 | Hitachi, Ltd. | Method and apparatus for data alignment and parsing in SIMD computer architecture |
TWI244033B (en) * | 2003-11-26 | 2005-11-21 | Sunplus Technology Co Ltd | Processor capable of cross-boundary alignment of a plurality of register data and method of the same |
US7334116B2 (en) * | 2004-10-06 | 2008-02-19 | Sony Computer Entertainment Inc. | Bit manipulation on data in a bitstream that is stored in a memory having an address boundary length |
US7461214B2 (en) * | 2005-11-15 | 2008-12-02 | Agere Systems Inc. | Method and system for accessing a single port memory |
EP1826937A1 (en) * | 2006-02-27 | 2007-08-29 | STMicroelectronics S.r.l. | Transmitter and receiver with efficient memory management in rate matching processes |
US7834658B1 (en) * | 2006-04-18 | 2010-11-16 | Xilinx, Inc. | Interface generation for coupling to a high-bandwidth interface |
US8036484B2 (en) * | 2007-10-16 | 2011-10-11 | Broadcom Corporation | In-place averaging of packed pixel data |
US20140019650A1 (en) * | 2012-07-10 | 2014-01-16 | Zhi Bin Li | Multi-Write Bit-Fill FIFO |
-
2013
- 2013-03-19 JP JP2013056569A patent/JP6179149B2/ja not_active Expired - Fee Related
-
2014
- 2014-02-14 US US14/180,758 patent/US20140289491A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2014182584A (ja) | 2014-09-29 |
US20140289491A1 (en) | 2014-09-25 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160914 |
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|
R150 | Certificate of patent or registration of utility model |
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