JP6099956B2 - 半導体装置 - Google Patents
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Description
まず、第1導電型の半導体基板表面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート電極の一端の前記半導体基板表面に配置されたLOCOS酸化膜と、前記LOCOS酸化膜の下部に配置された第1の第2導電型オフセット拡散層と、前記第1の第2導電型オフセット拡散層に接して配置された第2の第2導電型オフセット拡散層と、前記第2の第2導電型オフセット拡散層上に設けたコンタクトホールと、前記第2の第2導電型オフセット拡散層に接して配置された第1の第2導電型高濃度拡散層と、前記ゲート電極の他端の前記半導体基板表面に配置された第2の第2導電型高濃度拡散層と、を有する半導体装置とした。
また、前記コンタクトホールは、前記第2の第2導電型オフセット拡散層上にあって、平面視的に長方形であることを特徴とする半導体装置とした。
図1に本発明の実施例であるLOCOSオフセット型MOSトランジスタの断面図を示す。以下の説明では、Nチャネル型MOSトランジスタを例に挙げる。
002 P型半導体基板
010 ゲート絶縁膜
011 LOCOS酸化膜
012 層間膜
021 ソース高濃度拡散層
022 N型ソース高濃度拡散層
023 ドレイン高濃度拡散層
024 N型ドレイン高濃度拡散層
031 オフセット拡散層
032 第1のN型オフセット拡散層
033 第2のN型オフセット拡散層
041 ゲート電極
042 コンタクトホール
043 長方形のコンタクトホール
044 メタル配線
Claims (4)
- 第1導電型の半導体基板と、
前記半導体基板の表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の一端に、前記ゲート電極と重なる部分を有して前記半導体基板表面に配置されたLOCOS酸化膜と、
前記LOCOS酸化膜の下部に配置された第1の第2導電型オフセット拡散層と、
前記第1の第2導電型オフセット拡散層に接して、前記LOCOS酸化膜の端部であった領域の下に配置された第2の第2導電型オフセット拡散層と、
前記第2の第2導電型オフセット拡散層上に設けた第1のコンタクトホールと、
前記第2の第2導電型オフセット拡散層に接して前記LOCOS酸化膜端の前記半導体基板表面に配置された第2導電型のドレイン高濃度拡散層と、
前記ドレイン高濃度拡散層上に設けた第2のコンタクトホールと、
前記第1のコンタクトホールを介して前記第2の第2導電型オフセット拡散層と接続され、前記第2のコンタクトホールを介して前記ドレイン高濃度拡散層と接続されたメタル配線と、
前記ゲート電極の他端の前記半導体基板表面に配置された第2導電型のソース高濃度拡散層と、
を有する半導体装置。 - 前記第1の第2導電型オフセット拡散層は、平面視的に前記ドレイン高濃度拡散層を囲むように配置されていることを特徴とする請求項1記載の半導体装置。
- 前記第1のコンタクトホールは、前記第2の第2導電型オフセット拡散層上にあって、平面視的に長方形であることを特徴とする請求項1または請求項2記載の半導体装置。
- 前記第1の第2導電型オフセット拡散層の不純物濃度は、前記第2の第2導電型オフセット拡散層の不純物濃度よりも低く、前記第2の第2導電型オフセット拡散層の不純物濃度は、前記ドレイン高濃度拡散層の不純物濃度よりも低いことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
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