JP6099956B2

JP6099956B2 - 半導体装置

Info

Publication number: JP6099956B2
Application number: JP2012269759A
Authority: JP
Inventors: 裕一郎北島
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2012-12-10
Filing date: 2012-12-10
Publication date: 2017-03-22
Anticipated expiration: 2032-12-10
Also published as: JP2014116468A

Description

本発明は高耐圧を有するＬＯＣＯＳオフセット型電界効果トランジスタを含む半導体装置に関する。

高電圧での動作を要求される電界効果トランジスタ（以降ＭＯＳトランジスタ）において、代表的な構造としてＬＯＣＯＳオフセット型ＭＯＳトランジスタの構造が挙げられる。図２にＬＯＣＯＳオフセット型ＭＯＳトランジスタの構造を示す。本構造は、半導体基板００１表面に形成されたゲート絶縁膜０１０上にゲート電極０４１が形成されており、ゲート電極０４１端の片側にＬＯＣＯＳ酸化膜０１１およびオフセット拡散層０３１が形成されている。ゲート電極０４１のもう一方端には、ソース電極となるソース高濃度拡散層０２１が形成されている。また、半導体基板００１表面にはオフセット拡散層０３１と接するようにドレイン電極となるドレイン高濃度拡散層０２３が形成されている。

本構造では、ゲート絶縁膜０１０が薄い場合においてもゲート電極０４１端に配置されたＬＯＣＯＳ酸化膜０１１により、ゲート電極０４１とドレイン電極間にかかる電界が緩和され、ドレイン電極に高電圧を印加することが可能となる。しかし、図２に示す構造では、オフセット拡散層０３１とドレイン高濃度拡散層０２３の接する部分が少ないために抵抗が大きくなり、電流供給能力が低下し、電界集中がおきやすいという課題があった。この課題を解決する方法として、オフセット拡散層０３１をドレイン高濃度拡散層０２３側に延在させ、接合部を大きく形成する方法が挙げられる。本方法では、オフセット拡散層０３１とドレイン拡散層の接合部を大きく形成することにより、低抵抗化および電界の緩和を行なっている。（例えば特許文献１参照）

特開平０５−２４３２６４号公報

しかしながら、特許文献１に示されているＬＯＣＯＳオフセット型ＭＯＳトランジスタでは、ＬＯＣＯＳ酸化膜のバーズビーク形状のばらつき、オフセット拡散層の拡散ばらつき、ＬＯＣＯＳ酸化膜のエッチングばらつきにより接合部分の大きさが変わることになる。これにより、抵抗値、耐圧にばらつきを発生させることになる。また、本方法では、根本的に少ない接合部分を少し大きくする程度の施策のため、ドレイン電極に印加される電圧が３０Ｖ以上の動作環境においては、狭まった接合部分において電流の集中、電界の集中が発生し、十分な耐圧が得られないという問題がある。

上記の課題を解決するために、本発明は以下の手段を用いた。
まず、第１導電型の半導体基板表面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート電極の一端の前記半導体基板表面に配置されたＬＯＣＯＳ酸化膜と、前記ＬＯＣＯＳ酸化膜の下部に配置された第１の第２導電型オフセット拡散層と、前記第１の第２導電型オフセット拡散層に接して配置された第２の第２導電型オフセット拡散層と、前記第２の第２導電型オフセット拡散層上に設けたコンタクトホールと、前記第２の第２導電型オフセット拡散層に接して配置された第１の第２導電型高濃度拡散層と、前記ゲート電極の他端の前記半導体基板表面に配置された第２の第２導電型高濃度拡散層と、を有する半導体装置とした。

また、前記第１の第２導電型オフセット拡散層は、平面視的に前記第１の第２導電型高濃度拡散層を囲むように配置されていることを特徴とする半導体装置とした。
また、前記コンタクトホールは、前記第２の第２導電型オフセット拡散層上にあって、平面視的に長方形であることを特徴とする半導体装置とした。

そして、前記第１の第２導電型オフセット拡散層の不純物濃度は、前記第２の第２導電型オフセット拡散層の不純物濃度よりも低く、前記第２の第２導電型オフセット拡散層の不純物濃度は、前記第１の第２導電型高濃度拡散層の不純物濃度よりも低いことを特徴とする半導体装置とした。

高耐圧を有するＬＯＣＯＳオフセット型電界効果トランジスタにおいて、第１のオフセット拡散層と高濃度拡散層の接触部分に第２のオフセット拡散層を形成し、接合部分の低抵抗化および電界の緩和を行ないつつ、高濃度拡散層側のＬＯＣＯＳ酸化膜端に長方形のコンタクトホールを形成することで電流集中も緩和することが可能となり、高耐圧かつ低抵抗であるＬＯＣＯＳオフセット型電界効果トランジスタを提供することが可能となる。

本発明の実施例であるＬＯＣＯＳオフセット型ＭＯＳトランジスタの模式断面図である。従来のＬＯＣＯＳオフセット型ＭＯＳトランジスタの模式断面図である。本発明の実施例であるＬＯＣＯＳオフセット型ＭＯＳトランジスタの模式平面図である。

以下、本発明による実施の形態について図面を用いて詳細に説明を行なう。
図１に本発明の実施例であるＬＯＣＯＳオフセット型ＭＯＳトランジスタの断面図を示す。以下の説明では、Ｎチャネル型ＭＯＳトランジスタを例に挙げる。

半導体基板００２上に形成されたゲート絶縁膜０１０の上にゲート電極０４１が形成されている。ゲート電極０４１の一端には、ソース電極０４２となるＮ型ソース高濃度拡散層０２２が半導体基板００２表面に形成されている。また、ゲート電極０４１の他端には、ＬＯＣＯＳ酸化膜０１１が形成されている。ＬＯＣＯＳ酸化膜０１１はゲート絶縁膜０１０と連なって半導体基板００２上に形成されており、ゲート電極０４１はＬＯＣＯＳ酸化膜０１１に被るように配置されている。ＬＯＣＯＳ酸化膜０１１直下の半導体基板００２表面には、第１のＮ型オフセット拡散層０３２が配置されている。ゲート電極０４１とは反対のＬＯＣＯＳ酸化膜０１１端のシリコン基板表面にはドレイン電極となるＮ型ドレイン高濃度拡散層０２４が形成されている。これらの上には、メタル配線０４４と分離する為の層間膜０１２が形成されている。Ｎ型ドレイン高濃度拡散層０２４側のＬＯＣＯＳ酸化膜０１１端には層間膜０１２を貫通して、コンタクトホール０４３が形成されている。

図３は本発明による実施の形態を示す平面図である。コンタクトホール０４３は平面図に示されるように長方形の形状となっている。平面図ではＮ型ドレイン高濃度拡散層０２４と第１のＮ型オフセット拡散層０３２の接触領域にコンタクトホール０４３は配置され、その下には第２のＮ型オフセット拡散層０３３が形成されている。この第２のＮ型オフセット拡散層０３３は、図１に示すように半導体基板００２の表面からの深さ方向に対して、Ｎ型ドレイン高濃度拡散層０２４とＮ型オフセット拡散層の接触部分を覆うように形成されており、図３に示すように平面図で見た場合（平面視的）にゲート電極０４１側のＮ型高濃度拡散層と第１のオフセット拡散層を覆うように形成されている。Ｎ型ドレイン高濃度拡散層０２４およびＮ型ソース高濃度拡散層０２２上にもコンタクトホール０４２が複数形成され、それぞれメタル配線０４４に接続される。

上記の第１のＮ型オフセット拡散層０３２、第２のＮ型オフセット拡散層０３３およびＮ型ドレイン高濃度拡散層０２４は、不純物濃度がそれぞれ異なる。Ｎ型ドレイン高濃度拡散層０２４がもっとも濃く１×１０¹⁹ａｔｏｍ／ｃｍ³以上の濃度、第２のＮ型オフセット拡散層０３３が次に濃く１×１０¹⁸ａｔｏｍ／ｃｍ³前後の濃度、第１のＮ型オフセット拡散層０３２は最も薄く１×１０¹⁷ａｔｏｍ／ｃｍ³程度の濃度で形成する。第１のＮ型オフセット拡散層０３２および第２のＮ型オフセット拡散層０３３の濃度は、使用する電圧によって濃度を調整する。第２のＮ型オフセット拡散層０３３は、第１のＮ型オフセット拡散層０３２とＮ型ドレイン高濃度拡散層０２４の接する領域が少ないことによる抵抗の増加や電界の集中を緩和する役割があるため、半導体基板００２表面から十分に深い位置まで形成する。

なお、一例であるが、第２のＮ型オフセット拡散層０３３は、その直上に位置する長方形のコンタクトホール０４３を開口後、この開口部０４３を介して不純物のイオン注入することで形成できる。また、図３に示すように第１のオフセット拡散層はＮ型ドレイン高濃度拡散層０２４を平面的に覆うように形成する。もし、第１のＮ型オフセット拡散層０３２でＮ型ドレイン高濃度拡散層０２４を平面的に覆わなかったとすると、平面視的に長方形のコンタクト０４３が半導体基板００２と電気的に導通する可能性があるためである。

以上により、第２のオフセット拡散層を形成することにより、Ｎ型オフセット拡散層とＮ型ドレイン高濃度拡散層の少ない接触が第２のオフセット拡散層を介して十分な接触となり、従来技術において課題となっていた抵抗の増加を抑えつつ、電界の集中を緩和する構造となっている。さらに従来のＮ型ドレイン高濃度拡散層に上に形成するコンタクトホールに加え、第２のＮ型オフセット拡散層の上に長方形のコンタクトを配置することで電流の経路を増やすことで、電流が長方形のコンタクトホールの経路とコンタクトホールの経路に分散され、電流の集中も緩和する構造でもある。長方形のコンタクトホールは第２のＮ型オフセット拡散層よって、本発明によるＬＯＣＯＳオフセット型ＭＯＳトランジスタを用いることで、高耐圧を有し、低抵抗であるＭＯＳトランジスタを提供することが可能となる。本説明においては、Ｎチャネル型ＭＯＳトランジスタを例に説明を行なったが、Ｐチャネル型ＭＯＳトランジスタやウェルを上に形成されたＮチャネル型ＭＯＳトランジスタなどにも適用できる。

００１半導体基板
００２Ｐ型半導体基板
０１０ゲート絶縁膜
０１１ＬＯＣＯＳ酸化膜
０１２層間膜
０２１ソース高濃度拡散層
０２２Ｎ型ソース高濃度拡散層
０２３ドレイン高濃度拡散層
０２４Ｎ型ドレイン高濃度拡散層
０３１オフセット拡散層
０３２第１のＮ型オフセット拡散層
０３３第２のＮ型オフセット拡散層
０４１ゲート電極
０４２コンタクトホール
０４３長方形のコンタクトホール
０４４メタル配線

Claims

第１導電型の半導体基板と、
前記半導体基板の表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の一端に、前記ゲート電極と重なる部分を有して前記半導体基板表面に配置されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜の下部に配置された第１の第２導電型オフセット拡散層と、
前記第１の第２導電型オフセット拡散層に接して、前記ＬＯＣＯＳ酸化膜の端部であった領域の下に配置された第２の第２導電型オフセット拡散層と、
前記第２の第２導電型オフセット拡散層上に設けた第１のコンタクトホールと、
前記第２の第２導電型オフセット拡散層に接して前記ＬＯＣＯＳ酸化膜端の前記半導体基板表面に配置された第２導電型のドレイン高濃度拡散層と、
前記ドレイン高濃度拡散層上に設けた第２のコンタクトホールと、
前記第１のコンタクトホールを介して前記第２の第２導電型オフセット拡散層と接続され、前記第２のコンタクトホールを介して前記ドレイン高濃度拡散層と接続されたメタル配線と、
前記ゲート電極の他端の前記半導体基板表面に配置された第２導電型のソース高濃度拡散層と、
を有する半導体装置。
前記第１の第２導電型オフセット拡散層は、平面視的に前記ドレイン高濃度拡散層を囲むように配置されていることを特徴とする請求項１記載の半導体装置。
前記第１のコンタクトホールは、前記第２の第２導電型オフセット拡散層上にあって、平面視的に長方形であることを特徴とする請求項１または請求項２記載の半導体装置。
前記第１の第２導電型オフセット拡散層の不純物濃度は、前記第２の第２導電型オフセット拡散層の不純物濃度よりも低く、前記第２の第２導電型オフセット拡散層の不純物濃度は、前記ドレイン高濃度拡散層の不純物濃度よりも低いことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。