JP5992847B2 - フレーム解析装置 - Google Patents

Description

本発明は、例えば光アクセス系システムの一つであるＰＯＮ（Passive Optical Network）システムにおいてコアネットワークに接続される親局としてのＯＬＴ（Optical Line Terminal）と、ユーザ装置に接続される子局としてのＯＮＵ（Optical Network Unit）とに関し、特に、パケットの集合体であるフレームに組み込まれ、パケットの種別に関する情報を含むフレーム情報を解析するフレーム解析装置の高機能化に関するものである。

従来、ネットワークに接続される各種ネットワーク装置間のフレーム（パケットの集合体）を中継する中継装置としてＬ２スイッチ(Layer 2 Switch)やＬ３スイッチ(Layer 3 Switch)等が知られている。これらは、ＯＳＩ(Open System Interconnection)参照モデルにおけるレイヤ２、レイヤ３の宛先アドレス情報を参照して、受信したフレームの経路制御を行うものである。また、通信品質（ＱｏＳ：Quality of Service）を考慮した中継機器も研究されている。

これらの中継機器ではフレームの特定のフィールドに記録された情報、例えばレイヤ３のＩＰｖ(Internet Protocol Version)４の場合には、ＴｏＳ(Type Of Service)値等の情報に応じてフレームの振り分けを行なっている。これらの中継機器は全て、通信プロトコルの下位層にある所定のヘッダ解析を行なっている。通信の多様化に伴い、例えばレイヤ３のＩＰ(Internet Protocol)、レイヤ４のＴＣＰ(Transmission Control Protocol)、ＵＤＰ(User Datagram Protocol)等の様々な通信プロトコルに基づいて通信が行われるようになっており、これらの様々なヘッダ解析が可能な中継機器の研究もなされている（例えば、特許文献1参照）。

特開２００５−３０３４１４号公報

しかしながら、近年、通信プロトコルの更なる多様化や拡張性に対応するため、例えばＯｐｅｎ Ｆｌｏｗなどによるフレームの特定のヘッダ解析のみならず、任意のヘッダやデータフィールドを解析可能な中継機器が必要とされている。このような処理をソフトウェアで行う場合、フレーム解析に要する処理時間が長いためＣＰＵ(Central Processing Unit)への処理負荷が大きく、消費電力が大きくなる等の問題があり、高速ネットワークでの使用は困難であった。

本発明は、このような従来技術の課題を解決するためのものであり、フレーム解析処理に要する処理時間を短縮化し、ＣＰＵへの処理負荷を低減するとともに高機能化を実現し得るフレーム解析装置を提供することを目的としている。

上述した目的を達成するため、本発明のフレーム解析装置においては、フレームがＮ×Ａビット単位に分割されて入力される入力フレーム情報を解析し、その解析結果をＡビット単位の出力フレーム情報として出力するフレーム解析装置において、入力フレーム情報の任意のフィールドをＡビット単位で選択する基本セレクタと、その選択結果をＡビット単位で保持及び出力するレジスタとを有する複数個の基本回路と、前記複数個の基本回路の各基本セレクタに対して選択すべき前記フィールドの指示、前記複数の基本回路の各レジスタに対する前記選択結果の保持の有無、前記複数の基本回路の各レジスタからの出力の有無を制御する制御回路とによって構成され、前記複数の基本回路の各レジスタに保持された前記選択結果は前記フレーム解析装置の前記出力フレーム情報として前記入力フレーム情報とともに前記複数個の基本回路の各基本セレクタに入力されることを特徴とする。

また、請求項１記載のフレーム解析装置において、前記複数個の基本回路をＭ個（Ｍ＞Ｎ）としたことを特徴とする。

さらに、請求項１および請求項２記載のフレーム解析装置において、前記基本セレクタにより選択された入力フレーム情報の任意のフィールドに対し、演算処理および判定処理を行う機能を備える複数個の加工基本回路とを備え、前記加工基本回路における演算処理および判定処理の結果を出力フレーム情報に挿入することを特徴とする。

さらに、請求項３記載のフレーム解析装置において、入力フレーム情報の演算処理および判定処理の結果を反映した出力フレーム情報に基づいて前記複数個の基本回路および前記複数個の加工基本回路の動作を前記制御回路により変更することを特徴とする。

さらに、請求項４記載のフレーム解析装置において、入力フレーム情報を遅延させて出力する遅延回路を前記複数個の基本回路の前段に備え、入力フレーム情報の演算処理および判定処理の結果を、当該演算処理および判定処理を行うよりも以前の入力フレーム情報に反映することを特徴とする。

本発明によれば、Ｎ×Ａビット単位で順次入力される入力フレーム情報のうち、任意の場所と任意のＡビット単位のフィールドを抽出および複製可能とするとともに、出力フレーム情報および入力フレーム情報がともに前記複数個の基本回路の各基本セレクタに入力されるので、任意のフレームや追加されたフレームから抽出および複製したフィールドに対して演算処理および判定処理を行って出力することが可能となった。

本発明によれば、出力フレーム情報に応じて複数個の基本回路および複数個の加工基本回路の動作を制御回路により変更することができるので、演算処理および判定処理の結果に応じたフレーム解析処理という高機能化が可能となった。これにより、フレーム解析処理に要する処理時間も短縮でき、ＣＰＵへの処理負荷も低減することができる。

第１の実施の形態におけるフレーム解析装置の全体構成を示すブロック図である。 第１の実施の形態における抽出部の構成を示すブロック図である。 第１の実施の形態において抽出すべきフィールドが１ワード内にある場合の入力フレームおよび出力フレームを示す略線図である。 第１の実施の形態において抽出すべきフィールドが１ワード内にある場合の基本回路の動作の説明に供する略線図である。 第１の実施の形態において抽出すべきフィールドが複数ワードに跨る場合の入力フレームおよび出力フレームを示す略線図である。 第１の実施の形態において抽出すべきフィールドが複数ワードに跨る場合の基本回路の動作の説明に供する略線図である。 第２の実施の形態におけるフレーム解析装置の全体構成を示すブロック図である。 第２の実施の形態における抽出部および加工部の構成を示すブロック図である。 第２の実施の形態における入力フレームおよび出力フレームを示す略線図である。 第２の実施の形態における加工基本回路の動作の説明に供する略線図である。 第３の実施の形態における抽出部および加工部の構成を示すブロック図である。 第３の実施の形態における入力フレームおよび出力フレームを示す略線図である。 第４の実施の形態におけるフレーム解析装置の全体構成を示すブロック図である。 第４の実施の形態における遅延生成部、抽出部および加工部の構成を示すブロック図である。 第４の実施の形態における入力フレームおよび出力フレームを示す略線図である。 他の実施の形態における抽出部の構成を示すブロック図である。

〔１〕第１の実施の形態
第１の実施の形態におけるフレーム解析装置について以下説明する。ここで、フレーム解析装置とは、フレームがＮバイト（１ワード）単位に分割されて入力される入力フレーム情報を解析し、その解析結果をＮバイト単位の出力フレーム情報として出力するものであり、特定のフォーマットのフレームだけに限らず、任意のフォーマットのフレームを対象とする。但し、必ずしもバイト（８ビット）単位である必要はなく、Ｎ×Ａビット単位（Ｎは任意の整数であり、Ａは２以上の任意の整数である）で入力フレーム情報および出力フレーム情報が取り扱われるようにしても良い。

＜フレーム解析装置の全体構成＞
図１に示すように、フレーム解析装置１００は、ＣＰＵ(Central Processing Unit)構成でなる制御回路２０によって全体が統括制御されており、フレームがＮバイト（１ワード）単位に分割されて順次入力される入力フレーム情報Ｆin における任意の箇所におけるフィールドの抽出を抽出部２により順次行い、その抽出結果を当該抽出部２から出力フレーム情報Ｆout として出力可能な構成である。ここで、フレーム解析装置１００によるフレーム解析とは、入力フレーム情報Ｆin から任意の場所のフィールドを抽出することを含む概念である。

＜抽出部の構成＞
図２に示すように、抽出部２は外部から入力した入力フレーム情報Ｆin における任意のフィールドの１バイト分のデータを選択する基本セレクタ２２、および、その基本セレクタ２２と縦続接続され、当該基本セレクタ２２の選択結果を１バイト単位で保持および出力するレジスタ２３の組からなるＮ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）によって構成され、これらのＮ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）に制御回路２０からのＮ組の制御信号Ｓ１、Ｓ２が供給される。

入力フレーム情報Ｆin は、Ｎ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）に対して同時に入力され、１クロック毎に次の新たな入力フレーム情報Ｆin がＮ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）に入力される。

Ｎ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）の各レジスタ２３からそれぞれ出力される１バイト分のデータは、その出力端でＮバイトに束ねられ、抽出部２の出力結果すなわちＮバイトの出力フレーム情報Ｆout として出力される。

Ｎ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）の各基本セレクタ２２には、Ｎバイトの入力フレーム情報Ｆin とともに、レジスタ２３からフレーム解析装置１００の解析結果として出力されるＮバイトの出力フレーム情報Ｆout が入力される。

Ｎ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）では、制御回路２０からの制御信号Ｓ１に従って入力フレーム情報Ｆin や出力フレーム情報Ｆout のうち１バイト分のデータが基本セレクタ２２により選択される。なおＮ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）の各レジスタ２３には、制御回路２０からの制御信号Ｓ２に従って各レジスタ２３に保持された１バイト分のデータが出力される。

＜第１の実施の形態におけるフレーム解析装置の動作＞
第１の実施の形態におけるフレーム解析の一つであるフィールド抽出動作について、抽出すべきフィールドが１ワード（Ｎバイト）の入力フレーム情報Ｆin 内に有る場合と、複数ワードの入力フレーム情報Ｆin に跨る場合とに分けて以下説明する。

まず、入力フレーム情報Ｆin から抽出すべきフィールドが１ワード（Ｎバイト）内に有る場合について説明する。図３に示すように、入力フレームＦＩを構成しているＮバイトの入力フレーム情報Ｆin （１ワード目、２ワード目、３ワード目、〜）のうち、抽出すべきフィールドが１ワード目のａバイト目のデータ「ｆａ」からｂバイト目のデータ「ｆｂ」である場合(０≦ａ≦b≦Ｎ−１) を説明する。

ここで、Ｎ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）のうち、基本回路Ｃｉ（１）から出力される１ワード目の１バイトのデータが出力フレーム情報Ｆout の下位１バイトになるとすると、基本回路Ｃｉ（Ｎ）から出力される１ワード目の１バイトのデータは出力フレーム情報Ｆout の最上位バイトとなる。

図４に示すように、Ｎバイトの入力フレーム情報Ｆin がＮ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）にそれぞれ入力されると、基本回路Ｃｉ（１）〜Ｃｉ（ｂ−ａ ＋１）の各基本セレクタ２２（１）〜２２（ｂ−ａ＋１）へ入力フレーム情報Ｆin のａバイト目のデータ「ｆａ」〜ｂバイト目のデータ「ｆｂ」を選択する制御信号Ｓ１（１）〜Ｓ１（ｂ−ａ＋１）が制御回路２０から各々出力され、その制御信号Ｓ１（１）〜Ｓ１（ｂ−ａ＋１）に応じた選択結果のデータ「ｆａ」〜データ「ｆｂ」が各レジスタ２３（１）〜２３（ｂ−ａ＋１）に保存される。

基本回路Ｃｉ（ｂ−ａ＋２）〜Ｃｉ（Ｎ）の各基本セレクタ２２（ｂ−ａ＋２）〜２２（Ｎ）には、定数値「０」を選択するための制御信号Ｓ１（ｂ−ａ＋２）〜Ｓ１（Ｎ）が各々出力され、その制御信号Ｓ１（ｂ−ａ＋２）〜Ｓ１（Ｎ）に応じた選択結果の定数値「０」が各レジスタ２３（ｂ−ａ＋２）〜２３（Ｎ）に保存される。

各レジスタ２３（１）〜２３（Ｎ）に対しては、制御回路２０から「レジスタ出力」を意味する制御信号Ｓ２が出力され、各レジスタ２３（１）〜２３（Ｎ）に保存された選択結果のデータ「ｆａ」〜データ「ｆｂ」、定数値「０」〜「０」がそのまま出力フレーム情報Ｆout として扱われる。この結果、入力フレーム情報Ｆin のうちａバイト目のデータ「ｆａ」からｂ バイト目のデータ「ｆｂ」のフィールドが下位側に詰められた出力フレーム情報Ｆout となり、これがフレーム解析装置１００のフレーム解析結果として出力される。

この場合、抽出すべきフィールドが１ワード内のうち、ａバイト目のデータ「ｆａ」〜ｂバイト目のデータ「ｆｂ」のように１箇所だけ連続して並んでいる場合を示したが、１ワード内に複数抽出すべきフィールドがあっても良い。例えば、Ｎバイトの入力フレーム情報Ｆin のうち、１バイト目、５〜８バイト目、１０〜１１バイト目…等を抽出すべきフィールドとする場合でも、制御回路２０から出力される制御信号Ｓ１、Ｓ２を対応付ければ可能である。

また、抽出すべきフィールドを１個のみ出力する場合を示したが、出力の合計が入力（出力）バイト数以内であれば、１個のみならず、同じフィールドを複数個複製して抽出することも可能である。例えば、Ｎバイトの入力フレーム情報Ｆin のうち、ａバイト目〜ｂバイト目(０≦ａ≦ｂ≦Ｎ−１)の計（ｂ−ａ＋１）バイト分のデータをフィールドとして抽出する場合、最大で［Ｎ／（ｂ−ａ＋１）］個の複製したフィールドを出力することが可能である。また同じ抽出範囲のフィールドを複数個複製するだけでなく、抽出すべき複数のフィールドの抽出範囲が重複しても良い。例えば同じ１ワード内のうち、５〜７バイト目、５〜１０バイト目、６〜１０バイト目のフィールドを抽出することも可能である。

また、この場合、基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）の各レジスタ２３（１）〜２３（Ｎ）から定数値「０」を出力させるため当該レジスタ２３（１）〜２３（Ｎ）に定数値「０」を保持させるように制御する場合について述べたが、別の方法として、レジスタ２３（１）〜２３（Ｎ）に記憶した値に関わらず常に定数値「０」を出力させるように制御する方法でも同様の結果が得られる。

続いて、入力フレーム情報Ｆin から抽出すべきフィールドが複数ワードに跨る場合について説明する。図５に示すように、入力フレームＦＩを構成しているＮバイトの入力フレーム情報Ｆin のうち、抽出すべきフィールドが１ワード目における０バイト目のデータ「ｆ０」からａバイト目のデータ「ｆａ」(０≦ａ≦Ｎ−１)と、２ワード目におけるＮ−ｂバイト目のデータ「ｆＮ−ｂ」からＮ−１バイト目のデータ「ｆＮ−１」(０≦ｂ≦Ｎ−１)である場合について説明する。

１ワード目の入力フレーム情報Ｆin がフレーム解析装置１００に入力されると、制御回路２０により、基本回路Ｃｉ（１）〜基本回路Ｃｉ（Ｎ）における基本セレクタ２２（１）〜２２（Ｎ）の何れかに０バイト目のデータ「ｆ０」〜ａバイト目のデータ「ｆａ」を選択する制御信号Ｓ１が出力され、それ以外の各基本セレクタ２２に対しては定数値「０」を選択するための制御信号Ｓ１が各々出力され、それら制御信号Ｓ１に応じた選択結果が各レジスタ２３（１）〜２３（Ｎ）に保存される。

２ワード目の入力フレーム情報Ｆin がフレーム解析装置１００に入力されたときの基本回路Ｃｉ（１）〜基本回路Ｃｉ（Ｎ）に対する制御信号動作およびレジスタ値を図６に示す。２ワード目の入力フレーム情報Ｆin が基本回路Ｃｉ（１）〜基本回路Ｃｉ（Ｎ）に入力されると同時に、既にレジスタ２３（１）〜２３（Ｎ）に保存してある１ワード目の入力フレーム情報Ｆin の選択結果すなわち出力フレーム情報Ｆout についても基本回路Ｃｉ（１）〜基本回路Ｃｉ（Ｎ）の基本セレクタ２２（１）〜２２（Ｎ）に全て入力される（図２）。

制御回路２０からは、基本回路Ｃｉ（１）〜基本回路Ｃｉ（ｂ＋１）の各基本セレクタ２２（１）〜２２（ｂ＋１）に２ワード目の入力フレーム情報Ｆin のＮ−ｂバイト目のデータ「ｆＮ−ｂ」〜Ｎ−１バイト目のデータ「ｆＮ−１」を選択する制御信号Ｓ１（１）〜Ｓ１（ｂ＋１）が出力され、基本回路Ｃｉ（ｂ＋２）〜基本回路Ｃｉ（ａ＋ｂ＋２）の各基本セレクタ２２（ｂ＋２）〜２２（ａ＋ｂ＋２）に対して、１ワード目の入力フレーム情報Ｆin に対応して先に入力され、レジスタ２３（ｂ＋２）〜２３（ａ＋ｂ＋２）に既に保存されている選択結果（０バイト目のデータ「ｆ０」〜ａバイト目のデータ「ｆａ」のフィールド）を選択する制御信号Ｓ１が出力され、基本回路Ｃｉ（ａ＋ｂ＋３）〜基本回路Ｃｉ（Ｎ）の各基本セレクタ２２（ａ＋ｂ＋３）〜２２（Ｎ）には定数値「０」を選択するための制御信号Ｓ１（ａ＋ｂ＋３）〜Ｓ１（Ｎ）が出力される。

レジスタ２３（１）〜２３（Ｎ）に対しては、制御回路２０から「レジスタ出力」を意味する制御信号Ｓ２が出力され、各レジスタ２３（１）〜２３（Ｎ）に保存された選択結果のデータ「ｆＮ−ｂ」〜データ「ｆＮ−１」、データ「ｆ０」〜データ「ｆａ」、定数値「０」〜「０」がそのまま出力フレーム情報Ｆoutとして扱われる。

この結果、２ワード目の入力フレーム情報ＦinのうちＮ−ｂバイト目のデータ「ｆＮ−ｂ」からＮ−１バイト目のデータ「ｆＮ−１」のフィールドが下位側に詰められ、それに続いて、１ワード目の入力フレーム情報Ｆin のうち０バイト目のデータ「ｆ０」〜ａバイト目のデータ「ｆａ」のフィールドが詰められ、その後、定数値「０」が複数詰められた出力フレーム情報Ｆout となり、これがフレーム解析装置１００のフレーム解析結果として下位側から出力される。

この場合、抽出すべきフィールドが２ワードに跨る場合について示したが、２ワードのみならず任意の複数ワードに跨るフィールドについても抽出可能である。この場合、第１の実施の形態では、基本セレクタ２２とレジスタ２３とよって構成される基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）の数はＮバイトの入力フレーム情報Ｆin に対してＮ個と設定した場合について示したが、Ｎ個より少ない数の基本回路の構成も可能である。その際も制御回路２０から基本回路のセレクタ及びレジスタへ基本回路の個数分の信号線が接続される。出力としては基本回路の個数分のバイト数が束ねられた信号となる。

また、Ｎ＋１個以上の基本回路の構成も可能である。その際にも、制御回路２０から基本回路のセレクタおよびレジスタへ基本回路の個数分の信号線が接続される。また、出力としては一部の基本回路（Ｎ個）のみが使用されることになる。基本回路の出力は、それ自身を含めたすべての基本回路の入力に接続されているため、出力として使われない基本回路のレジスタは、抽出したフィールドの情報を一時的に記憶するために使用することが可能である。

このように、フレーム解析装置１００では、基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）の基本セレクタ２２にレジスタ２３の値を戻すように当該基本セレクタ２２の入力が設定されているので、２ワードに跨るフィールドの結合結果をフレーム解析結果として出力することができる。

〔２〕第２の実施の形態
第２の実施の形態におけるフレーム解析装置について以下説明する。ここで、第１の実施の形態におけるフレーム解析装置１００では、基本セレクタ２２とレジスタ２３とから構成される基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）を用いて、入力フレーム情報Ｆin の任意のフィールドを抽出するフレーム解析装置であった。

図１との対応部分に同一符号を付した図７に示すように、第２の実施の形態におけるフレーム解析装置２００では、第１の実施の形態におけるフレーム解析装置１００の構成に加え、抽出部２により入力フレーム情報Ｆin から抽出した抽出結果に対して演算処理および判定処理を行う加工部３を設けることにより、入力フレーム情報Ｆin に対して演算処理および判定処理等の加工処理を行い、その加工結果を抽出部２へ戻し、当該抽出部２において加工結果を出力フレームＦout に挿入することが可能なフレーム解析装置の一例である。

＜フレーム解析装置の全体構成＞
図７に示すように、フレーム解析装置２００は、ＣＰＵ構成でなる制御回路２０によって全体が統括制御されており、フレームがＮバイト（１ワード）単位に分割されて順次入力される入力フレーム情報Ｆin における任意の箇所におけるフィールドの抽出を抽出部２により順次行い、当該抽出部２による抽出結果を加工部３へ出力し、当該加工部３の加工結果を抽出部２へ戻した後、当該抽出部２において加工結果を挿入した出力フレーム情報Ｆout を出力可能な構成である。ここで、フレーム解析装置２００によるフレーム解析とは、フィールドの抽出および加工を含む概念である。

＜抽出部および加工部の構成＞
図２との対応部分に同一符号を付した図８に示すように、抽出部２は外部から入力したＮバイトの入力フレーム情報Ｆin における任意のフィールドの１バイト分のデータを選択する基本セレクタ２２、および、その基本セレクタ２２と縦続接続され、当該基本セレクタ２２の選択結果を１バイト単位で保持および出力するレジスタ２３の組からなるＭ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）によって構成されている。ここで、Ｍ≧Ｎである。この場合、Ｎバイトの入力フレーム情報Ｆin に対して基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）のうちＮ個のみが使用されることになる。

加工部３は、Ｍ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）に縦続接続され、そのＭ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）から出力されたＭバイトのフレーム情報Ｆｍのうち、１バイト分のデータを選択する１個以上の加工セレクタ３２、および、その加工セレクタ３２と縦続接続され、当該加工セレクタ３２の選択結果に対して演算処理および判定処理を行う演算器３３の組からなるＬ個の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）によって構成されている。ここで、Ｌ≧Ｎである。この場合も、Ｍバイトのフレーム情報Ｆｍに対して加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）のうちＭ個のみが使用されることになる。

Ｍバイトのフレーム情報Ｆｍは、Ｌ個の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）に対して同時に入力され、１クロック毎に次の新たなＮバイトのフレーム情報Ｆin がＭ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）からＬ個の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）に対して同時に入力される。加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の各演算器３３からの演算結果はその出力端でＬバイトに束ねられ、加工部３の出力結果すなわちＬバイトの出力フレーム情報Ｆout として出力される。

Ｍ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）には制御回路２０からのＭ組の制御信号Ｓ１、Ｓ２が供給されるとともに、Ｌ個の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の各加工セレクタ３２には、制御回路２０からのＬ組の制御信号Ｓ３が出力され、演算器３３には制御回路２０から演算処理に使用される定数値を挿入するためのＬ組の演算値挿入信号Ｓ４が出力される。なお、演算器３３には制御回路２０から演算処理結果を出力するためのＬ組の制御信号Ｓ５が出力される。

Ｍ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の各基本セレクタ２２には、Ｎバイトの入力フレーム情報Ｆin に加えて、加工部３におけるＬ個の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の演算器３３からの出力フレーム情報Ｆout が入力されるとともに、制御回路２０からのＭ組の制御信号Ｓ１に従って入力フレーム情報Ｆin や出力フレーム情報Ｆout のうち１バイト分のデータが基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の各基本セレクタ２２によって選択される。なおＭ個の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の各レジスタ２３には、制御回路２０からの制御信号Ｓ２に従って各レジスタ２３に保持された１バイト分の選択結果のデータがそれぞれ出力され、それらがＭバイトのフレーム情報Ｆｍ（抽出結果）としてＬ個の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）に出力される。

Ｌ個の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の各加工セレクタ３２に入力されたＮバイトのフレーム情報Ｆｍは、制御回路２０からのＬ組の制御信号Ｓ３に従ってフレーム情報Ｆｍのうち１バイト分のデータが各加工セレクタ３２によって選択される。

演算器３３は加工セレクタ３２で選択された１バイト分のデータ同士、または、選択されたデータと、制御回路２０により出力される演算値挿入信号Ｓ４に含まれる定数値との各種演算処理（加算、減算、乗算、除算、論理演算）または各種判定処理（一致／不一致判定、大小判定）を実行し、その演算処理および判定処理の結果が各加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の出力端でＬバイトに束ねられ、加工部３の出力結果すなわちＬバイトの出力フレーム情報Ｆout として出力される。なお、各加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の各演算器３３に入力された加工セレクタ３２の選択結果のうち、どの選択結果に対して如何なる演算を行うかは、制御回路２０から出力される制御信号Ｓ３により決定される。

また、図８では省略しているが、例えば加工基本回路Ｋｉ（１）における演算器３３の桁あふれ信号は、制御回路２０からの制御信号Ｓ５に基づいて他の加工基本回路Ｋｉ（２）〜Ｋｉ（Ｌ）の演算器３３に接続される構成とすることにより、２バイト以上の多ビット演算にも対応することができる。

＜第２の実施の形態におけるフレーム解析装置の動作＞
次に、第２の実施の形態におけるフレーム解析装置２００の動作について説明する。なお基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の動作については、第１の実施の形態において説明した通りであるため、ここではその詳細説明を省略する。

例えば、図９に示すように、抽出部２の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）に順次入力される入力フレーム情報Ｆin のうち１ワード目におけるａバイト目からｂバイト目(０≦ａ≦ｂ≦Ｎ)までのフィールドに対して、基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）における抽出処理と、加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）における定数値との演算処理が行われ、ｃバイト目からｄバイト目（０≦ｃ≦ｄ≦Ｎ−１）のフィールドに対して、基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）における抽出処理と、加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）における定数値との比較判定処理が行われ、ｅバイト目からｆバイト目まで（０≦ｅ≦ｆ≦Ｎ−１）のフィールドに対して基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）における抽出処理のみが行われるとする。そして入力フレーム情報Ｆin の２ワード目におけるｇバイト目（０≦ｇ≦Ｎ−１）以降に、１ワード目におけるａバイト目のデータ「ｆａ」からｂバイト目のデータ「ｆｂ」に対する抽出処理および演算処理の結果を挿入する場合について説明する。

フレーム解析装置２００の抽出部２にＮバイトの入力フレーム情報Ｆin が供給されると、基本回路Ｃｉ（１）から基本回路Ｃｉ（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）までの各レジスタ２３にそれぞれ１バイト分のデータが抽出されて保存されるとともに、基本回路Ｃｉ（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋４）から基本回路Ｃｉ（Ｍ）のレジスタ３３には定数値「０」が保存される。これら各レジスタ２３の出力はＭバイトに束ねられ、これがフレーム情報Ｆｍとして各加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）に入力される。

Ｍバイトのフレーム情報Ｆｍが各加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）に入力されると、制御回路２０により、加工基本回路Ｋｉ（１）から加工基本回路Ｋｉ（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）の各加工セレクタ３２（１）〜３２（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）へフレーム情報Ｆｍの下位（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）バイトを選択する制御信号Ｓ３が各々出力され、それに応じた選択結果が演算器３３（１）〜３３（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）に出力される。

各演算器３３（１）〜３３（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）に選択結果（フィールド）が入力されると、図１０に示すように、制御回路２０により、加工基本回路Ｋｉ（１）から加工基本回路Ｋｉ（ｂ−ａ＋１）の演算器３３に対しては「演算実行」を意味する制御信号Ｓ５（１）〜Ｓ５（ｂ−ａ＋１）と、その演算に使用する定数値を含む演算値挿入信号Ｓ４が出力され、制御信号Ｓ５（１）〜Ｓ５（ｂ−ａ＋１）および定数値に応じた演算処理結果のデータ「ｆｆａ」〜データ「ｆｆｂ」が演算器３３から出力される。

また、加工基本回路Ｋｉ（ｂ−ａ＋２）から加工基本回路Ｋｉ（ b−ａ＋ｄ−ｃ＋２）の演算器３３に対しても、「演算実行」の制御信号Ｓ５（ｂ−ａ＋２）〜Ｓ５（ b−ａ＋ｄ−ｃ＋２）と、比較判定に使用する定数値を含む演算値挿入信号Ｓ４が制御回路２０より出力され、制御信号Ｓ５（ｂ−ａ＋２）〜Ｓ５（ b−ａ＋ｄ−ｃ＋２）と定数値に応じた演算処理結果のデータ「ｆｆｃ」〜データ「ｆｆｄ」が演算器３３から出力される。

一方、加工基本回路Ｋｉ（ｂ−ａ＋ｄ−ｃ＋３）から加工基本回路Ｋｉ（Ｌ）の演算器３３に対しては、「演算不実行」の制御信号Ｓ５が制御回路２０から出力されるので、フィールドの各データに対して演算処理は実行されることなく、そのまま出力される。ここで、入力フレーム情報Ｆin のうちｅバイト目〜ｆバイト目までは演算処理は実行されることなく抽出処理だけが実行されるため、加工基本回路Ｋｉ（ｂ−ａ＋ｄ−ｃ＋３）から加工基本回路Ｋｉ（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）に対しても「演算不実行」の制御信号Ｓ５が制御回路２０から出力される。加工基本回路Ｋｉ（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）〜加工基本回路Ｋｉ（Ｌ）の各セレクタ３２には定数値「０」を選択するための制御信号Ｓ３（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋３）〜Ｓ３（ｂ−ａ＋ｄ−ｃ＋ｆ−ｅ＋４）〜（Ｌ）が出力される。これら各加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）で演算処理された結果は、その出力端でＬバイトに束ねられ、これが出力フレーム情報Ｆout として再び抽出部２の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）に入力される。

次いで、図８に示されるように、１ワード目の入力フレーム情報Ｆin に対する演算処理や比較判定処理の結果として加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）から出力された出力フレーム情報Ｆout と、２ワード目の入力フレーム情報Ｆin とが同時に基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）に入力されると、制御回路２０からは、基本回路Ｃｉ（１）〜Ｃｉ（ｇ）の各基本セレクタ２２へ２ワード目の入力フレーム情報Ｆin のうち下位ｇバイトのデータを選択する制御信号Ｓ１が出力され、基本回路Ｃｉ（ｇ＋１）から基本回路Ｃｉ（ｇ＋ｂ−ａ＋１）の各基本セレクタ２２へは加工基本回路Ｋｉ（１）〜Ｋｉ（ｂ−ａ＋１）から出力されたａバイト目からｂバイト目の演算処理結果を選択する制御信号Ｓ１が出力され、基本回路Ｃｉ（ｇ＋ｂ−ａ＋２）〜基本回路Ｃｉ（Ｌ）の各基本セレクタ２２に対しては２ワード目の下位（ｇ＋１）バイト以降のデータを下位側から順に選択する制御信号Ｓ１が出力される。

その結果として、２ワード目における入力フレーム情報Ｆin のｇバイト目以降に１ワード目の入力フレーム情報Ｆin におけるａバイト目からｂバイト目の演算処理結果のデータ「ｆｆａ」〜データ「ｆｆｂ」が挿入されたフレーム情報Ｆｍの各バイトが基本回路Ｃｉ（１）から基本回路Ｃｉ（ｇ）のレジスタ２３に記憶される。

１ワード目の入力フレーム情報Ｆin に対するａバイト目からｂバイト目の演算処理結果のデータ「ｆｆａ」〜データ「ｆｆｂ」が２ワード目の入力フレーム情報Ｆin に挿入されたフレーム情報Ｆｍ（Ｍバイト）はそれぞれ加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）へ出力されるが、この段階において、各演算器３３では入力されたフレーム情報Ｆｍ（Ｍバイト）の各バイトに対して「演算不実行」の制御信号Ｓ５が制御回路２０から出力され、フレーム情報Ｆｍがそのまま出力フレーム情報Ｆout としてフレーム解析装置２００から出力される。

第２の実施の形態では、１ワード目の入力フレーム情報Ｆin に対する演算処理結果を２ワード目の入力フレーム情報Ｆin に挿入する場合について説明したが、１ワード目の入力フレーム情報Ｆin に対する演算処理結果を２ワード目の入力フレームＦin に挿入することなく、そのまま出力フレーム情報Ｆout としてフレーム解析装置から出力することも可能である。

また第２の実施の形態では、１ワード目の入力フレーム情報Ｆin の演算処理結果を２ワード目の入力フレーム情報Ｆin に挿入する場合についてのみ説明したが、挿入対象となる入力フレーム情報Ｆin は２ワード目だけに限られる訳ではなく、任意のワード番号の入力フレーム情報Ｆin に対して挿入可能である。その際、１ワード目の入力フレーム情報Ｆin の演算処理結果を基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）のレジスタ２３に保存しておき、挿入対象となるワード番号の入力フレーム情報Ｆin が入力されたタイミングで基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の基本セレクタ２２およびレジスタ２３から１ワード目の入力フレーム情報Ｆin の演算処理結果を出力して挿入対象の入力フレーム情報Ｆin に挿入し、その挿入結果を出力フレーム情報Ｆout として出力するようにすれば良い。

さらに第２の実施の形態では、１個の抽出されたフィールドに対し、１種類の加工処理を実施する例を示したが、１個の抽出されたフィールドに対して複数の演算処理を行うことも可能である。たとえばａバイト分の抽出したフィールドに対し、演算値挿入信号Ｓ４の定数値を複数個用意したり、複数種類の演算処理を実行することが可能である。複数の演算処理を行う為には演算処理対象となるａバイト分の抽出フィールドの複製が複数個必要になる。複製方法は第１の実施の形態で示したような基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）の基本セレクタ２２を使用する方法と、加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）のセレクタ３２を使用する方法の２通りある。

さらに第２の実施の形態において、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）と加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の基本セレクタ２２、加工セレクタ３２、レジスタ２３及び演算器３３へ出力する制御信号は１つの制御回路２０から出力されたが、制御回路２０は１つに限られるわけではなく、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）、加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の各々に対して制御回路２０を設けるような構成としても良い。

〔３〕第３の実施の形態
第３の実施の形態におけるフレーム解析装置について以下説明する。ここで、第２の実施の形態におけるフレーム解析装置２００では、Ｎバイト単位の入力フレーム情報Ｆin に対してＭ個の基本セレクタ２２とレジスタ２３とから構成される基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）と、Ｌ個のセレクタ３２と演算器３３とから構成される加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）を用いることにより、入力フレーム情報Ｆin のうち任意の箇所におけるフィールドの抽出を可能とし、当該抽出したフィールドに対して演算処理および判定処理を実行し、その実行結果を演算処理および判定処理の後に入力される次の入力フレーム情報Ｆin に挿入可能なフレーム解析装置であった。

第３の実施の形態では、上記の構成に加え、第２の実施の形態におけるフレーム解析装置２００から出力される出力フレーム情報Ｆout すなわち加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の演算処理結果に基づいて、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）および加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の動作を制御回路２０により変更可能とするものである。

＜フレーム解析装置の構成＞
図８との対応部分に同一符号を付した図１１に示すように、第３の実施の形態におけるフレーム解析装置３００では、第２の実施の形態におけるフレーム解析装置２００の構成と基本的に等しく、相違点としては、第２の実施の形態における加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）からの出力フレーム情報Ｆout を制御回路２０にも供給している点が異なっている。ここで、フレーム解析装置３００によるフレーム解析とは、フィールドの抽出および比較判定を含む概念である。

＜第３の実施の形態におけるフレーム解析装置の動作＞
続いて、第３の実施の形態におけるフレーム解析装置３００の動作について説明する。なお第１の実施の形態および第２の実施の形態のフレーム解析装置１００、２００に関連した詳細動作説明は省略する。

例えば、図１２に示すように、順次入力されるＮバイトの入力フレーム情報Ｆin のうち１ワード目におけるａバイト目のデータ「ｆａ」からｂバイト目のデータ「ｆｂ」(０≦ａ＜ｂ≦Ｎ−１)のフィールドを図３に示されたように基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の基本セレクタ２２およびレジスタ２３により抽出し、その抽出したフィールドに対して加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の加工セレクタ３２および演算器３３において演算値挿入信号Ｓ４の定数値との比較判定処理が行われるとする。

その比較判定処理の結果が一致の場合、フレーム解析装置３００において、２ワード目におけるｃバイト目のデータ「ｆｃ」からｄバイト目のデータ「ｆｄ」(０≦ｃ＜ｄ≦Ｎ−１)のフィールドを抽出してフレーム情報Ｆｍとする場合と、その比較判定処理の結果が不一致の場合、２ワード目におけるｅバイト目のデータ「ｆｅ」からｆバイト目のデータ「ｆｆ」(０≦ｅ＜ｆ≦Ｎ−１)のフィールドを抽出してフレーム情報Ｆｍとする場合とに分けて説明する。

１ワード目の入力フレーム情報Ｆin がフレーム解析装置３００に入力されると、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）からはａバイト目からｂバイト目のフィールドを下位側から詰めたＭバイトのフレーム情報Ｆｍが出力されて後段の加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）に入力される。加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の演算器３３において、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）から入力されたフレーム情報Ｆｍと演算値挿入信号Ｓ４の定数値との比較判定が行われ、その判定結果を含む出力フレーム情報Ｆout が出力される。

比較判定結果を含む出力フレーム情報Ｆout は制御回路２０に供給される。制御回路２０では、出力フレーム情報Ｆout の判定結果を判断し、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）および加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）へ出力する制御信号Ｓ１〜Ｓ５を変化させる。

制御回路２０による出力フレーム情報Ｆout の判断結果として、フレーム情報Ｆｍと演算値挿入信号Ｓ４の定数値との比較判定処理の結果が一致の場合、２ワード目の入力フレーム情報Ｆin に対し、基本回路Ｃｉ（１）から基本回路Ｃｉ（ｄ−ｃ＋１）の各基本セレクタ２２へ入力フレームＦinにおけるｃバイト目のデータ「ｆｃ」からｄバイト目のデータ「ｆｄ」を選択する制御信号Ｓ１（１）〜Ｓ１（ｄ−ｃ＋１）が制御回路２０から各々出力され、基本回路Ｃｉ（１）〜Ｃｉ（ｄ−ｃ＋１）のレジスタ２３からは制御信号Ｓ２に従ってｃバイト目のデータ「ｆｃ」からｄバイト目のデータ「ｆｄ」のフィールドを下位側から詰めたフレーム情報Ｆｍが加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）へ出力される。なお、基本回路Ｃｉ（ｄ−ｃ＋２）〜Ｃｉ（Ｎ）からは定数値「０」が出力される。

加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の各セレクタ３２および各演算器３３に対しては、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）から入力されたフレーム情報Ｆｍをそのまま出力する制御信号Ｓ３、Ｓ５が制御回路２０から出力され、その結果、２ワード目におけるｃバイト目のデータ「ｆｃ」からｄバイト目のデータ「ｆｄ」のフィールドを下位側から詰めた出力フレーム情報Ｆout が生成されて出力される。

一方、制御回路２０による出力フレーム情報Ｆout の判断結果として、フレーム情報Ｆｍと演算値挿入信号Ｓ４の定数値との比較判定処理の結果が不一致の場合、２ワード目の入力フレーム情報Ｆin に対し、基本回路Ｃｉ（１）から基本回路Ｃｉ（ ｆ−ｅ＋１）の各基本セレクタ２２へ入力フレーム情報Ｆin のｅバイト目のデータ「ｆｅ」からｆバイト目のデータ「ｆｆ」を選択する制御信号Ｓ１が各々出力され、基本回路Ｃｉ（１）から基本回路Ｃｉ（ ｆ−ｅ＋１）のレジスタ２３からはｅバイト目のデータ「ｆｅ」からｆバイト目のデータ「ｆｆ」のフィールドを下位側から詰めたフレーム情報Ｆｍが出力される。なお、基本回路Ｃｉ（ｆ−ｅ＋２）〜Ｃｉ（Ｎ）からは定数値「０」が出力される。

加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の各セレクタ３２および各演算器３３に対しては、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）から入力されたフレーム情報Ｆｍをそのまま出力する制御信号Ｓ３、Ｓ５が制御回路２０から出力され、その結果、２ワード目のｅバイト目のデータ「ｆｅ」からｆバイト目のデータ「ｆｆ」のフィールドを下位側から詰めた出力フレーム情報Ｆout が生成されて出力される。

第３の実施の形態では、Ｎバイトの入力フレーム情報Ｆin のうち、１箇所だけ連続で並んでいるフィールドの比較判定処理の結果に基づいて制御回路２０による基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）および加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の動作が変更されることを示したが、動作が変更される際の判断材料となるフィールドは１箇所とは限らず、抽出した各フィールドのバイト数の合計がＮバイト（１ワード）以内ならば、複数箇所の抽出フィールドを判定材料として使用することが可能である。また、フレーム情報Ｆｍと演算値挿入信号Ｓ４の定数値との比較判定処理を行う際、制御回路２０から出力される演算値挿入信号Ｓ４の定数値との比較判定処理の結果のみならず、抽出したフィールドと演算値挿入信号Ｓ４の定数値との各種演算処理の結果や、２箇所以上の抽出したフィールド同士の比較判定処理の結果および演算処理の結果を基にする場合もある。

〔４〕第４の実施の形態
第４の実施の形態におけるフレーム解析装置について以下説明する。ここで、第３の実施の形態におけるフレーム解析装置３００では、Ｎバイト単位の入力フレーム情報Ｆin に対してＭ個の基本セレクタ２２とレジスタ２３とから構成される基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）と、Ｌ個のセレクタ３２と演算器３３とから構成される加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）を用いることにより、入力フレーム情報Ｆin のうち任意の箇所と任意の個数のフィールドの抽出を可能とし、当該抽出したフィールドに対して演算処理および判定処理を実行し、その実行結果を加工後に入力される入力フレーム情報Ｆin に挿入可能とするとともに、加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）による演算処理後の出力フレーム情報Ｆout に基づいて制御回路２０による動作を変更可能とするフレーム解析装置であった。

第４の実施の形態では、上記の構成に加え、第３の実施の形態におけるフレーム解析装置３００の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の前段に遅延生成部（可変遅延回路）を設けることにより、加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）による演算処理後の出力結果を、演算処理以前に入力された入力フレーム情報Ｆin に対して反映可能とするものである。

＜フレーム解析装置の全体構成＞
図７との対応部分に同一符号を付した図１３に示すように、第４の実施の形態におけるフレーム解析装置４００では、第２の実施の形態におけるフレーム解析装置２００の構成に対して、抽出部２の前段に遅延生成部４を設け、その出力が抽出部２の基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）における各基本セレクタ２２に接続されている点が異なる。遅延生成部４は、入力フレーム情報Ｆin に対して、制御回路２０から設定された遅延時間分だけ入力フレーム情報Ｆin の出力を遅らせるものである。なお、加工部３には外部信号が入力されるようになされており、これにより加工部３において外部信号を演算処理対象として用いることができるように構成されている。

＜遅延生成部、抽出部および加工部の構成＞
図１１との対応部分に同一符号を付した図１４に示すように、第４の実施の形態におけるフレーム解析装置４００は、第３の実施の形態における基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）および加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）と同じであり、基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の各基本セレクタ２２に対して遅延生成部４の可変遅延回路４１からの出力を供給するように構成されている。

＜第４の実施の形態におけるフレーム解析装置の動作＞
このような第４の実施の形態におけるフレーム解析装置４００の動作について説明する。なお第１の実施の形態、第２の実施の形態、及び第３の実施の形態におけるフレーム解析装置１００、２００および３００に関する詳細動作説明については省略する。

例えば、図１５に示すように、順次入力されるＮバイトの入力フレーム情報Ｆin のうち、ｎワード目(１＜ｎ)におけるａバイト目のデータ「ｆａ」からｂバイト目のデータ「ｆｂ」(０≦ａ＜ｂ≦Ｎ−１)のフィールドを基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）において抽出し、そのフィールドのフレーム情報Ｆｍに対して演算値挿入信号Ｓ４の定数値との比較判定処理が加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）によって行われるとする。

その比較判定処理の結果が一致の場合、ｎワード目の入力フレーム情報Ｆin より以前に入力されたｍワード目（１＜ｍ＜ｎ）の入力フレーム情報Ｆin のｃバイト目のデータ「ｆｃ」からｄバイト目のデータ「ｆｄ」(０≦ｃ＜ｄ≦Ｎ−１)のフィールドを抽出し、それを出力フレーム情報Ｆout としてフレーム解析装置４００から出力する場合を説明する。

この場合、１クロックにつきＮバイト（１ワード）の入力フレーム情報Ｆin がフレーム解析装置４００に入力されるとすると、ｎワード目の入力フレーム情報Ｆin はｎクロック目に、ｍワード目の入力フレーム情報Ｆin はｍクロック目に入力される。なお、制御回路２０からの遅延時間設定信号Ｓ１０により可変遅延回路４１に設定されている遅延時間はｎクロックとする。

Ｎバイトの入力フレーム情報Ｆin が順次入力されると、ｎクロック目の入力フレーム情報Ｆinに対して、制御回路２０から各基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）の基本セレクタ２２およびレジスタ２３と、各加工基本回路Ｋｉ（１）〜Ｋｉ（Ｌ）の加工セレクタ３２および演算器３３対して、ａバイト目のデータ「ｆａ」からｂバイト目のデータ「ｆｂ」のフィールドを抽出し、そのフィールドに対して演算値挿入信号Ｓ４の定数値との比較判定処理を実行させる制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ５がそれぞれ出力される。

その比較判定処理の結果が一致であった場合、制御回路２０へ入力された出力フレーム情報Ｆout に基づいて制御回路２０による動作変更が行われる（図１４）。可変遅延回路４１の遅延時間は遅延時間設定信号Ｓ１０によりｎクロックに設定されているので、ｎクロック目の比較判定処理が実行されたタイミングで可変遅延回路４１から抽出部２の各基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）へ１ワード目の入力フレーム情報Ｆin が順次入力される。

可変遅延回路４１から各基本回路Ｃｉ（１）〜Ｃｉ（Ｍ）へ（ｎ＋ｍ）クロック目に入力される入力フレームＦin は、可変遅延回路４１を介することのない場合のｍワード目の入力フレーム情報Ｆinである。

このｍワード目の入力フレーム情報Ｆin が可変遅延回路４１から抽出部２および加工部３に入力されると、制御回路２０からｃバイト目のデータ「Ｆｃ」〜ｄバイト目のデータ「ｆｄ」のフィールドを抽出部２により抽出し、フレーム解析装置４００の出力フレーム情報Ｆout とする制御信号Ｓ１〜Ｓ５が加工部３から出力される。

その結果として、ｎワード目の入力フレーム情報Ｆin におけるａバイト目のデータ「ｆａ」からｂバイト目のデータ「ｆｂ」のフィールドに対する比較判定処理の結果に基づいて、ｎワード目の入力フレーム情報Ｆin よりも以前に入力されたｍワード目の入力フレーム情報Ｆin のｃバイト目のデータ「ｆｃ」〜ｄバイト目のデータ「ｆｄ」のフィールドの抽出処理が行われるのである。

（５）他の実施の形態
なお、上述した実施の形態においては、抽出部２の基本回路Ｃｉ（１）〜Ｃｉ（Ｎ）、Ｃｉ（Ｍ）を基本セレクタ２２およびレジスタ２３により構成されるようにした場合について述べた。しかしながら、本発明はこれに限らず、例えば図１６に示されるように、入力フレーム情報Ｆin を保持するフレーム保持用レジスタ５１（Ｎ×８ビット）、セレクタ５２（Ｎ×８ビット）、およびフレーム再構成用レジスタ５３（Ｎ×８ビット）によって構成し、当該フレーム再構成用レジスタ５３によって再構成した出力フレーム情報Ｆout を出力するようにしても良い。

また、上述した第１乃至第４の実施の形態においては、出力フレーム情報Ｆout をＮ、Ｌバイト単位で出力するようにした場合について述べた。しかしながら、本発明はこれに限らず、例えば図４に示される制御回路２０から各レジスタへと出力される制御信号Ｓ２において、各レジスタのデータの保持を維持させるような制御信号Ｓ２を出力することにより、出力フレーム情報Ｆout をＮ、Ｌバイト以下のバイト単位で出力するようにしても良い。

さらに、上述した第１乃至第４の実施の形態においては、本発明を例えばＰＯＮシステム等のネットワーク装置を適用対象とするようにした場合について述べたが、本発明はこれに限らず、ネットワークシステムにおいてフレーム転送を行う全てのネットワーク装置に適用することが可能である。

２…抽出部、３…加工部、４…遅延生成部、２０…制御回路、２２…基本セレクタ、２３…レジスタ、３２…加工セレクタ、３３…演算器、４１…可変遅延回路、１００、２００、３００、４００…フレーム解析装置。

Claims (5)

1. フレームがＮ×Ａビット単位に分割されて入力される入力フレーム情報を解析し、その解析結果をＡビット単位の出力フレーム情報として出力するフレーム解析装置において、
   入力フレーム情報の任意のフィールドをＡビット単位で選択する基本セレクタと、その選択結果をＡビット単位で保持及び出力するレジスタとを有する複数個の基本回路と、
   前記複数個の基本回路の各基本セレクタに対して選択すべき前記フィールドの指示、前記複数の基本回路の各レジスタに対する前記選択結果の保持の有無、前記複数の基本回路の各レジスタからの出力の有無を制御する制御回路と
   によって構成され、
   前記複数の基本回路の各レジスタに保持された前記選択結果は前記フレーム解析装置の前記出力フレーム情報として前記入力フレーム情報とともに前記複数個の基本回路の各基本セレクタに入力され、
   前記基本セレクタは、入力された前記入力フレーム情報または前記出力フレーム情報から前記制御回路によって指定されたビット位置のデータを選択する
   ことを特徴とするフレーム解析装置。
2. 請求項１記載のフレーム解析装置において、
   前記複数個の基本回路をＭ個（Ｍ＞Ｎ）としたことを特徴とするフレーム解析装置。
3. 請求項１および請求項２記載のフレーム解析装置において、
   前記基本セレクタにより選択された入力フレーム情報の任意のフィールドに対し、演算処理および判定処理を行う機能を備える複数個の加工基本回路とを備え、
   前記加工基本回路における演算処理および判定処理の結果を出力フレーム情報に挿入することを特徴とするフレーム解析装置。
4. 請求項３記載のフレーム解析装置において、
   入力フレーム情報の演算処理および判定処理の結果を反映した出力フレーム情報に基づいて前記複数個の基本回路および前記複数個の加工基本回路の動作を前記制御回路により変更することを特徴とするフレーム解析装置。
5. 請求項４記載のフレーム解析装置において、
   入力フレーム情報を遅延させて出力する遅延回路を前記複数個の基本回路の前段に備え、
   入力フレーム情報の演算処理および判定処理の結果を、当該演算処理および判定処理を行うよりも以前の入力フレーム情報に反映することを特徴とするフレーム解析装置。

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