JP5851441B2 - Nandフラッシュメモリコントローラ - Google Patents
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Description
以下の実施例では、NANDフラッシュメモリのメモリセルの劣化を抑制し、信頼性を向上させることが可能な技術を提案する。
図1は、NANDフラッシュメモリコントローラを示している。
図7は、図1のNANDフラッシュメモリコントローラの第1の変形例を示している。
図11は、NANDフラッシュメモリコントローラの実装例を示している。
以上、実施例によれば、NANDフラッシュメモリのメモリセルの劣化を抑制し、信頼性を向上させることができる。
Claims (5)
- Nビット(Nは複数)のデータにMビット(Mは複数)を付加することにより第1の書き込みデータを生成するエンコード部、及び、第1の読み出しデータのエラー訂正を行うことにより前記Nビットのデータを再生するデコード部を備えるエラー訂正回路と、
前記第1の書き込みデータを圧縮した第2の書き込みデータを生成する圧縮器、及び、第2の読み出しデータを伸長した前記第1の読み出しデータを生成する伸長器を備えるデータ圧縮/伸長器と、
ホストからのデータ書き込みの指示により、前記第2の書き込みデータをNANDフラッシュメモリへ送る動作を制御し、かつ、前記ホストからのデータ読み出しの指示により、前記第2の読み出しデータを前記NANDフラッシュメモリから受ける動作を制御する制御部とを具備し、
前記第2の書き込みデータは、前記伸長器によりデータ伸長処理を行うと前記第1の書き込みデータとはならない
ことを特徴とするNANDフラッシュメモリコントローラ。 - 前記データ圧縮/伸長器をバイパスするか否かを決めるフラグを記憶する記憶部をさらに具備し、
前記フラグが前記データ圧縮/伸長器をバイパスすることを示しているとき、
前記制御部は、前記データ書き込みの指示により、前記第1の書き込みデータを前記NANDフラッシュメモリへ送る動作を制御し、かつ、前記データ読み出しの指示により、前記第1の読み出しデータを前記NANDフラッシュメモリから受ける動作を制御する
請求項1に記載のNANDフラッシュメモリコントローラ。 - 前記フラグは、前記NANDフラッシュメモリ内の複数のブロックの各々に対して設けられ、
前記制御部は、前記複数のブロックのうち、前記フラグが前記データ圧縮/伸長器をバイパスすることを示しているブロック内のデータを、前記複数のブロックのうち、前記フラグが前記データ圧縮/伸長器をバイパスすることを示していないブロック内へ移動させる
請求項2に記載のNANDフラッシュメモリコントローラ。 - 前記データ圧縮/伸長器の複数のモードのうちの1つを選択するモード選択データを記憶する記憶部をさらに具備し、
前記データ圧縮/伸長器は、前記複数のモードに対応して、前記第1の書き込みデータの圧縮率が異なる複数の圧縮器、前記第2の読み出しデータの伸長率が異なる複数の伸長器、並びに、前記複数の圧縮器のうちの1つ及び前記複数の伸長器のうちの1つを選択する切り替え回路を備える
請求項1に記載のNANDフラッシュメモリコントローラ。 - 前記モード選択データは、前記NANDフラッシュメモリ内の複数のブロックの各々に対して設けられ、
前記制御部は、前記複数のブロックの各々の書き込み/消去回数の増加に応じて、前記第1の書き込みデータの圧縮率が小さくなる方向、又は、前記第2の読み出しデータの伸長率が小さくなる方向に、前記複数のモードを順次切り替える
請求項4に記載のNANDフラッシュメモリコントローラ。
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