JP5673865B2 - 通信装置 - Google Patents
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Description
本発明はRFID(Radio FrequencyIdentification)システムや近距離無線通信(NFC:Near Field Communication)システムに用いられる通信装置に関するものである。
NFCは13MHz帯を利用した近距離無線通信規格の一つであり、携帯通信端末をはじめ、さまざまな端末への搭載が期待されている。一般的に、NFCを利用した携帯通信端末では、NFC用のRFICが端末本体に内蔵され、このNFC用のRFICは同じく端末本体に内蔵されたNFC用のアンテナコイルに接続される。また、前記アンテナコイルは通信周波数で共振するように容量素子が接続されていて、この容量素子とアンテナコイルとでアンテナ回路が構成されている。そして、このアンテナ回路とNFC用RFIC等とで無線通信モジュール(以下、「NFCモジュール」)が構成されている。
NFCモジュールの通信周波数は予め決められているが、その使用条件や製造ばらつきによって、合わせるべきアンテナ回路の共振周波数は少しずつ異なる。例えばリーダライタモードとカードモードとではアンテナ回路の共振回路としての回路構成が変わる。そのため、どちらのモードでも所定の共振周波数を維持するために、モードに応じて前記共振回路を調整する必要が生じる。また、NFCモジュールの搭載環境によっても使用条件が変化する。例えばNFCモジュールの近くに金属が存在するか否かなどによってアンテナ回路の共振周波数は変化する。
NFCモジュールのアンテナの周波数帯域が十分に広い場合は、上記の使用条件の違いによる微調整は不要であるが、最近の端末の小型化にともない十分なアンテナサイズを確保することが難しく、アンテナサイズが小さくなると十分なアンテナ帯域幅を得ることができない。そのため、共振周波数を最適値となるように調整することが必要になる。
共振周波数の調整方法としては、印加電圧により容量値を変化させることのできる可変容量素子でアンテナ回路のキャパシタを構成することが知られている(特許文献1参照)。また、複数のキャパシタを選択的に接続することで全体の容量値を切り替えるようにした回路が特許文献2に示されている。
図12は特許文献2に示されている通信回路の例である。ここで、非接触IC部47は、非接触ICチップ、コンデンサCinと並列コンデンサC101〜C103、スイッチSW1〜SW3を有するアンテナ並列コンデンサ部、およびアンテナL1で構成されている。コンデンサCinおよび並列コンデンサC101〜C103が有する電気容量は固定値である。SW1〜SW3は並列コンデンサC101〜C103の接続のON/OFFを切り換える回路である。非接触IC部47が携帯電話機1に組み込まれた後に、不揮発メモリ搭載のコントロールIC62が非接触IC部47に対して接続される。コントロールIC62は、非接触IC部47のスイッチSW1〜SW3のON/OFF状態を切り替える。
しかし、可変容量素子や切り替え回路を備える場合、これらのアクティブ素子を別途搭載するためのスペースが必要となるほか、アクティブ素子であるため歪みが発生しやすく、共振周波数が変化してしまうことがある。また、複数のコンデンサを切り替えて容量値を微小ステップで調整するためには、多数のコンデンサおよび切替用のスイッチが必要となる。そのため、回路構成が複雑化し、ICのサイズも大きくなるという問題がある。
また、トリマコンデンサで容量値をメカニカルに設定する構成を採ることもできるが、その容量値を変化させるために機械的な制御が必要であるため、RFIDデバイスが複雑化・大型化してしまいやすく、また、落下等の衝撃に対する信頼性を確保できないことがある。
また、印加する制御電圧によって容量が変化する可変容量素子を用いる場合、制御電圧を生成ために通常は抵抗分圧回路が構成される。しかし、基本的に抵抗分圧回路はブリーダー電流を流して、抵抗による降下電圧を取り出す回路であるため、ブリーダー電流による電力損失が生じる。特に、容量を所定値に固定しているときでもブリーダー電流による電力損失が常に生じるので、バッテリーを電源とする低消費電力の通信装置に適用する場合に問題となる。
本発明の目的は、アクティブ素子による歪み、および回路構成の複雑化に伴うICサイズの大型化の問題を解消し、落下等の衝撃に対する信頼性を確保するとともに、低消費電力化を図った、通信装置を提供することにある。
(1)本発明の通信装置は次のように構成される。
アンテナコイルと、前記アンテナコイルに接続された可変容量素子と、前記可変容量素子に接続されたRFICとを有し、
前記可変容量素子は、強誘電体膜およびこの強誘電体膜を挟み込むキャパシタ電極を有し、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化する強誘電体キャパシタと、複数の制御端子(例えば外部のGPIO端子が繋がる端子)に第1端がそれぞれ接続され、第2端が共通接続点に接続された複数の抵抗素子による抵抗分圧回路を有し、前記共通接続点の電圧を前記可変容量素子に印加する制御電圧印加回路と、を備え、前記抵抗分圧回路は、共通接続点が互いに独立した複数組の抵抗分圧回路で構成され、且つ前記強誘電体キャパシタまたは他のキャパシタにより直流的に非導通状態であり、
前記可変容量素子は、待ち受け時に、前記複数組の抵抗分圧回路のうち、少なくとも1つの抵抗分圧回路に接続された前記制御端子のすべてがHレベル、またはすべてがLレベルとなる、ブリーダー電流が流れない状態に設定されることを特徴とする。
前記可変容量素子は、強誘電体膜およびこの強誘電体膜を挟み込むキャパシタ電極を有し、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化する強誘電体キャパシタと、複数の制御端子(例えば外部のGPIO端子が繋がる端子)に第1端がそれぞれ接続され、第2端が共通接続点に接続された複数の抵抗素子による抵抗分圧回路を有し、前記共通接続点の電圧を前記可変容量素子に印加する制御電圧印加回路と、を備え、前記抵抗分圧回路は、共通接続点が互いに独立した複数組の抵抗分圧回路で構成され、且つ前記強誘電体キャパシタまたは他のキャパシタにより直流的に非導通状態であり、
前記可変容量素子は、待ち受け時に、前記複数組の抵抗分圧回路のうち、少なくとも1つの抵抗分圧回路に接続された前記制御端子のすべてがHレベル、またはすべてがLレベルとなる、ブリーダー電流が流れない状態に設定されることを特徴とする。
この構成により、アクティブ素子であるスイッチを用いないので、歪みの問題がなく、また回路構成の簡素化に伴ってICサイズが小型化され、落下等の衝撃に対する信頼性を確保し易い。さらに、抵抗分圧回路に流れるブリーダー電流が抑制できるかまたは殆ど0にすることができるので低消費電力化が図れる。
(2)前記複数の抵抗素子は基板上に設けられた抵抗パターンであり、前記抵抗パターンは、前記複数の抵抗素子の抵抗値が、それらの抵抗値のうち最も低いものを基準として2の累乗の比率となるように形成されていることが好ましい。
この構成により、相対的に少ない数の制御端子で、制御データの値と可変容量素子に対する制御電圧とを線形関係にでき、分解能一定で多段階の設定が容易となる。
(3)前記可変容量素子と前記制御電圧印加回路は、前記基板上に薄膜プロセスによって形成されたものであり、前記複数の抵抗素子は前記基板上の同一層に同一プロセスで形成されたものであることが好ましい。
この構成により、部品点数が削減され、データ伝送ラインの引き回しも非常に簡素になり、通信回路の小型軽量化が図れる。しかも、前記各抵抗素子の抵抗値が全体としてばらついても、すなわち絶対値がばらついても、各抵抗素子間の比率は安定する。そのため、抵抗分圧回路の分圧比は一定であり、可変容量素子に常に所定の安定した制御電圧を印加することができる。
(4)前記可変容量素子は、前記強誘電体キャパシタの両端に並列接続された複数のRF抵抗素子を含み、これらのRF抵抗素子は、前記複数の抵抗素子とは異なる層に設けられていることが好ましい。
この構成により、RF抵抗素子と抵抗分圧用の抵抗素子とを独立して最適な抵抗値に定めることができる。
(5)前記可変容量素子の外部端子に接続されたRFICは1つのチップに設けられていることが好ましい。この構成により、通信装置等の電子機器内の回路基板への実装部品数および配線スペースが削減され、小型化が図れる。
本発明によれば、アンテナコイルの共振周波数を制御するための可変容量素子として、キャパシタ電極間に強誘電体膜が挟み込まれた強誘電体キャパシタを用い、且つこの強誘電体キャパシタに制御電圧を印加するための制御電圧印加回路として、異なる抵抗値を持った複数の抵抗素子を用いているため、小型であるにもかかわらず、歪みが発生しにくく、周波数特性の安定した信頼性の高い通信装置を実現できる。また、トリマコンデンサのように、機械的な制御を要する可変容量素子を用いる必要が無いため、小型であるにもかかわらず、落下等の衝撃に対する信頼性が高い通信装置を実現できる。更に、抵抗分圧回路に流れるブリーダー電流が抑制できるかまたは殆ど0にすることができるので低消費電力化が図れる。
《第1の実施形態》
図1は第1の実施形態の可変容量素子101の内部の全体の回路図である。可変容量素子101は、強誘電体キャパシタC1〜C6およびこれらの強誘電体キャパシタC1〜C6に制御電圧を印加する制御電圧印加回路を含んでいる。強誘電体キャパシタC1〜C6は1つの直列回路が構成されていて、その直列回路の第1端がポートP11に接続されていて、第2端がポートP12に接続されている。この可変容量素子101はポートP11およびポートP12間の容量値が変化する素子である。
図1は第1の実施形態の可変容量素子101の内部の全体の回路図である。可変容量素子101は、強誘電体キャパシタC1〜C6およびこれらの強誘電体キャパシタC1〜C6に制御電圧を印加する制御電圧印加回路を含んでいる。強誘電体キャパシタC1〜C6は1つの直列回路が構成されていて、その直列回路の第1端がポートP11に接続されていて、第2端がポートP12に接続されている。この可変容量素子101はポートP11およびポートP12間の容量値が変化する素子である。
共通接続点CC1とグランド端子GNDとの間に印加される電圧が強誘電体キャパシタC1〜C4に対する制御電圧である。また、共通接続点CC2とグランド端子GNDとの間に印加される電圧が強誘電体キャパシタC5,C6に対する制御電圧である。
RF抵抗素子(以下、単に「抵抗」)R0,R11〜R14,R21〜R23および抵抗分圧用の抵抗素子(以下、単に「抵抗」)R31〜R35は前記制御電圧印加回路を構成している。強誘電体キャパシタC1〜C6には、制御電圧印加回路のうち抵抗R11,R12,R13,R14および抵抗R21,R22,R23を介して制御電圧が印加される。抵抗R11〜R14,R21〜R23の抵抗値は等しい。これらの抵抗R0,R11〜R14,R21〜R23は、強誘電体キャパシタC1〜C6に制御電圧を印加するとともに、ポートP11−P12間に印加されるRF信号が共通接続点CC1,CC2およびグランド端子GNDへ漏れるのを抑制する。
抵抗R31,R32,R33は第1の抵抗分圧回路RDV1を構成していて、抵抗R34,R35は第2の抵抗分圧回路RDV2を構成している。抵抗R31,R32,R33の第1端は制御端子P21,P22,P23にそれぞれ接続されている。これらの抵抗R31,R32,R33の第2端は共通接続点CC1に接続されている。抵抗R34,R35の第1端は制御端子P24,P25にそれぞれ接続されている。また、これらの抵抗R34,R35の第2端は共通接続点CC2に接続されている。
このように、第1の抵抗分圧回路RDV1と第2の抵抗分圧回路RDV2とは、共通接続点CC1,CC2が互いに独立している。すなわち、第1の抵抗分圧回路RDV1と第2の抵抗分圧回路RDV2とは、複数の強誘電体キャパシタのうち強誘電体キャパシタC2〜C5により直流的に絶縁されている。
制御端子P21〜P25には外部から高電位(以下、「Hレベル」)または低電位(以下、「Lレベル」)の電圧(5ビットの2値信号)が印加される。制御端子P21,P22,P23への印加電圧に応じて、第1の抵抗分圧回路RDV1による分圧電圧が共通接続点CC1に生じる。また、制御端子P24,P25への印加電圧に応じて、第2の抵抗分圧回路RDV2による分圧電圧が共通接続点CC2に生じる。
第1の抵抗分圧回路RDV1および強誘電体キャパシタC1,C2,C3,C4は第1グループG1に属している。第2の抵抗分圧回路RDV2および強誘電体キャパシタC5,C6は第2グループG2に属している。
制御端子P21,P22,P23への印加電圧に応じて、第1グループG1の強誘電体キャパシタC1〜C4の容量値が定まり、制御端子P24,P25への印加電圧に応じて、第2グループG2の強誘電体キャパシタC4,C5の容量値が定まる。そして、ポートP11−P12間の容量値は強誘電体キャパシタC1〜C6の直列合成容量の値となる。
図2は、第1の実施形態に係る可変容量素子101にブリーダー電流が流れない状態について示す図である。図2(A)(C)のように、制御端子P21,P22,P23の電位がHレベルであると、制御端子P21,P22,P23間で電流の出入りは無い。図2(B)(D)のように、制御端子P21,P22,P23の電位がLレベルであるときも、制御端子P21,P22,P23間で電流の出入りは無い。また、図2(A)(D)のように、制御端子P24,P25の電位がHレベルであると、制御端子P24,P25間で電流の出入りは無い。図2(B)(C)のように、制御端子P24,P25の電位がLレベルであるときも、制御端子P24,P25間で電流の出入りは無い。
このように、第1グループG1に対する2値信号が全てHレベルまたは全てLレベルであり、且つ第2グループG2に対する2値信号が全てHレベルまたは全てLレベルであればブリーダー電流は流れない。
ここで、比較例としての可変容量素子の回路図を図10に示す。この例では、抵抗R31〜R35による1つの抵抗分圧回路を備え、抵抗R21,R22,R23の一端を抵抗R4を介して抵抗分圧回路の共通接続点CCに接続している。その他は第1の実施形態の可変容量素子101と同様である。
図11は、図10に示した可変容量素子の制御端子P21〜P25の電位と抵抗分圧回路に流れるブリーダー電流について示す図である。このように制御端子P21がHレベル、制御端子P22〜P25がLレベルであると、抵抗R32〜R35の並列回路と抵抗R31との直列回路が構成され、ブリーダー電流が流れ、共通接続点CCに分圧電圧が発生する。
図3は前記制御端子P21〜P25に入力される5ビットの2値信号で表される印加電圧ステップと容量可変比との関係を示す図である。ここで、抵抗値比率および容量比率の条件(1)(2)(3)(4) は次のとおりである。
[条件(1) ]
可変容量素子:図1(第1の実施形態)
R31:R32:R33:R34:R35=1:2:4:1:2
第1グループの容量:第2グループの容量=1:1
[条件(2) ]
可変容量素子:図1(第1の実施形態)
R31:R32:R33:R34:R35=1:2:4:1:2
第1グループの容量:第2グループの容量=0.89:1.33
[条件(3) ]
可変容量素子:図1(第1の実施形態)
R31:R32:R33:R34:R35=1:1.2:1.4:1:2
第1グループの容量:第2グループの容量=0.89:1.33
[条件(4) ]
可変容量素子:図10(比較例)
R31:R32:R33:R34:R35=1:2:4:8:16
第1グループの容量:第2グループの容量=1:1
図3において、ステップ1は制御端子P21〜P25の全てがLレベルであるとき、ステップ32は制御端子P21〜P25の全てがHレベルであるときに対応する。「容量可変比」はステップ1のときの容量を基準とする変化割合である。
可変容量素子:図1(第1の実施形態)
R31:R32:R33:R34:R35=1:2:4:1:2
第1グループの容量:第2グループの容量=1:1
[条件(2) ]
可変容量素子:図1(第1の実施形態)
R31:R32:R33:R34:R35=1:2:4:1:2
第1グループの容量:第2グループの容量=0.89:1.33
[条件(3) ]
可変容量素子:図1(第1の実施形態)
R31:R32:R33:R34:R35=1:1.2:1.4:1:2
第1グループの容量:第2グループの容量=0.89:1.33
[条件(4) ]
可変容量素子:図10(比較例)
R31:R32:R33:R34:R35=1:2:4:8:16
第1グループの容量:第2グループの容量=1:1
図3において、ステップ1は制御端子P21〜P25の全てがLレベルであるとき、ステップ32は制御端子P21〜P25の全てがHレベルであるときに対応する。「容量可変比」はステップ1のときの容量を基準とする変化割合である。
このように、抵抗R31〜R35の抵抗値は、それらの抵抗値のうち最も低いものを基準として2の累乗またはほぼ2の累乗の比率で定めることにより、前記抵抗分圧比は、制御端子P21〜P25のハイレベルおよびローレベルの組み合わせに応じて2の5乗(=32)通りの値をとり得る。
強誘電体キャパシタC1〜C6は印加電圧が大きくなるに従って容量変化比が大きくなる非線形性を備えている。そのため、条件(4) のように、制御電圧の大きさをリニアに切り替えることのできる回路構成の場合、強誘電体キャパシタ自体の容量−電圧特性がそのまま現れる。つまり1ステップごとの容量可変幅(感度)が異なってしまうため、容量値の微調整が困難となる。
これに対して、同じ強誘電体キャパシタを用いたとしても、条件(1) のように、第1のグループと第2のグループを設けることによって(抵抗分圧回路を2つに分割することによって)、条件(4) と比較して容量可変比の線形性を高めることができる。但し、ステップ6−7間、ステップ16−17間、ステップ21−22間で容量変化が他のステップ間に比べて多少大きくなる。
条件(2)(3) のように、各グループでの強誘電体キャパシタの容量比を変えれば、部分的に発生する容量変化の大きいステップを解消できる。また、条件(3) のように、更に抵抗値についても最適化すれば、全ステップに亘って容量変化をほぼ均等にできる。
図4は可変容量素子101の主要部の断面図である。図4において基板SIは表面にSiO2膜が形成されたSi基板である。この基板SI上に強誘電体膜FS1、キャパシタ電極PT1、強誘電体膜FS2、キャパシタ電極PT2、強誘電体膜FS3の順に強誘電体膜とPt膜が交互に形成されてキャパシタ部が構成されている。
これらの強誘電体膜FS1,FS2,FS3およびキャパシタ電極PT1,PT2の積層膜の上部には耐湿保護膜PC1が被覆されている。この耐湿保護膜PC1の上部には更に有機保護膜PC2が形成されている。
有機保護膜PC2の上部には配線膜TI1が形成されている。また、この配線膜TI1はコンタクトホールを介してキャパシタ電極PT1,PT2の所定箇所に接続されている。さらに、配線膜TI1は、耐湿保護膜PC1および有機保護膜PC2の周囲を覆うように形成されている。
配線膜TI1の表面には層間絶縁膜SR1が形成されている。この層間絶縁膜SR1の表面に抵抗膜パターンRE1が形成されている。この抵抗膜パターンRE1の表面は層間絶縁膜SR2で被覆されていて、この層間絶縁膜SR2の表面に抵抗膜パターンRE2が形成されている。この抵抗膜パターンRE2の表面は層間絶縁膜SR3で被覆されている。
これらの抵抗膜パターンRE1,RE2の抵抗膜は、薄膜プロセス(フォトリソグラフィおよびエッチング技術を利用したプロセス)または厚膜プロセス(スクリーン印刷等の印刷技術を利用したプロセス)で形成されている。各抵抗素子の抵抗値は、抵抗膜パターンの幅、長さおよび厚みによって定められる。
層間絶縁膜SR3の表面には配線膜TI2が形成されていている。また、この配線膜TI2は、層間絶縁膜SR1,SR2,SR3に形成されたコンタクトホールを介して配線膜TI1に接続されている。
層間絶縁膜SR3の表面にはソルダーレジスト膜SR4が被覆されている。そして、このソルダーレジスト膜SR4の開口で且つ配線膜TI2の表面には外部接続電極EEが形成されている。
前記強誘電体膜FS1は基板SIおよび耐湿保護膜PC1に対する密着用・拡散防止用の絶縁膜である。また、強誘電体膜FS3は耐湿保護膜PC1に対する密着用の絶縁膜である。前記キャパシタ電極PT1,PT2に使用される導電性材料としては、導電性が良好で耐酸化性に優れた高融点の貴金属材料、例えば、Pt,Auを用いることができる。
また、前記強誘電体膜FS1,FS2,FS3に使用される薄膜材料としては、高誘電率を有する誘電体材料が使用される。具体的には、(Ba,Sr)TiO3 (BST)、SrTiO3、BaTiO3、Pb(Zr,Ti)O3等のペロブスカイト化合物、SrBi4Ti4O15等のビスマス層状化合物等を使用することができる。
また、配線膜TI1,TI2は、Ti/Cu/Tiの三層からなり、Ti層は例えば100nmに形成され、Cu層は、例えば1000nmに形成される。
また、外部接続電極EEは、Au/Niの二層からなり、第1層のNi層は、例えば2000nmに形成され、第2層のAu層は例えば200nmに形成される。
前記耐湿保護膜PC1は有機保護膜PC2から放出される水分がキャパシタ部に浸入するのを防止する。この耐湿保護膜PC1としては、SiNx、SiO2、Al2O3、TiO2等を使用することができる。また、有機保護膜PC2は外部からの機械的応力を吸収する。この有機保護膜PC2としては、PBO(ポリベンゾオキサゾール)樹脂、ポリイミド樹脂、エポキシ樹脂等を使用することができる。
前記抵抗膜パターンRE1,RE2の抵抗材料は例えばニクロムである。
図4に示した可変容量素子101の製造方法は次のとおりである。
まず、Si基板に熱酸化処理を施し、膜厚700nmのSiO2からなる酸化物層を形成する。この酸化物層の膜厚は所望の絶縁性を確保できるような膜厚であれば特に限定されるものではないが、好ましくは500〜1000nmの範囲内に設定される。
次いで、化学溶液堆積(ChemicalSolution Deposition;以下「CSD」という。)法により前記酸化物層上に膜厚50nmの密着用・拡散防止用の強誘電体膜FS1を形成する。この強誘電体膜FS1の膜厚は所望の密着性・拡散防止性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは10〜100nmの範囲内に設定される。
強誘電体膜FS1として使用可能な材料の幾つかは上述のとおりであるが、キャパシタ用の強誘電体膜FS2と同材料であることが望ましい。例えば、BST膜を形成する場合は、Ba、Sr、Tiが、モル比で例えばBa:Sr:Ti=7:3:10に配合された成膜原料溶液を用意する。そして、この成膜原料溶液を酸化物層1上に塗布し、400℃のホットプレ−ト上で乾燥させ、600℃の温度で30分間、熱処理を行って結晶化させ、BST膜を形成する。
前記ホットプレートの温度は所望の乾燥特性が得られれば特に限定されるものではないが、好ましくは300〜400℃の範囲内に設定される。また、前記熱処理の温度は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは600〜700℃の範囲内で設定される。また、前記熱処理の時間は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは10〜60分間の範囲内で設定される。
次に、キャパシタ電極PT1、強誘電体膜FS2、キャパシタ電極PT2、強誘電体膜FS3を順次成膜する。具体的には、RFマグネトロンスパッタ法により膜厚250nmのPtやAuからなるキャパシタ電極PT1を形成し、次いで、CSD法によりBST等からなる膜厚100nmの強誘電体膜FS2を形成し、その後、RFマグネトロンスパッタ法により膜厚250nmのPtやAuからなるキャパシタ電極PT2を形成する。さらに、CSD法によりBST等からなる膜厚100nmの強誘電体膜FS3を形成する。
前記キャパシタ電極PT1,PT2の膜厚としては、所望の低抵抗性が確保できる膜厚であれば特に限定されるものではないが、好ましくは100〜500nmの範囲内に設定される。また、前記強誘電体膜FS2の膜厚は所望の静電容量を確保できるような膜厚であれば特に限定されるものではないが、好ましくは80〜150nmの範囲内に設定される。また、前記強誘電体膜FS3の膜厚は所望の密着性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは80〜150nmの範囲内に設定される。
次に、フォトリソグラフィ技術及びドライエッチング法(反応性イオンエッチング(RIE) 法)により、キャパシタ部の各層のパターンニングを行う。すなわち、フォトレジストを塗布してプリベークした後、フォトマスクを介して紫外光をフォトレジストに照射し、露光、現像、ポストベークを行なってフォトマスクパターンをレジストパターンに転写する。次いで、ArガスやCHF3 ガスを用いて、露出部分をドライエッチングする。
そしてこの後、このキャパシタ部を800℃の温度で30分間熱処理する。この熱処理の温度は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは800〜900℃の温度の範囲内に設定される。また、この熱処理の時間は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは10〜60分間の範囲内で設定される。
次に、キャパシタ部の上面及び側面および強誘電体膜FS1の側面を覆うように、スパッタリング法により膜厚600nmの無機材料からなる耐湿保護膜PC1を形成し、次いで、スピンコ−ト法で感光性樹脂材料であるPBO(ポリベンゾオキサゾール)膜を、前記耐湿保護膜PC1を覆うように塗布し、その後、125℃の温度で5分間加熱し、露光、現像処理を行った後、350℃で1時間程度加熱し、膜厚が6000nmの所定パターンの有機保護膜PC2を形成する。
前記耐湿保護膜PC1の膜厚は、所望の耐湿保護性が確保できる膜厚であれば特に限定されるものではないが、好ましくは200〜1000nmの範囲内に設定される。また、前記有機保護膜PC2の膜厚は、所望の機械的応力吸収性が確保できる膜厚であれば特に限定されるものではないが、好ましくは2000〜10000nmの範囲内に設定される。
次に、有機保護膜PC2をマスクとし、CHF3ガスを用い、有機保護膜PC2、耐湿保護膜PC1および強誘電体膜FS2をドライエッチングしてパターン形成し、キャパシタ電極PT1に達するコンタクトホール(図示しない)を形成するとともに、有機保護膜PC2、耐湿保護膜PC1および強誘電体膜FS3をドライエッチングしてパターン形成し、キャパシタ電極PT2に達するコンタクトホールを形成する。
次に、RFマグネトロンスパッタ法で、配線膜TI1となるべき3層の金属層を成膜し、この配線膜TI1をウェットエッチングによりパターンニングする。
次に、層間絶縁膜SR1をスピンコートし、コンタクトホールを形成する。また、可変容量素子部の抵抗素子14Bとなるべき抵抗膜をスパッタリングや電子ビーム蒸着等の薄膜プロセスにて成膜し、この抵抗膜をリフトオフ法によりパターンニングすることで抵抗膜パターンRE1を形成する。
次に、層間絶縁膜SR2をスピンコートし、層間絶縁膜SR1のコンタクトホールと重なる位置にコンタクトホールを形成する。また、制御電圧印加回路14Rとなるべき抵抗膜をスパッタリングや電子ビーム蒸着等の薄膜プロセスにて成膜し、この抵抗膜をリフトオフ法によりパターンニングすることで抵抗膜パターンRE2を形成する。
次に、層間絶縁膜SR3をスピンコートし、層間絶縁膜SR2のコンタクトホールと重なる位置にコンタクトホールを形成する。
さらに以下のステップで成膜とパターニングを行う。
RFマグネトロンスパッタ法でコンタクトホールの内部の導体および配線膜TI2となるべき3層の金属層を成膜する。
電解めっき法により外部接続電極EEとなるべき金属層を形成する。
前記金属層をフォトリソグラフィ法およびウェットエッチング法でパターニングする。
ソルダーレジスト膜SR4をスピンコート法により形成する。
ソルダーレジスト膜SR4をフォトリソグラフィ法およびウェットエッチング法でパターニングする。
このように、可変容量素子として強誘電体キャパシタを用い、制御電圧印加回路として異なる抵抗値を持った複数の抵抗パターンを用いているため、小型で周波数特性に優れたパッシブデバイス(=制御電圧印加回路付き可変容量素子)を構成できる。
なお、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態で示した各層の膜厚、形成方法、形成条件等は単なる例示であって、薄膜キャパシタとして所期の機能を損なわない範囲で任意に変更可能であるのはいうまでもない。
また、上記実施の形態では、キャパシタ部が、一つの容量発生部を有する単層構造の場合について説明したが、二つ以上の容量発生部を有する多層構造の場合にも同様に適用できるのはいうまでもない。
図4に示したように、可変容量素子および制御電圧印加回路は、半導体基板上に薄膜プロセスによって形成されている。すなわち、可変容量素子部と制御電圧印加回路部とが共通の基板に一体的に形成されている。特に、制御電圧印加回路を構成する複数の抵抗素子は、それぞれ同一層に同一プロセスにて設けられている。そのため、たとえ各抵抗素子の抵抗値が所望の抵抗値からずれたとしても、各抵抗値の比率そのもののバラツキは抑えることができ、ゆえに、再現性良く出力電圧を制御することができる。他方、可変容量素子は、各強誘電体キャパシタの両端に並列接続された複数のRF抵抗素子を含むが、これらのRF抵抗素子は、制御電圧印加回路を構成する複数の抵抗パターンとは異なる層に設けられており、これらのRF抵抗素子も、同一層に同一プロセスにて設けられている。
なお、以上に示した例では、抵抗R11〜R14,R21〜R23について抵抗値が等しいものを用いたが、強誘電体キャパシタC1〜C6のインピーダンスに対して十分に大きな抵抗値であれば、抵抗値は特に等しくなくてもよい。
《第2の実施形態》
図5は第2の実施形態に係る可変容量素子102の回路図である。可変容量素子102は、強誘電体キャパシタC1〜C6およびこれらの強誘電体キャパシタC1〜C6に制御電圧を印加する制御電圧印加回路を含んでいる。図1に示した可変容量素子と異なり、強誘電体キャパシタC1〜C6の直列回路とポートP11との間にキャパシタC0が接続されていて、強誘電体キャパシタC1〜C6の直列回路とポートP12との間にキャパシタC7が接続されている。また、強誘電体キャパシタC1〜C6に対して制御電圧を印加する抵抗R0,R11〜R13,R21〜R24の接続関係が図1とは異なる。
図5は第2の実施形態に係る可変容量素子102の回路図である。可変容量素子102は、強誘電体キャパシタC1〜C6およびこれらの強誘電体キャパシタC1〜C6に制御電圧を印加する制御電圧印加回路を含んでいる。図1に示した可変容量素子と異なり、強誘電体キャパシタC1〜C6の直列回路とポートP11との間にキャパシタC0が接続されていて、強誘電体キャパシタC1〜C6の直列回路とポートP12との間にキャパシタC7が接続されている。また、強誘電体キャパシタC1〜C6に対して制御電圧を印加する抵抗R0,R11〜R13,R21〜R24の接続関係が図1とは異なる。
図5に示した例では、抵抗分圧回路RDV1による分圧電圧が強誘電体キャパシタC1〜C3に印加され、抵抗分圧回路RDV2による分圧電圧が強誘電体キャパシタC4〜C6に印加される。その他は第1の実施形態と同様である。
図5において、キャパシタC0,C7は直流カット用キャパシタとして作用し、ポートP11,P12に接続される素子や回路への影響を抑制できる。ポートP11,P12に例えばアンテナコイルが接続される場合、アンテナコイルに対して抵抗R11,R13の直列回路が並列接続されることが無い。したがって、可変容量素子102がアンテナ特性へ悪影響を及ぼすことはない。また、ポートP11,P12間の容量とアンテナコイルとでLC共振回路を構成することができる。そして、制御端子P21,P22,P23がいずれもHレベルまたはLレベルで且つ制御端子P24,P25がいずれもHレベルまたはLレベルであるとき、すなわちブリーダー電流が流れない状態で、ポートP11,P12間の容量を一定に保つことができる。
なお、キャパシタC0,C7も強誘電体キャパシタであってもよい。但し、キャパシタC0,C7には制御電圧が印加されないので容量値は一定である。
第1の実施形態で述べたことと同様に、図5の抵抗R11〜R13,R21〜R24の抵抗値は、強誘電体キャパシタC1〜C6のインピーダンスに対して十分に大きな抵抗値であれば等しくなくてもよい。
《第3の実施形態》
図6は本発明の制御電圧印加回路付き可変容量素子および高周波デバイスを備える通信装置201の回路図である。この通信装置201はNFCモジュールの一例である。通信装置201は、RFIC11、制御IC12、アンテナコイル13、および可変容量素子102を備えている。可変容量素子102とRFIC11とで可変容量素子内蔵RFIC110が構成されている。ここで、可変容量素子102は第2の実施形態で示した可変容量素子である。可変容量素子内蔵RFIC110とアンテナコイル13とで構成される回路が高周波デバイスに相当する。
図6は本発明の制御電圧印加回路付き可変容量素子および高周波デバイスを備える通信装置201の回路図である。この通信装置201はNFCモジュールの一例である。通信装置201は、RFIC11、制御IC12、アンテナコイル13、および可変容量素子102を備えている。可変容量素子102とRFIC11とで可変容量素子内蔵RFIC110が構成されている。ここで、可変容量素子102は第2の実施形態で示した可変容量素子である。可変容量素子内蔵RFIC110とアンテナコイル13とで構成される回路が高周波デバイスに相当する。
RFIC11はGPIO(GeneralPurpose Input/Output)のIO端子11Pを備えている。同様に、制御IC12はGPIOのIO端子12Pを備えている。
RFIC11はベースバンド信号と高周波信号との間の変換を行う。この制御IC12は、RFIC11を制御し、通信データを含むデータを入出力する。
RFIC11の二つのRX端子(受信信号端子)に可変容量素子102およびアンテナコイル13の並列回路が接続されている。可変容量素子102は図5に示したものである。
RFIC11のIO端子11Pおよび制御IC12のIO端子12Pは信号ライン15Aで接続され、可変容量素子102の制御端子P21〜P25は信号ライン15A,15Bに接続されている。
RFIC11と制御IC12とはデータ伝送ライン16を介して通信信号の入出力を行い。制御IC12は信号ライン15Aを介してRFIC11の各種設定などの制御を行う。また、RFIC11または制御IC12は信号ライン15A,15Bを介して可変容量素子102に対して制御データを与える。
可変容量素子102はアンテナコイル13とともにLC並列共振回路であるアンテナ回路を構成し、アンテナ回路の共振周波数を所定周波数に定める。アンテナコイル13は通信相手のアンテナと電磁界結合して近距離通信のための送受信を行う。
図7は可変容量素子内蔵RFIC110の三面図である。この可変容量素子内蔵RFIC110は、図4に示したように、ウエハーから分断したベアチップである。このICの外部接続電極(パッド)EEには半田ボールSBが形成されている。
図8は実装用再配線基板20に可変容量素子内蔵RFIC110を搭載した状態での断面図である。実装用再配線基板20の下面には実装用端子22が形成されていて、上面には可変容量素子内蔵RFIC110を搭載する電極が形成されている。そして、実装用再配線基板20の内部に再配線用電極21が形成されている。この基板20にはアンテナコイル13(図6参照)が形成されていて、この基板20に可変容量素子内蔵RFIC110を実装することによって高周波デバイスが構成される。
このように、実装用再配線基板20に可変容量素子内蔵RFIC110を搭載した状態のモジュールをプリント配線板に実装するようにしてもよい。
《第4の実施形態》
図9は第4の実施形態に係る通信装置の回路図である。この例では、RFIC11の二つのTX端子(送信信号端子)に接続される回路も表している。図9においてベースバンド回路18はRFIC11との間でベースバンド信号の通信を行う。アンテナコイル13は、通信相手側コイルアンテナとの磁界結合によって、通信相手側アンテナと無線信号をやり取りする。このアンテナコイル13はループ状電極パターンを複数ターンまたは複数層巻回することによって形成されたものである。
図9は第4の実施形態に係る通信装置の回路図である。この例では、RFIC11の二つのTX端子(送信信号端子)に接続される回路も表している。図9においてベースバンド回路18はRFIC11との間でベースバンド信号の通信を行う。アンテナコイル13は、通信相手側コイルアンテナとの磁界結合によって、通信相手側アンテナと無線信号をやり取りする。このアンテナコイル13はループ状電極パターンを複数ターンまたは複数層巻回することによって形成されたものである。
キャパシタC21,C22はRFIC11とアンテナコイル13との結合度調整用の素子である。また、インダクタL11,L12およびキャパシタC11,C12,C20は送信フィルタを構成している。例えば通信回路がカードモードで動作する場合、RFIC11はパッシブ動作するので、RX端子への入力信号から電源電圧を生成するとともに受信信号を読み取り、送信時にはTX端子に接続されている回路(負荷)を負荷変調する。また、例えば通信回路がリーダライタモードで動作する場合には、RFIC11はアクティブ動作するので、送信時にRX端子を開放してTX端子から送信信号を送信し、受信時にはTX端子を開放してRX端子から受信信号を入力する。このように、通信回路は動作モードに応じて、RFIC11からアンテナコイル13側を見たインピーダンスが変化する。この動作モードに応じてアンテナ回路の共振周波数が最適となるように、(RFIC11からアンテナコイル13側を見たインピーダンスが整合するように、)可変容量素子102が制御される。
なお、アンテナコイル13の両端には、グランドとの間にそれぞれESD保護素子17A,17Bが接続されている。
ベースバンド回路18は待ち受け時に(受信待機モードで)可変容量素子102内の抵抗分圧回路にブリーダー電流が流れない条件とする。すなわち、その条件となる周波数で待ち受ける。これにより、待ち受け時での電力消費を削減できる。
《他の実施形態》
以上、本発明を具体的な実施の形態について説明したが、本発明はこの例に限定されるものではない。
以上、本発明を具体的な実施の形態について説明したが、本発明はこの例に限定されるものではない。
例えば、共通接続点が互いに独立した抵抗分圧回路は2つに限らず、3つ以上備えていてもよい。
また、複数の抵抗分圧回路の共通接続点が強誘電体キャパシタまたは他のキャパシタにより直流的に非導通状態であればよく、直列接続された複数のキャパシタには強誘電体キャパシタとその他のキャパシタとが混在していてもよい。
また、可変容量素子は、アンテナコイルに単独で並列接続されていてもよいが、可変容量素子に対して直列にコンデンサが挿入されていてもよい。また、アンテナコイルに対して直列に接続されていてもよい。
また、高周波デバイスは、RFIDのリーダライタに限定されるものではなく、RFIDタグとして構成されていてもよい。
C1〜C6…強誘電体キャパシタ
C0,C7…キャパシタ
C11,C12,C20,C21,C22…キャパシタ
CC1,CC2…共通接続点
EE…外部接続電極
FS1,FS2,FS3…強誘電体膜
G1…第1グループ
G2…第2グループ
GND…グランド端子
L11,L12…インダクタ
P11,P12…ポート
P21〜P25…制御端子
PC1…耐湿保護膜
PC2…有機保護膜
PT1,PT2…キャパシタ電極
R0,R11〜R14,R21〜R24,R31〜R35…RF抵抗素子
RDV1…第1の抵抗分圧回路
RDV2…第2の抵抗分圧回路
RE1,RE2…抵抗膜パターン
SB…半田ボール
SI…基板
SR1,SR2,SR3…層間絶縁膜
SR4…ソルダーレジスト膜
TI1,TI2…配線膜
11…RFIC
11P…IO端子
12…制御IC
12P…IO端子
13…アンテナコイル
14B…可変容量素子部の抵抗素子
14R…制御電圧印加回路
15A,15B…信号ライン
16…データ伝送ライン
17A,17B…ESD保護素子
18…ベースバンド回路
20…実装用再配線基板
21…再配線用電極
22…実装用端子
101,102…可変容量素子
110…可変容量素子内蔵RFIC
201…通信装置
C0,C7…キャパシタ
C11,C12,C20,C21,C22…キャパシタ
CC1,CC2…共通接続点
EE…外部接続電極
FS1,FS2,FS3…強誘電体膜
G1…第1グループ
G2…第2グループ
GND…グランド端子
L11,L12…インダクタ
P11,P12…ポート
P21〜P25…制御端子
PC1…耐湿保護膜
PC2…有機保護膜
PT1,PT2…キャパシタ電極
R0,R11〜R14,R21〜R24,R31〜R35…RF抵抗素子
RDV1…第1の抵抗分圧回路
RDV2…第2の抵抗分圧回路
RE1,RE2…抵抗膜パターン
SB…半田ボール
SI…基板
SR1,SR2,SR3…層間絶縁膜
SR4…ソルダーレジスト膜
TI1,TI2…配線膜
11…RFIC
11P…IO端子
12…制御IC
12P…IO端子
13…アンテナコイル
14B…可変容量素子部の抵抗素子
14R…制御電圧印加回路
15A,15B…信号ライン
16…データ伝送ライン
17A,17B…ESD保護素子
18…ベースバンド回路
20…実装用再配線基板
21…再配線用電極
22…実装用端子
101,102…可変容量素子
110…可変容量素子内蔵RFIC
201…通信装置
Claims (5)
- アンテナコイルと、前記アンテナコイルに接続された可変容量素子と、前記可変容量素子に接続されたRFICとを有する通信装置であって、
前記可変容量素子は、強誘電体膜およびこの強誘電体膜を挟み込むキャパシタ電極を有し、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化する強誘電体キャパシタと、複数の制御端子に第1端がそれぞれ接続され、第2端が共通接続点に接続された複数の抵抗素子による抵抗分圧回路を有し、前記共通接続点の電圧を前記強誘電体キャパシタに印加する制御電圧印加回路と、を備え、前記抵抗分圧回路は、共通接続点が互いに独立した複数組の抵抗分圧回路で構成され、且つ前記強誘電体キャパシタまたは他のキャパシタにより直流的に非導通状態であり、
前記可変容量素子は、待ち受け時に、前記複数組の抵抗分圧回路のうち、少なくとも1つの抵抗分圧回路に接続された前記制御端子のすべてがHレベル、またはすべてがLレベルとなる、ブリーダー電流が流れない状態に設定されることを特徴とする通信装置。 - 前記複数の抵抗素子は基板上に設けられた抵抗パターンであり、前記抵抗パターンは、前記複数の抵抗素子の抵抗値が、それらの抵抗値のうち最も低いものを基準として2の累乗の比率となるように形成されている、請求項1に記載の通信装置。
- 前記可変容量素子と前記制御電圧印加回路は、前記基板上に薄膜プロセスによって形成されたものであり、前記複数の抵抗素子は前記基板上の同一層に同一プロセスで形成されたものである、請求項1または2に記載の通信装置。
- 前記可変容量素子は、前記強誘電体キャパシタの両端に並列接続された複数のRF抵抗素子を含み、これらのRF抵抗素子は、前記複数の抵抗素子とは異なる層に設けられている、請求項3に記載の通信装置。
- 前記可変容量素子の前記制御端子に接続されたRFICは1つのチップに設けられて構成された、請求項1〜4のいずれかに記載の通信装置。
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