JP5673865B2 - 通信装置 - Google Patents

通信装置 Download PDF

Info

Publication number
JP5673865B2
JP5673865B2 JP2013557963A JP2013557963A JP5673865B2 JP 5673865 B2 JP5673865 B2 JP 5673865B2 JP 2013557963 A JP2013557963 A JP 2013557963A JP 2013557963 A JP2013557963 A JP 2013557963A JP 5673865 B2 JP5673865 B2 JP 5673865B2
Authority
JP
Japan
Prior art keywords
resistance
film
circuit
capacitance element
variable capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013557963A
Other languages
English (en)
Other versions
JPWO2013183472A1 (ja
Inventor
竹島　裕
裕 竹島
俊幸 中磯
俊幸 中磯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2013557963A priority Critical patent/JP5673865B2/ja
Application granted granted Critical
Publication of JP5673865B2 publication Critical patent/JP5673865B2/ja
Publication of JPWO2013183472A1 publication Critical patent/JPWO2013183472A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
    • G06K7/10—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation
    • G06K7/10009—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation sensing by radiation using wavelengths larger than 0.1 mm, e.g. radio-waves or microwaves
    • G06K7/10237—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation sensing by radiation using wavelengths larger than 0.1 mm, e.g. radio-waves or microwaves the reader and the record carrier being capable of selectively switching between reader and record carrier appearance, e.g. in near field communication [NFC] devices where the NFC device may function as an RFID reader or as an RFID tag
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
    • G06K19/0726—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs the arrangement including a circuit for tuning the resonance frequency of an antenna on the record carrier
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/07771—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card the record carrier comprising means for minimising adverse effects on the data communication capability of the record carrier, e.g. minimising Eddy currents induced in a proximate metal or otherwise electromagnetically interfering object
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G7/00—Capacitors in which the capacitance is varied by non-mechanical means; Processes of their manufacture
    • H01G7/06—Capacitors in which the capacitance is varied by non-mechanical means; Processes of their manufacture having a dielectric selected for the variation of its permittivity with applied voltage, i.e. ferroelectric capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/20—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by the transmission technique; characterised by the transmission medium
    • H04B5/24—Inductive coupling
    • H04B5/26—Inductive coupling using coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/40—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by components specially adapted for near-field transmission
    • H04B5/45—Transponders
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/70—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes
    • H04B5/77—Near-field transmission systems, e.g. inductive or capacitive transmission systems specially adapted for specific purposes for interrogation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • General Health & Medical Sciences (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Artificial Intelligence (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Near-Field Transmission Systems (AREA)

Description

本発明はＲＦＩＤ（Radio FrequencyIdentification）システムや近距離無線通信（NFC：Near Field Communication）システムに用いられる通信装置に関するものである。
ＮＦＣは１３ＭＨｚ帯を利用した近距離無線通信規格の一つであり、携帯通信端末をはじめ、さまざまな端末への搭載が期待されている。一般的に、ＮＦＣを利用した携帯通信端末では、ＮＦＣ用のＲＦＩＣが端末本体に内蔵され、このＮＦＣ用のＲＦＩＣは同じく端末本体に内蔵されたＮＦＣ用のアンテナコイルに接続される。また、前記アンテナコイルは通信周波数で共振するように容量素子が接続されていて、この容量素子とアンテナコイルとでアンテナ回路が構成されている。そして、このアンテナ回路とＮＦＣ用ＲＦＩＣ等とで無線通信モジュール（以下、「ＮＦＣモジュール」）が構成されている。
ＮＦＣモジュールの通信周波数は予め決められているが、その使用条件や製造ばらつきによって、合わせるべきアンテナ回路の共振周波数は少しずつ異なる。例えばリーダライタモードとカードモードとではアンテナ回路の共振回路としての回路構成が変わる。そのため、どちらのモードでも所定の共振周波数を維持するために、モードに応じて前記共振回路を調整する必要が生じる。また、ＮＦＣモジュールの搭載環境によっても使用条件が変化する。例えばＮＦＣモジュールの近くに金属が存在するか否かなどによってアンテナ回路の共振周波数は変化する。
ＮＦＣモジュールのアンテナの周波数帯域が十分に広い場合は、上記の使用条件の違いによる微調整は不要であるが、最近の端末の小型化にともない十分なアンテナサイズを確保することが難しく、アンテナサイズが小さくなると十分なアンテナ帯域幅を得ることができない。そのため、共振周波数を最適値となるように調整することが必要になる。
共振周波数の調整方法としては、印加電圧により容量値を変化させることのできる可変容量素子でアンテナ回路のキャパシタを構成することが知られている（特許文献１参照）。また、複数のキャパシタを選択的に接続することで全体の容量値を切り替えるようにした回路が特許文献２に示されている。
図１２は特許文献２に示されている通信回路の例である。ここで、非接触ＩＣ部４７は、非接触ＩＣチップ、コンデンサＣinと並列コンデンサＣ１０１〜Ｃ１０３、スイッチＳＷ１〜ＳＷ３を有するアンテナ並列コンデンサ部、およびアンテナＬ１で構成されている。コンデンサＣinおよび並列コンデンサＣ１０１〜Ｃ１０３が有する電気容量は固定値である。ＳＷ１〜ＳＷ３は並列コンデンサＣ１０１〜Ｃ１０３の接続のＯＮ／ＯＦＦを切り換える回路である。非接触ＩＣ部４７が携帯電話機１に組み込まれた後に、不揮発メモリ搭載のコントロールＩＣ６２が非接触ＩＣ部４７に対して接続される。コントロールＩＣ６２は、非接触ＩＣ部４７のスイッチＳＷ１〜ＳＷ３のＯＮ／ＯＦＦ状態を切り替える。
特開２００９−２９０６４４号公報 特開２０１０−１４７７４３号公報
しかし、可変容量素子や切り替え回路を備える場合、これらのアクティブ素子を別途搭載するためのスペースが必要となるほか、アクティブ素子であるため歪みが発生しやすく、共振周波数が変化してしまうことがある。また、複数のコンデンサを切り替えて容量値を微小ステップで調整するためには、多数のコンデンサおよび切替用のスイッチが必要となる。そのため、回路構成が複雑化し、ＩＣのサイズも大きくなるという問題がある。
また、トリマコンデンサで容量値をメカニカルに設定する構成を採ることもできるが、その容量値を変化させるために機械的な制御が必要であるため、ＲＦＩＤデバイスが複雑化・大型化してしまいやすく、また、落下等の衝撃に対する信頼性を確保できないことがある。
また、印加する制御電圧によって容量が変化する可変容量素子を用いる場合、制御電圧を生成ために通常は抵抗分圧回路が構成される。しかし、基本的に抵抗分圧回路はブリーダー電流を流して、抵抗による降下電圧を取り出す回路であるため、ブリーダー電流による電力損失が生じる。特に、容量を所定値に固定しているときでもブリーダー電流による電力損失が常に生じるので、バッテリーを電源とする低消費電力の通信装置に適用する場合に問題となる。
本発明の目的は、アクティブ素子による歪み、および回路構成の複雑化に伴うＩＣサイズの大型化の問題を解消し、落下等の衝撃に対する信頼性を確保するとともに、低消費電力化を図った、通信装置を提供することにある。
（１）本発明の通信装置は次のように構成される。
アンテナコイルと、前記アンテナコイルに接続された可変容量素子と、前記可変容量素子に接続されたＲＦＩＣとを有し、
前記可変容量素子は、強誘電体膜およびこの強誘電体膜を挟み込むキャパシタ電極を有し、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化する強誘電体キャパシタと、複数の制御端子（例えば外部のGPIO端子が繋がる端子）に第１端がそれぞれ接続され、第２端が共通接続点に接続された複数の抵抗素子による抵抗分圧回路を有し、前記共通接続点の電圧を前記可変容量素子に印加する制御電圧印加回路と、を備え、前記抵抗分圧回路は、共通接続点が互いに独立した複数組の抵抗分圧回路で構成され、且つ前記強誘電体キャパシタまたは他のキャパシタにより直流的に非導通状態であり、
前記可変容量素子は、待ち受け時に、前記複数組の抵抗分圧回路のうち、少なくとも１つの抵抗分圧回路に接続された前記制御端子のすべてがＨレベル、またはすべてがＬレベルとなる、ブリーダー電流が流れない状態に設定されることを特徴とする。
この構成により、アクティブ素子であるスイッチを用いないので、歪みの問題がなく、また回路構成の簡素化に伴ってＩＣサイズが小型化され、落下等の衝撃に対する信頼性を確保し易い。さらに、抵抗分圧回路に流れるブリーダー電流が抑制できるかまたは殆ど０にすることができるので低消費電力化が図れる。
（２）前記複数の抵抗素子は基板上に設けられた抵抗パターンであり、前記抵抗パターンは、前記複数の抵抗素子の抵抗値が、それらの抵抗値のうち最も低いものを基準として２の累乗の比率となるように形成されていることが好ましい。
この構成により、相対的に少ない数の制御端子で、制御データの値と可変容量素子に対する制御電圧とを線形関係にでき、分解能一定で多段階の設定が容易となる。
（３）前記可変容量素子と前記制御電圧印加回路は、前記基板上に薄膜プロセスによって形成されたものであり、前記複数の抵抗素子は前記基板上の同一層に同一プロセスで形成されたものであることが好ましい。
この構成により、部品点数が削減され、データ伝送ラインの引き回しも非常に簡素になり、通信回路の小型軽量化が図れる。しかも、前記各抵抗素子の抵抗値が全体としてばらついても、すなわち絶対値がばらついても、各抵抗素子間の比率は安定する。そのため、抵抗分圧回路の分圧比は一定であり、可変容量素子に常に所定の安定した制御電圧を印加することができる。
（４）前記可変容量素子は、前記強誘電体キャパシタの両端に並列接続された複数のＲＦ抵抗素子を含み、これらのＲＦ抵抗素子は、前記複数の抵抗素子とは異なる層に設けられていることが好ましい。
この構成により、ＲＦ抵抗素子と抵抗分圧用の抵抗素子とを独立して最適な抵抗値に定めることができる。
（５）前記可変容量素子の外部端子に接続されたＲＦＩＣは１つのチップに設けられていることが好ましい。この構成により、通信装置等の電子機器内の回路基板への実装部品数および配線スペースが削減され、小型化が図れる。
本発明によれば、アンテナコイルの共振周波数を制御するための可変容量素子として、キャパシタ電極間に強誘電体膜が挟み込まれた強誘電体キャパシタを用い、且つこの強誘電体キャパシタに制御電圧を印加するための制御電圧印加回路として、異なる抵抗値を持った複数の抵抗素子を用いているため、小型であるにもかかわらず、歪みが発生しにくく、周波数特性の安定した信頼性の高い通信装置を実現できる。また、トリマコンデンサのように、機械的な制御を要する可変容量素子を用いる必要が無いため、小型であるにもかかわらず、落下等の衝撃に対する信頼性が高い通信装置を実現できる。更に、抵抗分圧回路に流れるブリーダー電流が抑制できるかまたは殆ど０にすることができるので低消費電力化が図れる。
図１は第１の実施形態の可変容量素子１０１の内部の全体の回路図である。 図２は、第１の実施形態に係る可変容量素子１０１にブリーダー電流が流れない状態について示す図である。 図３は制御端子Ｐ２１〜Ｐ２５に入力される５ビットの２値信号で表される印加電圧ステップと容量可変比との関係を示す図である。 図４は可変容量素子１０１の主要部の断面図である。 図５は第２の実施形態に係る可変容量素子１０２の回路図である。 図６は本発明の制御電圧印加回路付き可変容量素子および高周波デバイスを備える通信装置２０１の回路図である。 図７は可変容量素子内蔵ＲＦＩＣ１１０の三面図である。 図８は実装用再配線基板２０に可変容量素子内蔵ＲＦＩＣ１１０を搭載した状態での断面図である。 図９は第４の実施形態に係る通信装置の回路図である。 図１０は第１の実施形態に係る可変容量素子の比較例としての可変容量素子の回路図である。 図１１は、図１０に示した可変容量素子の制御端子Ｐ２１〜Ｐ２５の電位と抵抗分圧回路に流れるブリーダー電流について示す図である。 図１２は特許文献２に示されている通信回路の例である。
《第１の実施形態》
図１は第１の実施形態の可変容量素子１０１の内部の全体の回路図である。可変容量素子１０１は、強誘電体キャパシタＣ１〜Ｃ６およびこれらの強誘電体キャパシタＣ１〜Ｃ６に制御電圧を印加する制御電圧印加回路を含んでいる。強誘電体キャパシタＣ１〜Ｃ６は１つの直列回路が構成されていて、その直列回路の第１端がポートＰ１１に接続されていて、第２端がポートＰ１２に接続されている。この可変容量素子１０１はポートＰ１１およびポートＰ１２間の容量値が変化する素子である。
共通接続点ＣＣ１とグランド端子ＧＮＤとの間に印加される電圧が強誘電体キャパシタＣ１〜Ｃ４に対する制御電圧である。また、共通接続点ＣＣ２とグランド端子ＧＮＤとの間に印加される電圧が強誘電体キャパシタＣ５，Ｃ６に対する制御電圧である。
ＲＦ抵抗素子（以下、単に「抵抗」）Ｒ０，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２３および抵抗分圧用の抵抗素子（以下、単に「抵抗」）Ｒ３１〜Ｒ３５は前記制御電圧印加回路を構成している。強誘電体キャパシタＣ１〜Ｃ６には、制御電圧印加回路のうち抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４および抵抗Ｒ２１，Ｒ２２，Ｒ２３を介して制御電圧が印加される。抵抗Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２３の抵抗値は等しい。これらの抵抗Ｒ０，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２３は、強誘電体キャパシタＣ１〜Ｃ６に制御電圧を印加するとともに、ポートＰ１１−Ｐ１２間に印加されるＲＦ信号が共通接続点ＣＣ１，ＣＣ２およびグランド端子ＧＮＤへ漏れるのを抑制する。
抵抗Ｒ３１，Ｒ３２，Ｒ３３は第１の抵抗分圧回路ＲＤＶ１を構成していて、抵抗Ｒ３４，Ｒ３５は第２の抵抗分圧回路ＲＤＶ２を構成している。抵抗Ｒ３１，Ｒ３２，Ｒ３３の第１端は制御端子Ｐ２１，Ｐ２２，Ｐ２３にそれぞれ接続されている。これらの抵抗Ｒ３１，Ｒ３２，Ｒ３３の第２端は共通接続点ＣＣ１に接続されている。抵抗Ｒ３４，Ｒ３５の第１端は制御端子Ｐ２４，Ｐ２５にそれぞれ接続されている。また、これらの抵抗Ｒ３４，Ｒ３５の第２端は共通接続点ＣＣ２に接続されている。
このように、第１の抵抗分圧回路ＲＤＶ１と第２の抵抗分圧回路ＲＤＶ２とは、共通接続点ＣＣ１，ＣＣ２が互いに独立している。すなわち、第１の抵抗分圧回路ＲＤＶ１と第２の抵抗分圧回路ＲＤＶ２とは、複数の強誘電体キャパシタのうち強誘電体キャパシタＣ２〜Ｃ５により直流的に絶縁されている。
制御端子Ｐ２１〜Ｐ２５には外部から高電位（以下、「Ｈレベル」）または低電位（以下、「Ｌレベル」）の電圧（５ビットの２値信号）が印加される。制御端子Ｐ２１，Ｐ２２，Ｐ２３への印加電圧に応じて、第１の抵抗分圧回路ＲＤＶ１による分圧電圧が共通接続点ＣＣ１に生じる。また、制御端子Ｐ２４，Ｐ２５への印加電圧に応じて、第２の抵抗分圧回路ＲＤＶ２による分圧電圧が共通接続点ＣＣ２に生じる。
第１の抵抗分圧回路ＲＤＶ１および強誘電体キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は第１グループＧ１に属している。第２の抵抗分圧回路ＲＤＶ２および強誘電体キャパシタＣ５，Ｃ６は第２グループＧ２に属している。
制御端子Ｐ２１，Ｐ２２，Ｐ２３への印加電圧に応じて、第１グループＧ１の強誘電体キャパシタＣ１〜Ｃ４の容量値が定まり、制御端子Ｐ２４，Ｐ２５への印加電圧に応じて、第２グループＧ２の強誘電体キャパシタＣ４，Ｃ５の容量値が定まる。そして、ポートＰ１１−Ｐ１２間の容量値は強誘電体キャパシタＣ１〜Ｃ６の直列合成容量の値となる。
図２は、第１の実施形態に係る可変容量素子１０１にブリーダー電流が流れない状態について示す図である。図２（Ａ）（Ｃ）のように、制御端子Ｐ２１，Ｐ２２，Ｐ２３の電位がＨレベルであると、制御端子Ｐ２１，Ｐ２２，Ｐ２３間で電流の出入りは無い。図２（Ｂ）（Ｄ）のように、制御端子Ｐ２１，Ｐ２２，Ｐ２３の電位がＬレベルであるときも、制御端子Ｐ２１，Ｐ２２，Ｐ２３間で電流の出入りは無い。また、図２（Ａ）（Ｄ）のように、制御端子Ｐ２４，Ｐ２５の電位がＨレベルであると、制御端子Ｐ２４，Ｐ２５間で電流の出入りは無い。図２（Ｂ）（Ｃ）のように、制御端子Ｐ２４，Ｐ２５の電位がＬレベルであるときも、制御端子Ｐ２４，Ｐ２５間で電流の出入りは無い。
このように、第１グループＧ１に対する２値信号が全てＨレベルまたは全てＬレベルであり、且つ第２グループＧ２に対する２値信号が全てＨレベルまたは全てＬレベルであればブリーダー電流は流れない。
ここで、比較例としての可変容量素子の回路図を図１０に示す。この例では、抵抗Ｒ３１〜Ｒ３５による１つの抵抗分圧回路を備え、抵抗Ｒ２１，Ｒ２２，Ｒ２３の一端を抵抗Ｒ４を介して抵抗分圧回路の共通接続点ＣＣに接続している。その他は第１の実施形態の可変容量素子１０１と同様である。
図１１は、図１０に示した可変容量素子の制御端子Ｐ２１〜Ｐ２５の電位と抵抗分圧回路に流れるブリーダー電流について示す図である。このように制御端子Ｐ２１がＨレベル、制御端子Ｐ２２〜Ｐ２５がＬレベルであると、抵抗Ｒ３２〜Ｒ３５の並列回路と抵抗Ｒ３１との直列回路が構成され、ブリーダー電流が流れ、共通接続点ＣＣに分圧電圧が発生する。
図３は前記制御端子Ｐ２１〜Ｐ２５に入力される５ビットの２値信号で表される印加電圧ステップと容量可変比との関係を示す図である。ここで、抵抗値比率および容量比率の条件(1)(2)(3)(4) は次のとおりである。
［条件(1) ］
可変容量素子：図１（第１の実施形態）
Ｒ３１：Ｒ３２：Ｒ３３：Ｒ３４：Ｒ３５＝１：２：４：１：２
第１グループの容量：第２グループの容量＝１：１
［条件(2) ］
可変容量素子：図１（第１の実施形態）
Ｒ３１：Ｒ３２：Ｒ３３：Ｒ３４：Ｒ３５＝１：２：４：１：２
第１グループの容量：第２グループの容量＝０．８９：１．３３
［条件(3) ］
可変容量素子：図１（第１の実施形態）
Ｒ３１：Ｒ３２：Ｒ３３：Ｒ３４：Ｒ３５＝１：１．２：１．４：１：２
第１グループの容量：第２グループの容量＝０．８９：１．３３
［条件(4) ］
可変容量素子：図１０（比較例）
Ｒ３１：Ｒ３２：Ｒ３３：Ｒ３４：Ｒ３５＝１：２：４：８：１６
第１グループの容量：第２グループの容量＝１：１
図３において、ステップ１は制御端子Ｐ２１〜Ｐ２５の全てがＬレベルであるとき、ステップ３２は制御端子Ｐ２１〜Ｐ２５の全てがＨレベルであるときに対応する。「容量可変比」はステップ１のときの容量を基準とする変化割合である。
このように、抵抗Ｒ３１〜Ｒ３５の抵抗値は、それらの抵抗値のうち最も低いものを基準として２の累乗またはほぼ２の累乗の比率で定めることにより、前記抵抗分圧比は、制御端子Ｐ２１〜Ｐ２５のハイレベルおよびローレベルの組み合わせに応じて２の５乗（＝３２）通りの値をとり得る。
強誘電体キャパシタＣ１〜Ｃ６は印加電圧が大きくなるに従って容量変化比が大きくなる非線形性を備えている。そのため、条件(4) のように、制御電圧の大きさをリニアに切り替えることのできる回路構成の場合、強誘電体キャパシタ自体の容量−電圧特性がそのまま現れる。つまり１ステップごとの容量可変幅（感度）が異なってしまうため、容量値の微調整が困難となる。
これに対して、同じ強誘電体キャパシタを用いたとしても、条件(1) のように、第１のグループと第２のグループを設けることによって（抵抗分圧回路を２つに分割することによって）、条件(4) と比較して容量可変比の線形性を高めることができる。但し、ステップ６−７間、ステップ１６−１７間、ステップ２１−２２間で容量変化が他のステップ間に比べて多少大きくなる。
条件(2)(3) のように、各グループでの強誘電体キャパシタの容量比を変えれば、部分的に発生する容量変化の大きいステップを解消できる。また、条件(3) のように、更に抵抗値についても最適化すれば、全ステップに亘って容量変化をほぼ均等にできる。
図４は可変容量素子１０１の主要部の断面図である。図４において基板ＳＩは表面にSiO2膜が形成されたSi基板である。この基板ＳＩ上に強誘電体膜ＦＳ１、キャパシタ電極ＰＴ１、強誘電体膜ＦＳ２、キャパシタ電極ＰＴ２、強誘電体膜ＦＳ３の順に強誘電体膜とPt膜が交互に形成されてキャパシタ部が構成されている。
これらの強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３およびキャパシタ電極ＰＴ１，ＰＴ２の積層膜の上部には耐湿保護膜ＰＣ１が被覆されている。この耐湿保護膜ＰＣ１の上部には更に有機保護膜ＰＣ２が形成されている。
有機保護膜ＰＣ２の上部には配線膜ＴＩ１が形成されている。また、この配線膜ＴＩ１はコンタクトホールを介してキャパシタ電極ＰＴ１，ＰＴ２の所定箇所に接続されている。さらに、配線膜ＴＩ１は、耐湿保護膜ＰＣ１および有機保護膜ＰＣ２の周囲を覆うように形成されている。
配線膜ＴＩ１の表面には層間絶縁膜ＳＲ１が形成されている。この層間絶縁膜ＳＲ１の表面に抵抗膜パターンＲＥ１が形成されている。この抵抗膜パターンＲＥ１の表面は層間絶縁膜ＳＲ２で被覆されていて、この層間絶縁膜ＳＲ２の表面に抵抗膜パターンＲＥ２が形成されている。この抵抗膜パターンＲＥ２の表面は層間絶縁膜ＳＲ３で被覆されている。
これらの抵抗膜パターンＲＥ１，ＲＥ２の抵抗膜は、薄膜プロセス（フォトリソグラフィおよびエッチング技術を利用したプロセス）または厚膜プロセス（スクリーン印刷等の印刷技術を利用したプロセス）で形成されている。各抵抗素子の抵抗値は、抵抗膜パターンの幅、長さおよび厚みによって定められる。
層間絶縁膜ＳＲ３の表面には配線膜ＴＩ２が形成されていている。また、この配線膜ＴＩ２は、層間絶縁膜ＳＲ１，ＳＲ２，ＳＲ３に形成されたコンタクトホールを介して配線膜ＴＩ１に接続されている。
層間絶縁膜ＳＲ３の表面にはソルダーレジスト膜ＳＲ４が被覆されている。そして、このソルダーレジスト膜ＳＲ４の開口で且つ配線膜ＴＩ２の表面には外部接続電極ＥＥが形成されている。
前記強誘電体膜ＦＳ１は基板ＳＩおよび耐湿保護膜ＰＣ１に対する密着用・拡散防止用の絶縁膜である。また、強誘電体膜ＦＳ３は耐湿保護膜ＰＣ１に対する密着用の絶縁膜である。前記キャパシタ電極ＰＴ１，ＰＴ２に使用される導電性材料としては、導電性が良好で耐酸化性に優れた高融点の貴金属材料、例えば、Pt，Auを用いることができる。
また、前記強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３に使用される薄膜材料としては、高誘電率を有する誘電体材料が使用される。具体的には、(Ba,Sr)TiO3 (BST)、SrTiO3、BaTiO3、Pb(Zr,Ti)O3等のペロブスカイト化合物、SrBi4Ti4O15等のビスマス層状化合物等を使用することができる。
また、配線膜ＴＩ１，ＴＩ２は、Ti／Cu／Tiの三層からなり、Ti層は例えば１００ｎｍに形成され、Cu層は、例えば１０００ｎｍに形成される。
また、外部接続電極ＥＥは、Au／Niの二層からなり、第１層のNi層は、例えば２０００ｎｍに形成され、第２層のAu層は例えば２００ｎｍに形成される。
前記耐湿保護膜ＰＣ１は有機保護膜ＰＣ２から放出される水分がキャパシタ部に浸入するのを防止する。この耐湿保護膜ＰＣ１としては、SiNx、SiO2、Al2O3、TiO2等を使用することができる。また、有機保護膜ＰＣ２は外部からの機械的応力を吸収する。この有機保護膜ＰＣ２としては、PBO（ポリベンゾオキサゾール）樹脂、ポリイミド樹脂、エポキシ樹脂等を使用することができる。
前記抵抗膜パターンＲＥ１，ＲＥ２の抵抗材料は例えばニクロムである。
図４に示した可変容量素子１０１の製造方法は次のとおりである。
まず、Si基板に熱酸化処理を施し、膜厚７００ｎｍのSiO2からなる酸化物層を形成する。この酸化物層の膜厚は所望の絶縁性を確保できるような膜厚であれば特に限定されるものではないが、好ましくは５００〜１０００ｎｍの範囲内に設定される。
次いで、化学溶液堆積（ChemicalSolution Deposition；以下「ＣＳＤ」という。）法により前記酸化物層上に膜厚５０ｎｍの密着用・拡散防止用の強誘電体膜ＦＳ１を形成する。この強誘電体膜ＦＳ１の膜厚は所望の密着性・拡散防止性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは１０〜１００ｎｍの範囲内に設定される。
強誘電体膜ＦＳ１として使用可能な材料の幾つかは上述のとおりであるが、キャパシタ用の強誘電体膜ＦＳ２と同材料であることが望ましい。例えば、ＢＳＴ膜を形成する場合は、Ｂａ、Ｓｒ、Ｔｉが、モル比で例えばＢａ：Ｓｒ：Ｔｉ＝７：３：１０に配合された成膜原料溶液を用意する。そして、この成膜原料溶液を酸化物層１上に塗布し、４００℃のホットプレ−ト上で乾燥させ、６００℃の温度で３０分間、熱処理を行って結晶化させ、ＢＳＴ膜を形成する。
前記ホットプレートの温度は所望の乾燥特性が得られれば特に限定されるものではないが、好ましくは３００〜４００℃の範囲内に設定される。また、前記熱処理の温度は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは６００〜７００℃の範囲内で設定される。また、前記熱処理の時間は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは１０〜６０分間の範囲内で設定される。
次に、キャパシタ電極ＰＴ１、強誘電体膜ＦＳ２、キャパシタ電極ＰＴ２、強誘電体膜ＦＳ３を順次成膜する。具体的には、ＲＦマグネトロンスパッタ法により膜厚２５０ｎｍのＰｔやＡｕからなるキャパシタ電極ＰＴ１を形成し、次いで、ＣＳＤ法によりＢＳＴ等からなる膜厚１００ｎｍの強誘電体膜ＦＳ２を形成し、その後、ＲＦマグネトロンスパッタ法により膜厚２５０ｎｍのＰｔやＡｕからなるキャパシタ電極ＰＴ２を形成する。さらに、ＣＳＤ法によりＢＳＴ等からなる膜厚１００ｎｍの強誘電体膜ＦＳ３を形成する。
前記キャパシタ電極ＰＴ１，ＰＴ２の膜厚としては、所望の低抵抗性が確保できる膜厚であれば特に限定されるものではないが、好ましくは１００〜５００ｎｍの範囲内に設定される。また、前記強誘電体膜ＦＳ２の膜厚は所望の静電容量を確保できるような膜厚であれば特に限定されるものではないが、好ましくは８０〜１５０ｎｍの範囲内に設定される。また、前記強誘電体膜ＦＳ３の膜厚は所望の密着性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは８０〜１５０ｎｍの範囲内に設定される。
次に、フォトリソグラフィ技術及びドライエッチング法（反応性イオンエッチング(RIE) 法）により、キャパシタ部の各層のパターンニングを行う。すなわち、フォトレジストを塗布してプリベークした後、フォトマスクを介して紫外光をフォトレジストに照射し、露光、現像、ポストベークを行なってフォトマスクパターンをレジストパターンに転写する。次いで、ArガスやCHF3 ガスを用いて、露出部分をドライエッチングする。
そしてこの後、このキャパシタ部を８００℃の温度で３０分間熱処理する。この熱処理の温度は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは８００〜９００℃の温度の範囲内に設定される。また、この熱処理の時間は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは１０〜６０分間の範囲内で設定される。
次に、キャパシタ部の上面及び側面および強誘電体膜ＦＳ１の側面を覆うように、スパッタリング法により膜厚６００ｎｍの無機材料からなる耐湿保護膜ＰＣ１を形成し、次いで、スピンコ−ト法で感光性樹脂材料であるPBO（ポリベンゾオキサゾール）膜を、前記耐湿保護膜ＰＣ１を覆うように塗布し、その後、１２５℃の温度で５分間加熱し、露光、現像処理を行った後、３５０℃で１時間程度加熱し、膜厚が６０００ｎｍの所定パターンの有機保護膜ＰＣ２を形成する。
前記耐湿保護膜ＰＣ１の膜厚は、所望の耐湿保護性が確保できる膜厚であれば特に限定されるものではないが、好ましくは２００〜１０００ｎｍの範囲内に設定される。また、前記有機保護膜ＰＣ２の膜厚は、所望の機械的応力吸収性が確保できる膜厚であれば特に限定されるものではないが、好ましくは２０００〜１００００ｎｍの範囲内に設定される。
次に、有機保護膜ＰＣ２をマスクとし、CHF3ガスを用い、有機保護膜ＰＣ２、耐湿保護膜ＰＣ１および強誘電体膜ＦＳ２をドライエッチングしてパターン形成し、キャパシタ電極ＰＴ１に達するコンタクトホール（図示しない）を形成するとともに、有機保護膜ＰＣ２、耐湿保護膜ＰＣ１および強誘電体膜ＦＳ３をドライエッチングしてパターン形成し、キャパシタ電極ＰＴ２に達するコンタクトホールを形成する。
次に、ＲＦマグネトロンスパッタ法で、配線膜ＴＩ１となるべき３層の金属層を成膜し、この配線膜ＴＩ１をウェットエッチングによりパターンニングする。
次に、層間絶縁膜ＳＲ１をスピンコートし、コンタクトホールを形成する。また、可変容量素子部の抵抗素子１４Ｂとなるべき抵抗膜をスパッタリングや電子ビーム蒸着等の薄膜プロセスにて成膜し、この抵抗膜をリフトオフ法によりパターンニングすることで抵抗膜パターンＲＥ１を形成する。
次に、層間絶縁膜ＳＲ２をスピンコートし、層間絶縁膜ＳＲ１のコンタクトホールと重なる位置にコンタクトホールを形成する。また、制御電圧印加回路１４Ｒとなるべき抵抗膜をスパッタリングや電子ビーム蒸着等の薄膜プロセスにて成膜し、この抵抗膜をリフトオフ法によりパターンニングすることで抵抗膜パターンＲＥ２を形成する。
次に、層間絶縁膜ＳＲ３をスピンコートし、層間絶縁膜ＳＲ２のコンタクトホールと重なる位置にコンタクトホールを形成する。
さらに以下のステップで成膜とパターニングを行う。
ＲＦマグネトロンスパッタ法でコンタクトホールの内部の導体および配線膜ＴＩ２となるべき３層の金属層を成膜する。
電解めっき法により外部接続電極ＥＥとなるべき金属層を形成する。
前記金属層をフォトリソグラフィ法およびウェットエッチング法でパターニングする。
ソルダーレジスト膜ＳＲ４をスピンコート法により形成する。
ソルダーレジスト膜ＳＲ４をフォトリソグラフィ法およびウェットエッチング法でパターニングする。
このように、可変容量素子として強誘電体キャパシタを用い、制御電圧印加回路として異なる抵抗値を持った複数の抵抗パターンを用いているため、小型で周波数特性に優れたパッシブデバイス（＝制御電圧印加回路付き可変容量素子）を構成できる。
なお、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態で示した各層の膜厚、形成方法、形成条件等は単なる例示であって、薄膜キャパシタとして所期の機能を損なわない範囲で任意に変更可能であるのはいうまでもない。
また、上記実施の形態では、キャパシタ部が、一つの容量発生部を有する単層構造の場合について説明したが、二つ以上の容量発生部を有する多層構造の場合にも同様に適用できるのはいうまでもない。
図４に示したように、可変容量素子および制御電圧印加回路は、半導体基板上に薄膜プロセスによって形成されている。すなわち、可変容量素子部と制御電圧印加回路部とが共通の基板に一体的に形成されている。特に、制御電圧印加回路を構成する複数の抵抗素子は、それぞれ同一層に同一プロセスにて設けられている。そのため、たとえ各抵抗素子の抵抗値が所望の抵抗値からずれたとしても、各抵抗値の比率そのもののバラツキは抑えることができ、ゆえに、再現性良く出力電圧を制御することができる。他方、可変容量素子は、各強誘電体キャパシタの両端に並列接続された複数のＲＦ抵抗素子を含むが、これらのＲＦ抵抗素子は、制御電圧印加回路を構成する複数の抵抗パターンとは異なる層に設けられており、これらのＲＦ抵抗素子も、同一層に同一プロセスにて設けられている。
なお、以上に示した例では、抵抗Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２３について抵抗値が等しいものを用いたが、強誘電体キャパシタＣ１〜Ｃ６のインピーダンスに対して十分に大きな抵抗値であれば、抵抗値は特に等しくなくてもよい。
《第２の実施形態》
図５は第２の実施形態に係る可変容量素子１０２の回路図である。可変容量素子１０２は、強誘電体キャパシタＣ１〜Ｃ６およびこれらの強誘電体キャパシタＣ１〜Ｃ６に制御電圧を印加する制御電圧印加回路を含んでいる。図１に示した可変容量素子と異なり、強誘電体キャパシタＣ１〜Ｃ６の直列回路とポートＰ１１との間にキャパシタＣ０が接続されていて、強誘電体キャパシタＣ１〜Ｃ６の直列回路とポートＰ１２との間にキャパシタＣ７が接続されている。また、強誘電体キャパシタＣ１〜Ｃ６に対して制御電圧を印加する抵抗Ｒ０，Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２４の接続関係が図１とは異なる。
図５に示した例では、抵抗分圧回路ＲＤＶ１による分圧電圧が強誘電体キャパシタＣ１〜Ｃ３に印加され、抵抗分圧回路ＲＤＶ２による分圧電圧が強誘電体キャパシタＣ４〜Ｃ６に印加される。その他は第１の実施形態と同様である。
図５において、キャパシタＣ０，Ｃ７は直流カット用キャパシタとして作用し、ポートＰ１１，Ｐ１２に接続される素子や回路への影響を抑制できる。ポートＰ１１，Ｐ１２に例えばアンテナコイルが接続される場合、アンテナコイルに対して抵抗Ｒ１１，Ｒ１３の直列回路が並列接続されることが無い。したがって、可変容量素子１０２がアンテナ特性へ悪影響を及ぼすことはない。また、ポートＰ１１，Ｐ１２間の容量とアンテナコイルとでＬＣ共振回路を構成することができる。そして、制御端子Ｐ２１，Ｐ２２，Ｐ２３がいずれもＨレベルまたはＬレベルで且つ制御端子Ｐ２４，Ｐ２５がいずれもＨレベルまたはＬレベルであるとき、すなわちブリーダー電流が流れない状態で、ポートＰ１１，Ｐ１２間の容量を一定に保つことができる。
なお、キャパシタＣ０，Ｃ７も強誘電体キャパシタであってもよい。但し、キャパシタＣ０，Ｃ７には制御電圧が印加されないので容量値は一定である。
第１の実施形態で述べたことと同様に、図５の抵抗Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２４の抵抗値は、強誘電体キャパシタＣ１〜Ｃ６のインピーダンスに対して十分に大きな抵抗値であれば等しくなくてもよい。
《第３の実施形態》
図６は本発明の制御電圧印加回路付き可変容量素子および高周波デバイスを備える通信装置２０１の回路図である。この通信装置２０１はＮＦＣモジュールの一例である。通信装置２０１は、ＲＦＩＣ１１、制御ＩＣ１２、アンテナコイル１３、および可変容量素子１０２を備えている。可変容量素子１０２とＲＦＩＣ１１とで可変容量素子内蔵ＲＦＩＣ１１０が構成されている。ここで、可変容量素子１０２は第２の実施形態で示した可変容量素子である。可変容量素子内蔵ＲＦＩＣ１１０とアンテナコイル１３とで構成される回路が高周波デバイスに相当する。
ＲＦＩＣ１１はＧＰＩＯ（GeneralPurpose Input/Output）のＩＯ端子１１Ｐを備えている。同様に、制御ＩＣ１２はＧＰＩＯのＩＯ端子１２Ｐを備えている。
ＲＦＩＣ１１はベースバンド信号と高周波信号との間の変換を行う。この制御ＩＣ１２は、ＲＦＩＣ１１を制御し、通信データを含むデータを入出力する。
ＲＦＩＣ１１の二つのＲＸ端子（受信信号端子）に可変容量素子１０２およびアンテナコイル１３の並列回路が接続されている。可変容量素子１０２は図５に示したものである。
ＲＦＩＣ１１のＩＯ端子１１Ｐおよび制御ＩＣ１２のＩＯ端子１２Ｐは信号ライン１５Ａで接続され、可変容量素子１０２の制御端子Ｐ２１〜Ｐ２５は信号ライン１５Ａ，１５Ｂに接続されている。
ＲＦＩＣ１１と制御ＩＣ１２とはデータ伝送ライン１６を介して通信信号の入出力を行い。制御ＩＣ１２は信号ライン１５Ａを介してＲＦＩＣ１１の各種設定などの制御を行う。また、ＲＦＩＣ１１または制御ＩＣ１２は信号ライン１５Ａ，１５Ｂを介して可変容量素子１０２に対して制御データを与える。
可変容量素子１０２はアンテナコイル１３とともにＬＣ並列共振回路であるアンテナ回路を構成し、アンテナ回路の共振周波数を所定周波数に定める。アンテナコイル１３は通信相手のアンテナと電磁界結合して近距離通信のための送受信を行う。
図７は可変容量素子内蔵ＲＦＩＣ１１０の三面図である。この可変容量素子内蔵ＲＦＩＣ１１０は、図４に示したように、ウエハーから分断したベアチップである。このＩＣの外部接続電極（パッド）ＥＥには半田ボールＳＢが形成されている。
図８は実装用再配線基板２０に可変容量素子内蔵ＲＦＩＣ１１０を搭載した状態での断面図である。実装用再配線基板２０の下面には実装用端子２２が形成されていて、上面には可変容量素子内蔵ＲＦＩＣ１１０を搭載する電極が形成されている。そして、実装用再配線基板２０の内部に再配線用電極２１が形成されている。この基板２０にはアンテナコイル１３（図６参照）が形成されていて、この基板２０に可変容量素子内蔵ＲＦＩＣ１１０を実装することによって高周波デバイスが構成される。
このように、実装用再配線基板２０に可変容量素子内蔵ＲＦＩＣ１１０を搭載した状態のモジュールをプリント配線板に実装するようにしてもよい。
《第４の実施形態》
図９は第４の実施形態に係る通信装置の回路図である。この例では、ＲＦＩＣ１１の二つのＴＸ端子（送信信号端子）に接続される回路も表している。図９においてベースバンド回路１８はＲＦＩＣ１１との間でベースバンド信号の通信を行う。アンテナコイル１３は、通信相手側コイルアンテナとの磁界結合によって、通信相手側アンテナと無線信号をやり取りする。このアンテナコイル１３はループ状電極パターンを複数ターンまたは複数層巻回することによって形成されたものである。
キャパシタＣ２１，Ｃ２２はＲＦＩＣ１１とアンテナコイル１３との結合度調整用の素子である。また、インダクタＬ１１，Ｌ１２およびキャパシタＣ１１，Ｃ１２，Ｃ２０は送信フィルタを構成している。例えば通信回路がカードモードで動作する場合、ＲＦＩＣ１１はパッシブ動作するので、ＲＸ端子への入力信号から電源電圧を生成するとともに受信信号を読み取り、送信時にはＴＸ端子に接続されている回路（負荷）を負荷変調する。また、例えば通信回路がリーダライタモードで動作する場合には、ＲＦＩＣ１１はアクティブ動作するので、送信時にＲＸ端子を開放してＴＸ端子から送信信号を送信し、受信時にはＴＸ端子を開放してＲＸ端子から受信信号を入力する。このように、通信回路は動作モードに応じて、ＲＦＩＣ１１からアンテナコイル１３側を見たインピーダンスが変化する。この動作モードに応じてアンテナ回路の共振周波数が最適となるように、（ＲＦＩＣ１１からアンテナコイル１３側を見たインピーダンスが整合するように、）可変容量素子１０２が制御される。
なお、アンテナコイル１３の両端には、グランドとの間にそれぞれＥＳＤ保護素子１７Ａ，１７Ｂが接続されている。
ベースバンド回路１８は待ち受け時に（受信待機モードで）可変容量素子１０２内の抵抗分圧回路にブリーダー電流が流れない条件とする。すなわち、その条件となる周波数で待ち受ける。これにより、待ち受け時での電力消費を削減できる。
《他の実施形態》
以上、本発明を具体的な実施の形態について説明したが、本発明はこの例に限定されるものではない。
例えば、共通接続点が互いに独立した抵抗分圧回路は２つに限らず、３つ以上備えていてもよい。
また、複数の抵抗分圧回路の共通接続点が強誘電体キャパシタまたは他のキャパシタにより直流的に非導通状態であればよく、直列接続された複数のキャパシタには強誘電体キャパシタとその他のキャパシタとが混在していてもよい。
また、可変容量素子は、アンテナコイルに単独で並列接続されていてもよいが、可変容量素子に対して直列にコンデンサが挿入されていてもよい。また、アンテナコイルに対して直列に接続されていてもよい。
また、高周波デバイスは、ＲＦＩＤのリーダライタに限定されるものではなく、ＲＦＩＤタグとして構成されていてもよい。
Ｃ１〜Ｃ６…強誘電体キャパシタ
Ｃ０，Ｃ７…キャパシタ
Ｃ１１，Ｃ１２，Ｃ２０，Ｃ２１，Ｃ２２…キャパシタ
ＣＣ１，ＣＣ２…共通接続点
ＥＥ…外部接続電極
ＦＳ１，ＦＳ２，ＦＳ３…強誘電体膜
Ｇ１…第１グループ
Ｇ２…第２グループ
ＧＮＤ…グランド端子
Ｌ１１，Ｌ１２…インダクタ
Ｐ１１，Ｐ１２…ポート
Ｐ２１〜Ｐ２５…制御端子
ＰＣ１…耐湿保護膜
ＰＣ２…有機保護膜
ＰＴ１，ＰＴ２…キャパシタ電極
Ｒ０，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３５…ＲＦ抵抗素子
ＲＤＶ１…第１の抵抗分圧回路
ＲＤＶ２…第２の抵抗分圧回路
ＲＥ１，ＲＥ２…抵抗膜パターン
ＳＢ…半田ボール
ＳＩ…基板
ＳＲ１，ＳＲ２，ＳＲ３…層間絶縁膜
ＳＲ４…ソルダーレジスト膜
ＴＩ１，ＴＩ２…配線膜
１１…ＲＦＩＣ
１１Ｐ…ＩＯ端子
１２…制御ＩＣ
１２Ｐ…ＩＯ端子
１３…アンテナコイル
１４Ｂ…可変容量素子部の抵抗素子
１４Ｒ…制御電圧印加回路
１５Ａ，１５Ｂ…信号ライン
１６…データ伝送ライン
１７Ａ，１７Ｂ…ＥＳＤ保護素子
１８…ベースバンド回路
２０…実装用再配線基板
２１…再配線用電極
２２…実装用端子
１０１，１０２…可変容量素子
１１０…可変容量素子内蔵ＲＦＩＣ
２０１…通信装置

Claims (5)

  1. アンテナコイルと、前記アンテナコイルに接続された可変容量素子と、前記可変容量素子に接続されたＲＦＩＣとを有する通信装置であって、
    前記可変容量素子は、強誘電体膜およびこの強誘電体膜を挟み込むキャパシタ電極を有し、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化する強誘電体キャパシタと、複数の制御端子に第１端がそれぞれ接続され、第２端が共通接続点に接続された複数の抵抗素子による抵抗分圧回路を有し、前記共通接続点の電圧を前記強誘電体キャパシタに印加する制御電圧印加回路と、を備え、前記抵抗分圧回路は、共通接続点が互いに独立した複数組の抵抗分圧回路で構成され、且つ前記強誘電体キャパシタまたは他のキャパシタにより直流的に非導通状態であり、
    前記可変容量素子は、待ち受け時に、前記複数組の抵抗分圧回路のうち、少なくとも１つの抵抗分圧回路に接続された前記制御端子のすべてがＨレベル、またはすべてがＬレベルとなる、ブリーダー電流が流れない状態に設定されることを特徴とする通信装置。
  2. 前記複数の抵抗素子は基板上に設けられた抵抗パターンであり、前記抵抗パターンは、前記複数の抵抗素子の抵抗値が、それらの抵抗値のうち最も低いものを基準として２の累乗の比率となるように形成されている、請求項１に記載の通信装置。
  3. 前記可変容量素子と前記制御電圧印加回路は、前記基板上に薄膜プロセスによって形成されたものであり、前記複数の抵抗素子は前記基板上の同一層に同一プロセスで形成されたものである、請求項１または２に記載の通信装置。
  4. 前記可変容量素子は、前記強誘電体キャパシタの両端に並列接続された複数のＲＦ抵抗素子を含み、これらのＲＦ抵抗素子は、前記複数の抵抗素子とは異なる層に設けられている、請求項３に記載の通信装置。
  5. 前記可変容量素子の前記制御端子に接続されたＲＦＩＣは１つのチップに設けられて構成された、請求項１〜４のいずれかに記載の通信装置。
JP2013557963A 2012-06-08 2013-05-27 通信装置 Expired - Fee Related JP5673865B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013557963A JP5673865B2 (ja) 2012-06-08 2013-05-27 通信装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012130976 2012-06-08
JP2012130976 2012-06-08
PCT/JP2013/064578 WO2013183472A1 (ja) 2012-06-08 2013-05-27 可変容量素子、高周波デバイスおよび通信装置
JP2013557963A JP5673865B2 (ja) 2012-06-08 2013-05-27 通信装置

Publications (2)

Publication Number Publication Date
JP5673865B2 true JP5673865B2 (ja) 2015-02-18
JPWO2013183472A1 JPWO2013183472A1 (ja) 2016-01-28

Family

ID=49711865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013557963A Expired - Fee Related JP5673865B2 (ja) 2012-06-08 2013-05-27 通信装置

Country Status (3)

Country Link
JP (1) JP5673865B2 (ja)
CN (1) CN204442303U (ja)
WO (1) WO2013183472A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6142627B2 (ja) * 2013-03-29 2017-06-07 株式会社村田製作所 基板
JP5713150B2 (ja) * 2013-03-29 2015-05-07 株式会社村田製作所 可変容量素子および通信装置
WO2015151786A1 (ja) 2014-04-03 2015-10-08 株式会社村田製作所 可変容量デバイスおよびその製造方法
JP5839629B1 (ja) * 2014-07-18 2016-01-06 デクセリアルズ株式会社 非接触通信装置、アンテナ回路、アンテナ駆動装置、非接触給電装置、チューニング方法、ディスカバリ方法、およびこれらの方法を実現するプログラム
CN207425835U (zh) 2015-02-12 2018-05-29 株式会社村田制作所 薄膜器件
JP6489202B2 (ja) 2015-02-27 2019-03-27 株式会社村田製作所 キャパシタ
CN107251178B (zh) * 2015-02-27 2019-03-22 株式会社村田制作所 可变电容元件
CN208834910U (zh) * 2016-03-18 2019-05-07 株式会社村田制作所 电容元件
JP6402143B2 (ja) 2016-06-30 2018-10-10 太陽誘電株式会社 可変容量コンデンサおよび電子装置
CN209418326U (zh) * 2017-05-26 2019-09-20 株式会社村田制作所 电容器
TWI694581B (zh) 2018-12-26 2020-05-21 財團法人工業技術研究院 靜電放電防護裝置與具有電容的整合被動元件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5816934U (ja) * 1981-07-21 1983-02-02 株式会社東芝 デイジタルアナログ変換回路
JPH077366A (ja) * 1993-06-18 1995-01-10 Advantest Corp 水晶フィルタによる狭帯域バンドパスフィルタの温度補正回路
JP2006064437A (ja) * 2004-08-25 2006-03-09 Calsonic Kansei Corp 指示計器および初期化駆動装置
JP2006295905A (ja) * 2005-03-16 2006-10-26 Semiconductor Energy Lab Co Ltd 情報処理装置
WO2013061985A1 (ja) * 2011-10-26 2013-05-02 株式会社村田製作所 可変容量素子および高周波デバイス
WO2013062031A1 (ja) * 2011-10-26 2013-05-02 株式会社村田製作所 通信回路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4502609B2 (ja) * 2003-07-28 2010-07-14 京セラ株式会社 可変コンデンサ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5816934U (ja) * 1981-07-21 1983-02-02 株式会社東芝 デイジタルアナログ変換回路
JPH077366A (ja) * 1993-06-18 1995-01-10 Advantest Corp 水晶フィルタによる狭帯域バンドパスフィルタの温度補正回路
JP2006064437A (ja) * 2004-08-25 2006-03-09 Calsonic Kansei Corp 指示計器および初期化駆動装置
JP2006295905A (ja) * 2005-03-16 2006-10-26 Semiconductor Energy Lab Co Ltd 情報処理装置
WO2013061985A1 (ja) * 2011-10-26 2013-05-02 株式会社村田製作所 可変容量素子および高周波デバイス
WO2013062031A1 (ja) * 2011-10-26 2013-05-02 株式会社村田製作所 通信回路

Also Published As

Publication number Publication date
WO2013183472A1 (ja) 2013-12-12
JPWO2013183472A1 (ja) 2016-01-28
CN204442303U (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
JP5598611B2 (ja) 可変容量素子および高周波デバイス
JP5673865B2 (ja) 通信装置
JP5812234B1 (ja) 可変容量デバイス
JP6451893B2 (ja) 容量素子
CN100418269C (zh) 用了可变电容元件的天线和用了该天线的无线通信装置
US9728340B2 (en) Variable capacitance capacitor element
WO2002091405A1 (en) High-frequency module device
US20170345577A1 (en) Capacitor
JP2003087007A (ja) 高周波モジュール基板装置
US6975186B2 (en) Filter circuit
JP2005210568A (ja) 周波数可変アンテナおよびそれを用いた無線通信装置
CN1312949C (zh) 移动电话装置
CN203631543U (zh) 可变电容元件模块
JP2008211064A (ja) 可変容量コンデンサアレイ及び可変容量コンデンサリレー
JP4433904B2 (ja) バランフィルタ
JP6416102B2 (ja) 可変容量デバイスおよび通信装置
JP6583591B1 (ja) 容量素子
WO2015115403A1 (ja) 通信回路
JP2005210569A (ja) アンテナ装置およびそれを用いた無線通信装置
JP2005101773A (ja) 可変整合回路
JP2005236390A (ja) 指向性可変アレーアンテナおよびそれを用いた無線通信装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141215

R150 Certificate of patent or registration of utility model

Ref document number: 5673865

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees