JP5577779B2 - Yield prediction system and semiconductor device manufacturing method using the same - Google Patents
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Description
本発明は、歩留り予測システム及びそれを用いた半導体装置の製造方法に関する。 The present invention relates to a yield prediction system and a semiconductor device manufacturing method using the system.
半導体装置は多数の処理を経て製造されている。そして、いくつかの処理後に欠陥検査を行い、この結果に基づく歩留りの予測を行っている。歩留りの予測を行っているのは、半導体装置を安定して供給するためである。 Semiconductor devices are manufactured through a number of processes. Then, defect inspection is performed after several processes, and the yield is predicted based on the results. The reason for predicting the yield is to stably supply the semiconductor device.
しかしながら、従来の方法では、高い精度で歩留りを予測することが困難である。 However, with the conventional method, it is difficult to predict the yield with high accuracy.
本発明の目的は、歩留り予測の精度を向上することができる歩留り予測システム及びそれを用いた半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a yield prediction system capable of improving the accuracy of yield prediction and a method of manufacturing a semiconductor device using the yield prediction system.
半導体装置の製造方法の一態様では、複数のチップ領域が設定された基板の処理を行う工程と、前記処理後の基板の状態に基づいて歩留りを予測する工程と、を繰り返し行う。前記予測した前記歩留まりが歩留まり基準値を超えていないときには、前記繰り返しを中止して前記基板を廃棄対象とする。前記歩留りを予測する工程では、前記基板に存在する欠陥の状態を把握し、前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定し、前記不良チップ領域に関するデータをデータベースに格納し、前記データと、前記データベースに格納されている前記基板の他のすべての不良チップ領域に関するデータに基づいて歩留りを算出する。また、前記欠陥の状態を把握する際には、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略し、前記不良チップ領域の特定は、前記欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行う。 In one embodiment of the method for manufacturing a semiconductor device, a process of processing a substrate on which a plurality of chip regions are set and a process of predicting a yield based on the state of the substrate after the process are repeated. When the predicted yield does not exceed the yield reference value, the repetition is stopped and the substrate is discarded. In the step of predicting the yield, the state of a defect existing on the substrate is grasped, a defective chip region is specified from the plurality of chip regions based on the state of the defect, and data relating to the defective chip region is databased stored in, and the data to calculate the yield on the basis of data relating to all other defective chip areas of the substrate which is stored in the database. Further, when grasping the defect state, referring to the database, omitting the defect state grasp for the chip region already identified as being a defective chip region, The identification is performed on a chip region in which the yield impact obtained in the step of grasping the defect state exceeds a reference value .
上記の半導体装置の製造方法等によれば、データベースに不良チップ領域に関するデータを格納し、歩留りの算出の際にこのデータを参照しているため、高い精度で歩留りを予測することができる。 According to the semiconductor device manufacturing method and the like described above, since the data regarding the defective chip region is stored in the database and this data is referred to when the yield is calculated, the yield can be predicted with high accuracy.
以下、実施形態について、添付の図面を参照して具体的に説明する。図1は、実施形態に係る歩留り予測システムの構成を示す図である。 Hereinafter, embodiments will be specifically described with reference to the accompanying drawings. FIG. 1 is a diagram illustrating a configuration of a yield prediction system according to the embodiment.
本実施形態に係る歩留り予測システム1には、複数のチップ領域が区画された基板(ウェーハ)の欠陥検査を行う欠陥検査装置12、及び欠陥のレビューを行う走査型電子顕微鏡(SEM:scanning electron microscope)レビュー装置13が設けられている。また、これらによる検査結果を用いて種々の解析を行う解析部11が設けられている。更に、解析部11が行った解析の結果のデータを格納するデータベース14も設けられている。解析の結果のデータとしては、例えば、不良チップ領域を特定するデータが挙げられる。解析部11は、種々の解析を行うに当たって適宜データベース14に格納されているデータを参照し、SEMレビュー装置13も、レビューを行うに当たって適宜データベース14に格納されているデータを参照する。解析部11は、例えば所定のプログラムに基づいて動作するコンピュータであり、解析部11が行う種々の解析の内容(プログラムの内容)の詳細については後述する。
The
次に、歩留り予測システム1を用いた半導体装置の製造方法について説明する。図2は、半導体装置の製造方法を示すフローチャートである。この製造方法では、ステップS1において、複数のチップ領域が区画された基板(ウェーハ)の処理を1種類又は2種類以上行う。基板の処理としては、洗浄、イオン注入、マスクの形成、膜の形成、膜又は基板のエッチング等の加工、熱処理等が挙げられ、これらのうちの1種類を行ってもよく、2種類以上を行ってもよい。ステップS1の後には、ステップS2において、歩留り予測システム1を用いて検査及び歩留り予測を行う。検査及び歩留り予測の内容の詳細については後述する。ステップS2の後には、ステップS3において、すべての処理が終了しているか判断し、終了していなければ、ステップS1に戻って次の処理を行う。
Next, a method for manufacturing a semiconductor device using the
ここで、ステップS2の検査及び歩留り予測の詳細について説明する。図3は、検査及び歩留り予測の内容を示すフローチャートである。 Here, details of the inspection and yield prediction in step S2 will be described. FIG. 3 is a flowchart showing the contents of inspection and yield prediction.
先ず、基板が欠陥検査装置12に搬送され、ステップS11において、欠陥検査装置12が暗視野及び/又は明視野を用いた欠陥検査を行う。
First, a board | substrate is conveyed to the
次いで、解析部11が欠陥検査装置12による欠陥検査の結果を取得し、検出された欠陥の集計を行う。その後、解析部11は、ステップS12において、欠陥数が、予め定められている基準値(第1の基準値)を超えているか判断する。そして、欠陥数が基準値を超えていなければ、ステップS21において、解析部11が集計結果をデータベース14に格納し、検査及び歩留り予測の処理を終了する。つまり、欠陥数が基準値を超えていない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、欠陥数が基準値を超えていれば、ステップS13に移行する。
Next, the
ステップS13では、解析部11が異常アラームを発生させる。
In step S13, the
次いで、ステップS14において、SEMレビュー装置13が、欠陥検査装置12により検出された欠陥のレビューを行う。このとき、SEMレビュー装置13は、データベース14を参照し、不良チップ領域であると特定されているチップ領域については、欠陥検査装置12により欠陥が存在するとの結果が得られていても、レビューを省略する。
Next, in step S14, the SEM review device 13 reviews the defects detected by the
その後、ステップ15において、解析部11は、SEMレビュー装置13によるレビューの結果に基づいて、歩留りインパクトにより得られる値が、予め定められている基準値(第2の基準値)を超えるチップ領域が存在するか判断する。なお、歩留りインパクトとは、製品チップ有効数、欠陥発生チップ数、通常歩留り、キラー率、キャプチャー率より求め予想歩留りを算出することを意味する。そして、歩留りインパクトにより得られる値が基準値を超えるチップ領域がなければ、ステップS21において、解析部11がレビューの結果をデータベース14に格納し、検査及び歩留り予測の処理を終了する。つまり、歩留りインパクトにより得られる値が基準値を超えるチップ領域がない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、歩留りインパクトにより得られる値が基準値を超えるチップ領域があれば、ステップS16に移行する。
Thereafter, in step 15, the
ステップS16では、解析部11が、歩留りインパクトにより得られる値が基準値を超えるチップ領域を、不良チップ領域として特定する。
In step S <b> 16, the
次いで、ステップS17において、解析部11は、不良チップ領域と特定したチップ領域をデータベース14に格納する。
Next, in step S <b> 17, the
その後、ステップS18において、解析部11は、データベース14に格納されている不良チップ領域に関するデータを用いて歩留りを算出する。このとき、今回のステップS2の処理で特定された不良チップ領域だけでなく、それ以前のステップS2の処理で不良チップ領域が特定されている場合には、この不良チップ領域に関するデータも用いる。なお、歩留りとしては、当該基板から最終的に得られる半導体装置の歩留りを予測する。
Thereafter, in step S <b> 18, the
続いて、ステップS19において、解析部11は、ステップS18で算出した歩留りが、所定の歩留りを超えているか判断する。そして、所定の歩留りを超えていれば、ステップS21において、その値等をデータベース14に格納し、検査及び歩留り予測の処理を終了する。一方、所定の歩留りを超えていなければ、当該基板の没処理を行う。つまり、当該基板については、それ以降のステップS1の処理を行っても、正常に動作するチップを十分な数だけ得ることが困難であると判断して、それ以降のステップS1の処理を行わず、廃棄対象とする。なお、ここでの所定の歩留りとしては、例えば、製造した半導体装置の出荷先から指定された歩留りを用いることができるが、これに限定されるものではない。
Subsequently, in step S19, the
このような実施形態によれば、欠陥のレビュー(ステップS14)及び歩留り予測(ステップS18)の際に、既に特定された不良チップ領域のデータが格納されているデータベース14を参照しているため、高い精度で歩留りを予測することができる。
According to such an embodiment, during the defect review (step S14) and the yield prediction (step S18), the
欠陥のレビュー(ステップS14)の際には、前回のステップS2の処理又はそれ以前のステップS2の処理で認識された欠陥が再度認識されたり、この欠陥に起因する欠陥が認識されたりすることがある一方で、これらの欠陥が全く再度認識されないこともある。つまり、1つの欠陥が何度も認識されたり、別の形態をとって認識されたり、1度だけしか認識されないこともある。しかし、どのような場合にこれらの認識の相違が生じるのかは明確でない。このような状況下において、これまでは、欠陥のレビューの度にこれらを区別するようなことはしていない。このため、歩留りを低下させる要因として重複して認識されたりされなかったりし、不確定要素が多く、高い精度での歩留り予測が困難になっている。 During the defect review (step S14), the defect recognized in the previous step S2 or the previous step S2 may be recognized again, or a defect resulting from this defect may be recognized. On the other hand, these defects may not be recognized again at all. That is, one defect may be recognized many times, may be recognized in another form, or may be recognized only once. However, it is not clear when these recognition differences arise. Under these circumstances, until now, there has been no distinction made between defect reviews. For this reason, it is not recognized redundantly as a factor that lowers the yield, and there are many uncertainties, making it difficult to predict the yield with high accuracy.
これに対し、本実施形態では、欠陥のレビュー(ステップS14)の際に、それまでに不良チップ領域であると特定されたチップ領域についてはレビューを省略するため、確実に重複した認識を回避することができる。従って、高い精度で歩留りを予測することができるのである。 On the other hand, in the present embodiment, during the defect review (step S14), the review is omitted for the chip area that has been identified as a defective chip area so far, so that the overlapped recognition is surely avoided. be able to. Therefore, the yield can be predicted with high accuracy.
次に、半導体装置の製造過程の一例におけるデータベース14に格納されるデータ等について説明する。ここでは、素子分離、ゲート電極を備えた電界効果トランジスタの形成、タングステン(W)プラグを備えた配線の形成等を経て半導体装置を製造することとする。ここでは、図4に示すように、1つの基板に100個のチップ領域21が設定されているとする。
Next, data stored in the
先ず、ステップS1において、素子分離に関する処理を行う。例えば、基板の洗浄、基板表面への絶縁膜の形成、レジストパターンの形成、素子分離溝の形成、レジストパターンの除去、素子分離溝内への絶縁膜の形成、及び化学的機械的研磨(CMP:chemical mechanical polishing)処理等を行う。次いで、ステップS2において、疵等の検査・歩留り予測を行う。最初のステップS2では、データベース14に不良チップ領域を特定するデータが存在しないため、ステップS14でレビューを省略するチップ領域21はない。なお、この例では、ステップS14において、図4(a)に示すように、5個のチップ領域21が不良チップ領域22aであると特定されたとする。従って、ステップS18では、100個のチップ領域21が存在すること、及び5個の不良チップ領域22aが存在することに基づいて歩留りの算出を行う。
First, in step S1, processing related to element isolation is performed. For example, cleaning of a substrate, formation of an insulating film on a substrate surface, formation of a resist pattern, formation of an element isolation groove, removal of a resist pattern, formation of an insulating film in an element isolation groove, and chemical mechanical polishing (CMP : Chemical mechanical polishing). Next, in step S2, inspection such as wrinkles and yield prediction are performed. In the first step S2, since there is no data for specifying the defective chip area in the
その後、ステップS3を経てステップS1に戻り、ゲート電極の形成までの処理を行う。例えば、ゲート絶縁膜となる絶縁膜の形成、イオン注入によるウェルの形成、多結晶シリコン膜の形成、レジストパターンの形成、多結晶シリコン膜のエッチング、及びレジストパターンの除去等を行う。続いて、ステップS2において、異物等の検査・歩留り予測を行う。この例では、既にデータベース14に5個の不良チップ領域22aを特定するデータが格納されている。このため、ステップS11において欠陥が検出されたとしても、ステップS14では、5個の不良チップ領域22aをレビュー省略領域23aとみなして、これらについてのレビューは省略する。なお、この例では、ステップS14において、図4(b)に示すように、新たに6個のチップ領域21が不良チップ領域22bであると特定されたとする。従って、ステップS18では、100個のチップ領域21が存在すること、及び総計で11個の不良チップ領域(不良チップ領域22a及び22b)が存在することに基づいて歩留りの算出を行う。
Thereafter, the process returns to step S1 through step S3, and processing up to the formation of the gate electrode is performed. For example, an insulating film to be a gate insulating film, a well by ion implantation, a polycrystalline silicon film, a resist pattern, a polycrystalline silicon film, and a resist pattern are removed. Subsequently, in step S2, inspection of foreign matter or the like and yield prediction are performed. In this example, data specifying five
その後、ステップS3を経てステップS1に戻り、タングステンプラグの形成までの処理を行う。例えば、サイドウォールの形成、イオン注入によるソース及びドレインの形成、シリサイド膜の形成、層間絶縁膜の形成、レジストパターンの形成、層間絶縁膜のエッチングによるコンタクトホールの形成、バリアメタル膜の形成、タングステン膜の形成、CMP処理等を行う。続いて、ステップS2において、アライメント等の検査・歩留り予測を行う。この例では、既にデータベース14に5個の不良チップ領域22aを特定するデータ及び6個の不良チップ領域22bを特定するが格納されている。このため、ステップS11において欠陥が検出されたとしても、ステップS14では、5個の不良チップ領域22aをレビュー省略領域23aとみなし、更に、6個の不良チップ領域22bをレビュー省略領域23bとみなして、これらについてのレビューは省略する。なお、この例では、ステップS14において、図4(c)に示すように、新たに5個のチップ領域21が不良チップ領域22cであると特定されたとする。従って、ステップS18では、100個のチップ領域21が存在すること、及び総計で16個の不良チップ領域(不良チップ領域22a、22b及び22c)が存在することに基づいて歩留りの算出を行う。
Thereafter, the process returns to step S1 through step S3, and processing up to the formation of the tungsten plug is performed. For example, sidewall formation, source and drain formation by ion implantation, silicide film formation, interlayer insulation film formation, resist pattern formation, contact hole formation by interlayer insulation film etching, barrier metal film formation, tungsten Film formation, CMP treatment, and the like are performed. Subsequently, in step S2, inspection and yield prediction such as alignment are performed. In this example, the
続いて、ステップS3を経てステップS1に戻り、多層配線等を形成して半導体装置を完成させる。 Subsequently, after returning to step S1 through step S3, a multilayer wiring or the like is formed to complete the semiconductor device.
このように、本実施形態によれば、不良チップ領域の重複した計上を回避できるため、高い精度で歩留りを抑制することができる。つまり、例えば、素子分離後のレビューで認識された欠陥のいくつかがゲート電極形成後のレビューでは認識されず、タングステンプラグ形成後のレビューで認識されたような場合でも、高い精度で歩留りを予測することができる。一方、従来のように、その都度、全体のレビューを行ったのでは、欠陥がどの処理で生じたものなのか認識できず、重複したり見落としたりすることが考えられ、高い精度で歩留りを予測することは困難である。 Thus, according to the present embodiment, it is possible to avoid overlapping counting of defective chip areas, and thus it is possible to suppress the yield with high accuracy. In other words, for example, even if some of the defects recognized in the review after element isolation are not recognized in the review after forming the gate electrode, and even if they are recognized in the review after forming the tungsten plug, the yield is predicted with high accuracy. can do. On the other hand, as in the past, if the entire review was performed each time, it was impossible to recognize which process caused the defect, and it was possible to duplicate or overlook it, and predict the yield with high accuracy. It is difficult to do.
なお、このような実施形態は、例えばコンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したCD−ROM等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も実施形態として適用することができる。また、上記の印刷処理用のプログラムも実施形態として適用することができる。 Such an embodiment can be realized by, for example, a computer executing a program. In addition, means for supplying a program to a computer, for example, a computer-readable recording medium such as a CD-ROM in which such a program is recorded, or a transmission medium such as the Internet that transmits such a program can also be applied as an embodiment. Further, the above-described print processing program can also be applied as an embodiment.
以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.
(付記1)
複数のチップ領域が設定された基板の処理を行う工程と、
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする半導体装置の製造方法。
(Appendix 1)
A process of processing a substrate on which a plurality of chip areas are set;
Predicting the yield based on the state of the substrate after the treatment;
Repeatedly
The step of predicting the yield includes
Grasping the state of defects existing in the substrate;
Identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Storing data relating to the defective chip area in a database;
Calculating yield based on data relating to the defective chip area stored in the database;
Have
Manufacturing of a semiconductor device characterized in that in the step of grasping the defect state, grasping of the defect state is omitted for a chip region that has already been identified as being a defective chip region with reference to the database. Method.
(付記2)
前記欠陥の状態の把握を、SEMレビュー装置を用いて行うことを特徴とする付記1に記載の半導体装置の製造方法。
(Appendix 2)
2. The method of manufacturing a semiconductor device according to
(付記3)
前記歩留りを予測する工程は、前記欠陥の状態を把握する工程の前に、欠陥検査装置を用いて前記基板に存在する欠陥を検出する工程を有することを特徴とする付記2に記載の半導体装置の製造方法。
(Appendix 3)
3. The semiconductor device according to claim 2, wherein the step of predicting the yield includes a step of detecting a defect existing in the substrate using a defect inspection apparatus before the step of grasping the state of the defect. Manufacturing method.
(付記4)
前記歩留りが所定の値を超えていない場合には、前記基板を廃棄対象とする工程を有することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
(Appendix 4)
4. The method of manufacturing a semiconductor device according to
(付記5)
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする歩留り予測システム。
(Appendix 5)
Means for grasping the state of defects existing in a substrate on which a plurality of chip areas are set;
Means for identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Means for storing data relating to the defective chip area in a database;
Means for calculating a yield based on data relating to a defective chip area stored in the database;
Have
The yield prediction system characterized in that the means for grasping the defect state omits the grasp of the defect state for a chip region that has already been identified as a defective chip region with reference to the database.
(付記6)
前記欠陥の状態を把握する手段は、SEMレビュー装置を有することを特徴とする付記5に記載の歩留り予測システム。
(Appendix 6)
The yield prediction system according to appendix 5, wherein the means for grasping the state of the defect includes an SEM review device.
(付記7)
前記基板に存在する欠陥を検出する欠陥検査装置を有し、
前記SEMレビュー装置は、前記欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記6に記載の歩留り予測システム。
(Appendix 7)
Having a defect inspection apparatus for detecting defects present in the substrate;
The yield prediction system according to appendix 6, wherein the SEM review device reviews a defect detected by the defect inspection device.
(付記8)
コンピュータに、
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段から、前記欠陥の状態を取得するステップと、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定するステップと、
前記不良チップ領域に関するデータをデータベースに格納するステップと、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出するステップと、
を実行させ、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とするプログラム。
(Appendix 8)
On the computer,
Obtaining a state of the defect from means for grasping a state of the defect present in the substrate in which a plurality of chip regions are set; and
Identifying a defective chip region from among the plurality of chip regions based on the state of the defect;
Storing data relating to the defective chip area in a database;
Calculating yield based on data regarding defective chip areas stored in the database;
And execute
The program characterized in that the means for grasping the defect state omits the grasp of the defect state for a chip area that has already been identified as a defective chip area with reference to the database.
(付記9)
前記欠陥の状態を把握する手段は、SEMレビュー装置を有し、
前記SEMレビュー装置は、前記基板に存在する欠陥を検出する欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記8に記載のプログラム。
(Appendix 9)
The means for grasping the state of the defect has a SEM review device,
The program according to appendix 8, wherein the SEM review apparatus reviews defects detected by a defect inspection apparatus that detects defects present on the substrate.
1:歩留り予測システム
11:解析部
12:欠陥検査装置
13:SEMレビュー装置
14:データベース
1: Yield prediction system 11: Analysis unit 12: Defect inspection device 13: SEM review device 14: Database
Claims (5)
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記予測した前記歩留まりが歩留まり基準値を超えていないときには、前記繰り返しを中止して前記基板を廃棄対象とし、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データと、前記データベースに格納されている前記基板の他のすべての不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略し、前記不良チップ領域の特定は、前記欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行うことを特徴とする半導体装置の製造方法。 A process of processing a substrate on which a plurality of chip areas are set;
Predicting the yield based on the state of the substrate after the treatment;
Repeatedly
When the predicted yield does not exceed the yield reference value, the repetition is stopped and the substrate is discarded.
The step of predicting the yield includes
Grasping the state of defects existing in the substrate;
Identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Storing data relating to the defective chip area in a database;
Calculating a yield the data and, based on data relating to all other defective chip areas of the substrate which is stored in the database,
Have
In the step of grasping the state of the defect, referring to the database, for the chip region that has already been identified as being a defective chip region, the grasping of the state of the defect is omitted, and the identification of the defective chip region is A method of manufacturing a semiconductor device, characterized in that the method is performed on a chip region in which a yield impact obtained in the step of grasping a defect state exceeds a reference value .
前記第1の処理後の前記基板に存在する第1の欠陥の状態を把握する工程と、Grasping the state of the first defect existing in the substrate after the first treatment;
前記第1の欠陥の状態に基づいて前記複数のチップ領域のうちから第1の不良チップ領域を特定する工程と、Identifying a first defective chip region out of the plurality of chip regions based on the state of the first defect;
前記第1の不良チップ領域に関する第1のデータをデータベースに格納する工程と、Storing first data relating to the first defective chip region in a database;
前記データベースに格納されている前記第1のデータに基づいて第1の歩留りを算出する工程と、Calculating a first yield based on the first data stored in the database;
前記第1の歩留まりが基準値を超えていないときには、前記基板を廃棄対象とする工程と、When the first yield does not exceed a reference value, the step of discarding the substrate;
前記第1の歩留まりが基準値を超えているときには、前記基板に第2の処理を行う工程と、When the first yield exceeds a reference value, performing a second process on the substrate;
前記第2の処理後の前記基板に存在する第2の欠陥の状態を把握する工程と、Grasping a state of a second defect existing in the substrate after the second treatment;
前記第2の欠陥の状態に基づいて前記複数のチップ領域のうちから第2の不良チップ領域を特定する工程と、Identifying a second defective chip region from among the plurality of chip regions based on the state of the second defect;
前記第2の不良チップ領域に関する第2のデータを前記データベースに格納する工程と、Storing second data relating to the second defective chip region in the database;
前記データベースに格納されている前記第1のデータおよび前記第2のデータに基づいて第2の歩留りを算出する工程と、Calculating a second yield based on the first data and the second data stored in the database;
前記第2の歩留まりが基準値を超えていないときには、前記基板を廃棄対象とする工程と、When the second yield does not exceed a reference value, the step of discarding the substrate;
を有し、Have
前記第2の欠陥の状態を把握する工程において、前記データベースを参照して、前記第1のデータとして格納されている前記第1の不良チップ領域については、前記第2の欠陥の状態の把握を省略し、In the step of grasping the state of the second defect, the state of the second defect is grasped for the first defective chip region stored as the first data with reference to the database. Omitted,
前記第1の不良チップ領域の特定は、前記第1の欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行い、前記第2の不良チップ領域の特定は、前記第2の欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行うことを特徴とする半導体装置の製造方法。The first defective chip region is specified for a chip region whose yield impact obtained in the step of grasping the state of the first defect exceeds a reference value, and the second defective chip region is specified as follows: A method of manufacturing a semiconductor device, wherein the yield impact obtained in the step of grasping the state of the second defect is performed on a chip region exceeding a reference value.
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データと、前記データベースに格納されている前記基板の他のすべての不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記歩留りの算出を前記基板の処理毎に繰り返し行い、
前記算出した前記歩留まりが歩留まり基準値を超えていないときには、前記繰り返しを中止して前記基板を廃棄対象とし、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略し、前記不良チップ領域の特定は、前記欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行うことを特徴とする歩留り予測システム。 Means for grasping the state of defects existing in a substrate on which a plurality of chip areas are set;
Means for identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Means for storing data relating to the defective chip area in a database;
A means for calculating a yield the data and, based on data relating to all other defective chip areas of the substrate which is stored in the database,
Have
The yield calculation is repeated every time the substrate is processed,
When the calculated yield does not exceed the yield reference value, the repetition is stopped and the substrate is discarded.
The means for grasping the state of the defect refers to the database, omits the grasp of the state of the defect for a chip region that has already been identified as being a defective chip region, A yield prediction system, wherein the yield impact obtained in the step of grasping the defect state is performed on a chip region whose reference value exceeds a reference value .
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