JP5577779B2

JP5577779B2 - Yield prediction system and semiconductor device manufacturing method using the same

Info

Publication number: JP5577779B2
Application number: JP2010064478A
Authority: JP
Inventors: 直弘高橋
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-03-19
Filing date: 2010-03-19
Publication date: 2014-08-27
Anticipated expiration: 2030-03-19
Also published as: JP2011199025A

Description

本発明は、歩留り予測システム及びそれを用いた半導体装置の製造方法に関する。 The present invention relates to a yield prediction system and a semiconductor device manufacturing method using the system.

半導体装置は多数の処理を経て製造されている。そして、いくつかの処理後に欠陥検査を行い、この結果に基づく歩留りの予測を行っている。歩留りの予測を行っているのは、半導体装置を安定して供給するためである。 Semiconductor devices are manufactured through a number of processes. Then, defect inspection is performed after several processes, and the yield is predicted based on the results. The reason for predicting the yield is to stably supply the semiconductor device.

しかしながら、従来の方法では、高い精度で歩留りを予測することが困難である。 However, with the conventional method, it is difficult to predict the yield with high accuracy.

特開２００２−１５１５６１号公報JP 2002-151561 A 特開２００３−７７９７２号公報JP 2003-77972 A 特開２００５−２５９９３４号公報JP 2005-259934 A

本発明の目的は、歩留り予測の精度を向上することができる歩留り予測システム及びそれを用いた半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a yield prediction system capable of improving the accuracy of yield prediction and a method of manufacturing a semiconductor device using the yield prediction system.

半導体装置の製造方法の一態様では、複数のチップ領域が設定された基板の処理を行う工程と、前記処理後の基板の状態に基づいて歩留りを予測する工程と、を繰り返し行う。前記予測した前記歩留まりが歩留まり基準値を超えていないときには、前記繰り返しを中止して前記基板を廃棄対象とする。前記歩留りを予測する工程では、前記基板に存在する欠陥の状態を把握し、前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定し、前記不良チップ領域に関するデータをデータベースに格納し、前記データと、前記データベースに格納されている前記基板の他のすべての不良チップ領域に関するデータに基づいて歩留りを算出する。また、前記欠陥の状態を把握する際には、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略し、前記不良チップ領域の特定は、前記欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行う。 In one embodiment of the method for manufacturing a semiconductor device, a process of processing a substrate on which a plurality of chip regions are set and a process of predicting a yield based on the state of the substrate after the process are repeated. When the predicted yield does not exceed the yield reference value, the repetition is stopped and the substrate is discarded. In the step of predicting the yield, the state of a defect existing on the substrate is grasped, a defective chip region is specified from the plurality of chip regions based on the state of the defect, and data relating to the defective chip region is databased stored in, and the data to calculate the yield on the basis of data relating to all other defective chip areas of the substrate which is stored in the database. Further, when grasping the defect state, referring to the database, omitting the defect state grasp for the chip region already identified as being a defective chip region, The identification is performed on a chip region in which the yield impact obtained in the step of grasping the defect state exceeds a reference value .

上記の半導体装置の製造方法等によれば、データベースに不良チップ領域に関するデータを格納し、歩留りの算出の際にこのデータを参照しているため、高い精度で歩留りを予測することができる。 According to the semiconductor device manufacturing method and the like described above, since the data regarding the defective chip region is stored in the database and this data is referred to when the yield is calculated, the yield can be predicted with high accuracy.

実施形態に係る歩留り予測システムの構成を示す図である。It is a figure which shows the structure of the yield prediction system which concerns on embodiment. 半導体装置の製造方法を示すフローチャートである。3 is a flowchart showing a method for manufacturing a semiconductor device. 検査及び歩留り予測の内容を示すフローチャートである。It is a flowchart which shows the content of a test | inspection and yield prediction. 不良チップ領域の取り扱い方法を示す図である。It is a figure which shows the handling method of a defective chip area | region.

以下、実施形態について、添付の図面を参照して具体的に説明する。図１は、実施形態に係る歩留り予測システムの構成を示す図である。 Hereinafter, embodiments will be specifically described with reference to the accompanying drawings. FIG. 1 is a diagram illustrating a configuration of a yield prediction system according to the embodiment.

本実施形態に係る歩留り予測システム１には、複数のチップ領域が区画された基板（ウェーハ）の欠陥検査を行う欠陥検査装置１２、及び欠陥のレビューを行う走査型電子顕微鏡（ＳＥＭ：scanning electron microscope）レビュー装置１３が設けられている。また、これらによる検査結果を用いて種々の解析を行う解析部１１が設けられている。更に、解析部１１が行った解析の結果のデータを格納するデータベース１４も設けられている。解析の結果のデータとしては、例えば、不良チップ領域を特定するデータが挙げられる。解析部１１は、種々の解析を行うに当たって適宜データベース１４に格納されているデータを参照し、ＳＥＭレビュー装置１３も、レビューを行うに当たって適宜データベース１４に格納されているデータを参照する。解析部１１は、例えば所定のプログラムに基づいて動作するコンピュータであり、解析部１１が行う種々の解析の内容（プログラムの内容）の詳細については後述する。 The yield prediction system 1 according to the present embodiment includes a defect inspection apparatus 12 that performs defect inspection of a substrate (wafer) on which a plurality of chip regions are partitioned, and a scanning electron microscope (SEM) that performs defect review. ) A review device 13 is provided. Moreover, the analysis part 11 which performs various analyzes using the test result by these is provided. Furthermore, a database 14 for storing data of the results of analysis performed by the analysis unit 11 is also provided. As data of the result of analysis, for example, data for specifying a defective chip region can be cited. The analysis unit 11 refers to data stored in the database 14 as appropriate when performing various analyses, and the SEM review device 13 also refers to data stored as appropriate in the database 14 when performing a review. The analysis unit 11 is a computer that operates based on a predetermined program, for example, and details of various analysis contents (program contents) performed by the analysis unit 11 will be described later.

次に、歩留り予測システム１を用いた半導体装置の製造方法について説明する。図２は、半導体装置の製造方法を示すフローチャートである。この製造方法では、ステップＳ１において、複数のチップ領域が区画された基板（ウェーハ）の処理を１種類又は２種類以上行う。基板の処理としては、洗浄、イオン注入、マスクの形成、膜の形成、膜又は基板のエッチング等の加工、熱処理等が挙げられ、これらのうちの１種類を行ってもよく、２種類以上を行ってもよい。ステップＳ１の後には、ステップＳ２において、歩留り予測システム１を用いて検査及び歩留り予測を行う。検査及び歩留り予測の内容の詳細については後述する。ステップＳ２の後には、ステップＳ３において、すべての処理が終了しているか判断し、終了していなければ、ステップＳ１に戻って次の処理を行う。 Next, a method for manufacturing a semiconductor device using the yield prediction system 1 will be described. FIG. 2 is a flowchart showing a method for manufacturing a semiconductor device. In this manufacturing method, in step S1, one type or two or more types of processing of a substrate (wafer) on which a plurality of chip regions are partitioned is performed. Examples of the processing of the substrate include cleaning, ion implantation, mask formation, film formation, processing such as etching of the film or the substrate, heat treatment, etc. One of these may be performed, and two or more types may be performed. You may go. After step S1, inspection and yield prediction are performed using the yield prediction system 1 in step S2. Details of the contents of inspection and yield prediction will be described later. After step S2, it is determined in step S3 whether all the processes have been completed. If not, the process returns to step S1 to perform the next process.

ここで、ステップＳ２の検査及び歩留り予測の詳細について説明する。図３は、検査及び歩留り予測の内容を示すフローチャートである。 Here, details of the inspection and yield prediction in step S2 will be described. FIG. 3 is a flowchart showing the contents of inspection and yield prediction.

先ず、基板が欠陥検査装置１２に搬送され、ステップＳ１１において、欠陥検査装置１２が暗視野及び／又は明視野を用いた欠陥検査を行う。 First, a board | substrate is conveyed to the defect inspection apparatus 12, and the defect inspection apparatus 12 performs the defect inspection using a dark field and / or a bright field in step S11.

次いで、解析部１１が欠陥検査装置１２による欠陥検査の結果を取得し、検出された欠陥の集計を行う。その後、解析部１１は、ステップＳ１２において、欠陥数が、予め定められている基準値（第１の基準値）を超えているか判断する。そして、欠陥数が基準値を超えていなければ、ステップＳ２１において、解析部１１が集計結果をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。つまり、欠陥数が基準値を超えていない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、欠陥数が基準値を超えていれば、ステップＳ１３に移行する。 Next, the analysis unit 11 acquires the result of the defect inspection by the defect inspection apparatus 12 and totals the detected defects. Thereafter, in step S12, the analysis unit 11 determines whether the number of defects exceeds a predetermined reference value (first reference value). If the number of defects does not exceed the reference value, in step S21, the analysis unit 11 stores the aggregation results in the database 14, and ends the inspection and yield prediction processing. In other words, when the number of defects does not exceed the reference value, the yield prediction can be omitted because the cause of the decrease in yield is extremely small. On the other hand, if the number of defects exceeds the reference value, the process proceeds to step S13.

ステップＳ１３では、解析部１１が異常アラームを発生させる。 In step S13, the analysis unit 11 generates an abnormal alarm.

次いで、ステップＳ１４において、ＳＥＭレビュー装置１３が、欠陥検査装置１２により検出された欠陥のレビューを行う。このとき、ＳＥＭレビュー装置１３は、データベース１４を参照し、不良チップ領域であると特定されているチップ領域については、欠陥検査装置１２により欠陥が存在するとの結果が得られていても、レビューを省略する。 Next, in step S14, the SEM review device 13 reviews the defects detected by the defect inspection device 12. At this time, the SEM review device 13 refers to the database 14 and reviews the chip region specified as a defective chip region even if the defect inspection device 12 obtains a result that a defect exists. Omitted.

その後、ステップ１５において、解析部１１は、ＳＥＭレビュー装置１３によるレビューの結果に基づいて、歩留りインパクトにより得られる値が、予め定められている基準値（第２の基準値）を超えるチップ領域が存在するか判断する。なお、歩留りインパクトとは、製品チップ有効数、欠陥発生チップ数、通常歩留り、キラー率、キャプチャー率より求め予想歩留りを算出することを意味する。そして、歩留りインパクトにより得られる値が基準値を超えるチップ領域がなければ、ステップＳ２１において、解析部１１がレビューの結果をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。つまり、歩留りインパクトにより得られる値が基準値を超えるチップ領域がない場合には、歩留りが低下する要因が極めて小さいため、歩留り予測を省略することができる。一方、歩留りインパクトにより得られる値が基準値を超えるチップ領域があれば、ステップＳ１６に移行する。 Thereafter, in step 15, the analysis unit 11 determines that there is a chip region in which the value obtained by the yield impact exceeds a predetermined reference value (second reference value) based on the result of the review by the SEM review device 13. Determine if it exists. The yield impact means that the expected yield is calculated from the effective number of product chips, the number of defective chips, the normal yield, the killer rate, and the capture rate. If there is no chip region in which the value obtained by the yield impact exceeds the reference value, the analysis unit 11 stores the review result in the database 14 in step S21, and ends the inspection and yield prediction processing. In other words, when there is no chip region in which the value obtained by yield impact exceeds the reference value, the yield reduction can be omitted because the cause of the decrease in yield is extremely small. On the other hand, if there is a chip region where the value obtained by yield impact exceeds the reference value, the process proceeds to step S16.

ステップＳ１６では、解析部１１が、歩留りインパクトにより得られる値が基準値を超えるチップ領域を、不良チップ領域として特定する。 In step S <b> 16, the analysis unit 11 identifies a chip area in which a value obtained by yield impact exceeds a reference value as a defective chip area.

次いで、ステップＳ１７において、解析部１１は、不良チップ領域と特定したチップ領域をデータベース１４に格納する。 Next, in step S <b> 17, the analysis unit 11 stores the chip area identified as the defective chip area in the database 14.

その後、ステップＳ１８において、解析部１１は、データベース１４に格納されている不良チップ領域に関するデータを用いて歩留りを算出する。このとき、今回のステップＳ２の処理で特定された不良チップ領域だけでなく、それ以前のステップＳ２の処理で不良チップ領域が特定されている場合には、この不良チップ領域に関するデータも用いる。なお、歩留りとしては、当該基板から最終的に得られる半導体装置の歩留りを予測する。 Thereafter, in step S <b> 18, the analysis unit 11 calculates the yield using data regarding the defective chip area stored in the database 14. At this time, not only the defective chip area specified in the current processing in step S2 but also data relating to the defective chip area is used when a defective chip area is specified in the previous processing in step S2. As the yield, the yield of the semiconductor device finally obtained from the substrate is predicted.

続いて、ステップＳ１９において、解析部１１は、ステップＳ１８で算出した歩留りが、所定の歩留りを超えているか判断する。そして、所定の歩留りを超えていれば、ステップＳ２１において、その値等をデータベース１４に格納し、検査及び歩留り予測の処理を終了する。一方、所定の歩留りを超えていなければ、当該基板の没処理を行う。つまり、当該基板については、それ以降のステップＳ１の処理を行っても、正常に動作するチップを十分な数だけ得ることが困難であると判断して、それ以降のステップＳ１の処理を行わず、廃棄対象とする。なお、ここでの所定の歩留りとしては、例えば、製造した半導体装置の出荷先から指定された歩留りを用いることができるが、これに限定されるものではない。 Subsequently, in step S19, the analysis unit 11 determines whether the yield calculated in step S18 exceeds a predetermined yield. If the predetermined yield is exceeded, the value and the like are stored in the database 14 in step S21, and the inspection and yield prediction processing is terminated. On the other hand, if the predetermined yield is not exceeded, the substrate is submerged. That is, for the substrate, even if the processing of the subsequent step S1 is performed, it is determined that it is difficult to obtain a sufficient number of normally operating chips, and the subsequent processing of step S1 is not performed. , To be discarded. Note that, as the predetermined yield here, for example, the yield specified by the shipping destination of the manufactured semiconductor device can be used, but it is not limited to this.

このような実施形態によれば、欠陥のレビュー（ステップＳ１４）及び歩留り予測（ステップＳ１８）の際に、既に特定された不良チップ領域のデータが格納されているデータベース１４を参照しているため、高い精度で歩留りを予測することができる。 According to such an embodiment, during the defect review (step S14) and the yield prediction (step S18), the database 14 in which the data of the defective chip area already specified is stored is referred to. Yield can be predicted with high accuracy.

欠陥のレビュー（ステップＳ１４）の際には、前回のステップＳ２の処理又はそれ以前のステップＳ２の処理で認識された欠陥が再度認識されたり、この欠陥に起因する欠陥が認識されたりすることがある一方で、これらの欠陥が全く再度認識されないこともある。つまり、１つの欠陥が何度も認識されたり、別の形態をとって認識されたり、１度だけしか認識されないこともある。しかし、どのような場合にこれらの認識の相違が生じるのかは明確でない。このような状況下において、これまでは、欠陥のレビューの度にこれらを区別するようなことはしていない。このため、歩留りを低下させる要因として重複して認識されたりされなかったりし、不確定要素が多く、高い精度での歩留り予測が困難になっている。 During the defect review (step S14), the defect recognized in the previous step S2 or the previous step S2 may be recognized again, or a defect resulting from this defect may be recognized. On the other hand, these defects may not be recognized again at all. That is, one defect may be recognized many times, may be recognized in another form, or may be recognized only once. However, it is not clear when these recognition differences arise. Under these circumstances, until now, there has been no distinction made between defect reviews. For this reason, it is not recognized redundantly as a factor that lowers the yield, and there are many uncertainties, making it difficult to predict the yield with high accuracy.

これに対し、本実施形態では、欠陥のレビュー（ステップＳ１４）の際に、それまでに不良チップ領域であると特定されたチップ領域についてはレビューを省略するため、確実に重複した認識を回避することができる。従って、高い精度で歩留りを予測することができるのである。 On the other hand, in the present embodiment, during the defect review (step S14), the review is omitted for the chip area that has been identified as a defective chip area so far, so that the overlapped recognition is surely avoided. be able to. Therefore, the yield can be predicted with high accuracy.

次に、半導体装置の製造過程の一例におけるデータベース１４に格納されるデータ等について説明する。ここでは、素子分離、ゲート電極を備えた電界効果トランジスタの形成、タングステン（Ｗ）プラグを備えた配線の形成等を経て半導体装置を製造することとする。ここでは、図４に示すように、１つの基板に１００個のチップ領域２１が設定されているとする。 Next, data stored in the database 14 in an example of a semiconductor device manufacturing process will be described. Here, a semiconductor device is manufactured through element isolation, formation of a field effect transistor including a gate electrode, formation of a wiring including a tungsten (W) plug, and the like. Here, as shown in FIG. 4, it is assumed that 100 chip regions 21 are set on one substrate.

先ず、ステップＳ１において、素子分離に関する処理を行う。例えば、基板の洗浄、基板表面への絶縁膜の形成、レジストパターンの形成、素子分離溝の形成、レジストパターンの除去、素子分離溝内への絶縁膜の形成、及び化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）処理等を行う。次いで、ステップＳ２において、疵等の検査・歩留り予測を行う。最初のステップＳ２では、データベース１４に不良チップ領域を特定するデータが存在しないため、ステップＳ１４でレビューを省略するチップ領域２１はない。なお、この例では、ステップＳ１４において、図４（ａ）に示すように、５個のチップ領域２１が不良チップ領域２２ａであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び５個の不良チップ領域２２ａが存在することに基づいて歩留りの算出を行う。 First, in step S1, processing related to element isolation is performed. For example, cleaning of a substrate, formation of an insulating film on a substrate surface, formation of a resist pattern, formation of an element isolation groove, removal of a resist pattern, formation of an insulating film in an element isolation groove, and chemical mechanical polishing (CMP : Chemical mechanical polishing). Next, in step S2, inspection such as wrinkles and yield prediction are performed. In the first step S2, since there is no data for specifying the defective chip area in the database 14, there is no chip area 21 whose review is omitted in step S14. In this example, it is assumed that in step S14, five chip regions 21 are identified as defective chip regions 22a as shown in FIG. 4A. Accordingly, in step S18, the yield is calculated based on the presence of 100 chip areas 21 and the presence of 5 defective chip areas 22a.

その後、ステップＳ３を経てステップＳ１に戻り、ゲート電極の形成までの処理を行う。例えば、ゲート絶縁膜となる絶縁膜の形成、イオン注入によるウェルの形成、多結晶シリコン膜の形成、レジストパターンの形成、多結晶シリコン膜のエッチング、及びレジストパターンの除去等を行う。続いて、ステップＳ２において、異物等の検査・歩留り予測を行う。この例では、既にデータベース１４に５個の不良チップ領域２２ａを特定するデータが格納されている。このため、ステップＳ１１において欠陥が検出されたとしても、ステップＳ１４では、５個の不良チップ領域２２ａをレビュー省略領域２３ａとみなして、これらについてのレビューは省略する。なお、この例では、ステップＳ１４において、図４（ｂ）に示すように、新たに６個のチップ領域２１が不良チップ領域２２ｂであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び総計で１１個の不良チップ領域（不良チップ領域２２ａ及び２２ｂ）が存在することに基づいて歩留りの算出を行う。 Thereafter, the process returns to step S1 through step S3, and processing up to the formation of the gate electrode is performed. For example, an insulating film to be a gate insulating film, a well by ion implantation, a polycrystalline silicon film, a resist pattern, a polycrystalline silicon film, and a resist pattern are removed. Subsequently, in step S2, inspection of foreign matter or the like and yield prediction are performed. In this example, data specifying five defective chip areas 22a is already stored in the database 14. For this reason, even if a defect is detected in step S11, in step S14, the five defective chip regions 22a are regarded as the review omitted region 23a, and the review of these is omitted. In this example, it is assumed that in step S14, as shown in FIG. 4B, six new chip areas 21 are newly identified as defective chip areas 22b. Therefore, in step S18, the yield is calculated based on the presence of 100 chip regions 21 and the total of 11 defective chip regions (defective chip regions 22a and 22b).

その後、ステップＳ３を経てステップＳ１に戻り、タングステンプラグの形成までの処理を行う。例えば、サイドウォールの形成、イオン注入によるソース及びドレインの形成、シリサイド膜の形成、層間絶縁膜の形成、レジストパターンの形成、層間絶縁膜のエッチングによるコンタクトホールの形成、バリアメタル膜の形成、タングステン膜の形成、ＣＭＰ処理等を行う。続いて、ステップＳ２において、アライメント等の検査・歩留り予測を行う。この例では、既にデータベース１４に５個の不良チップ領域２２ａを特定するデータ及び６個の不良チップ領域２２ｂを特定するが格納されている。このため、ステップＳ１１において欠陥が検出されたとしても、ステップＳ１４では、５個の不良チップ領域２２ａをレビュー省略領域２３ａとみなし、更に、６個の不良チップ領域２２ｂをレビュー省略領域２３ｂとみなして、これらについてのレビューは省略する。なお、この例では、ステップＳ１４において、図４（ｃ）に示すように、新たに５個のチップ領域２１が不良チップ領域２２ｃであると特定されたとする。従って、ステップＳ１８では、１００個のチップ領域２１が存在すること、及び総計で１６個の不良チップ領域（不良チップ領域２２ａ、２２ｂ及び２２ｃ）が存在することに基づいて歩留りの算出を行う。 Thereafter, the process returns to step S1 through step S3, and processing up to the formation of the tungsten plug is performed. For example, sidewall formation, source and drain formation by ion implantation, silicide film formation, interlayer insulation film formation, resist pattern formation, contact hole formation by interlayer insulation film etching, barrier metal film formation, tungsten Film formation, CMP treatment, and the like are performed. Subsequently, in step S2, inspection and yield prediction such as alignment are performed. In this example, the database 14 already stores data for specifying five defective chip areas 22a and six defective chip areas 22b. For this reason, even if a defect is detected in step S11, in step S14, five defective chip regions 22a are regarded as review omitted regions 23a, and six defective chip regions 22b are regarded as review omitted regions 23b. The review about these is omitted. In this example, it is assumed that, in step S14, five chip areas 21 are newly identified as defective chip areas 22c, as shown in FIG. 4C. Accordingly, in step S18, the yield is calculated based on the presence of 100 chip regions 21 and the total of 16 defective chip regions (defective chip regions 22a, 22b, and 22c).

続いて、ステップＳ３を経てステップＳ１に戻り、多層配線等を形成して半導体装置を完成させる。 Subsequently, after returning to step S1 through step S3, a multilayer wiring or the like is formed to complete the semiconductor device.

このように、本実施形態によれば、不良チップ領域の重複した計上を回避できるため、高い精度で歩留りを抑制することができる。つまり、例えば、素子分離後のレビューで認識された欠陥のいくつかがゲート電極形成後のレビューでは認識されず、タングステンプラグ形成後のレビューで認識されたような場合でも、高い精度で歩留りを予測することができる。一方、従来のように、その都度、全体のレビューを行ったのでは、欠陥がどの処理で生じたものなのか認識できず、重複したり見落としたりすることが考えられ、高い精度で歩留りを予測することは困難である。 Thus, according to the present embodiment, it is possible to avoid overlapping counting of defective chip areas, and thus it is possible to suppress the yield with high accuracy. In other words, for example, even if some of the defects recognized in the review after element isolation are not recognized in the review after forming the gate electrode, and even if they are recognized in the review after forming the tungsten plug, the yield is predicted with high accuracy. can do. On the other hand, as in the past, if the entire review was performed each time, it was impossible to recognize which process caused the defect, and it was possible to duplicate or overlook it, and predict the yield with high accuracy. It is difficult to do.

なお、このような実施形態は、例えばコンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も実施形態として適用することができる。また、上記の印刷処理用のプログラムも実施形態として適用することができる。 Such an embodiment can be realized by, for example, a computer executing a program. In addition, means for supplying a program to a computer, for example, a computer-readable recording medium such as a CD-ROM in which such a program is recorded, or a transmission medium such as the Internet that transmits such a program can also be applied as an embodiment. Further, the above-described print processing program can also be applied as an embodiment.

以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）
複数のチップ領域が設定された基板の処理を行う工程と、
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする半導体装置の製造方法。 (Appendix 1)
A process of processing a substrate on which a plurality of chip areas are set;
Predicting the yield based on the state of the substrate after the treatment;
Repeatedly
The step of predicting the yield includes
Grasping the state of defects existing in the substrate;
Identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Storing data relating to the defective chip area in a database;
Calculating yield based on data relating to the defective chip area stored in the database;
Have
Manufacturing of a semiconductor device characterized in that in the step of grasping the defect state, grasping of the defect state is omitted for a chip region that has already been identified as being a defective chip region with reference to the database. Method.

（付記２）
前記欠陥の状態の把握を、ＳＥＭレビュー装置を用いて行うことを特徴とする付記１に記載の半導体装置の製造方法。 (Appendix 2)
2. The method of manufacturing a semiconductor device according to appendix 1, wherein the defect state is grasped by using an SEM review apparatus.

（付記３）
前記歩留りを予測する工程は、前記欠陥の状態を把握する工程の前に、欠陥検査装置を用いて前記基板に存在する欠陥を検出する工程を有することを特徴とする付記２に記載の半導体装置の製造方法。 (Appendix 3)
3. The semiconductor device according to claim 2, wherein the step of predicting the yield includes a step of detecting a defect existing in the substrate using a defect inspection apparatus before the step of grasping the state of the defect. Manufacturing method.

（付記４）
前記歩留りが所定の値を超えていない場合には、前記基板を廃棄対象とする工程を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。 (Appendix 4)
4. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of discarding the substrate when the yield does not exceed a predetermined value.

（付記５）
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とする歩留り予測システム。 (Appendix 5)
Means for grasping the state of defects existing in a substrate on which a plurality of chip areas are set;
Means for identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Means for storing data relating to the defective chip area in a database;
Means for calculating a yield based on data relating to a defective chip area stored in the database;
Have
The yield prediction system characterized in that the means for grasping the defect state omits the grasp of the defect state for a chip region that has already been identified as a defective chip region with reference to the database.

（付記６）
前記欠陥の状態を把握する手段は、ＳＥＭレビュー装置を有することを特徴とする付記５に記載の歩留り予測システム。 (Appendix 6)
The yield prediction system according to appendix 5, wherein the means for grasping the state of the defect includes an SEM review device.

（付記７）
前記基板に存在する欠陥を検出する欠陥検査装置を有し、
前記ＳＥＭレビュー装置は、前記欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記６に記載の歩留り予測システム。 (Appendix 7)
Having a defect inspection apparatus for detecting defects present in the substrate;
The yield prediction system according to appendix 6, wherein the SEM review device reviews a defect detected by the defect inspection device.

（付記８）
コンピュータに、
複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段から、前記欠陥の状態を取得するステップと、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定するステップと、
前記不良チップ領域に関するデータをデータベースに格納するステップと、
前記データベースに格納されている不良チップ領域に関するデータに基づいて歩留りを算出するステップと、
を実行させ、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略することを特徴とするプログラム。 (Appendix 8)
On the computer,
Obtaining a state of the defect from means for grasping a state of the defect present in the substrate in which a plurality of chip regions are set; and
Identifying a defective chip region from among the plurality of chip regions based on the state of the defect;
Storing data relating to the defective chip area in a database;
Calculating yield based on data regarding defective chip areas stored in the database;
And execute
The program characterized in that the means for grasping the defect state omits the grasp of the defect state for a chip area that has already been identified as a defective chip area with reference to the database.

（付記９）
前記欠陥の状態を把握する手段は、ＳＥＭレビュー装置を有し、
前記ＳＥＭレビュー装置は、前記基板に存在する欠陥を検出する欠陥検査装置により検出された欠陥のレビューを行うことを特徴とする付記８に記載のプログラム。 (Appendix 9)
The means for grasping the state of the defect has a SEM review device,
The program according to appendix 8, wherein the SEM review apparatus reviews defects detected by a defect inspection apparatus that detects defects present on the substrate.

１：歩留り予測システム
１１：解析部
１２：欠陥検査装置
１３：ＳＥＭレビュー装置
１４：データベース 1: Yield prediction system 11: Analysis unit 12: Defect inspection device 13: SEM review device 14: Database

Claims

複数のチップ領域が設定された基板の処理を行う工程と、
前記処理後の基板の状態に基づいて歩留りを予測する工程と、
を繰り返し行い、
前記予測した前記歩留まりが歩留まり基準値を超えていないときには、前記繰り返しを中止して前記基板を廃棄対象とし、
前記歩留りを予測する工程は、
前記基板に存在する欠陥の状態を把握する工程と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する工程と、
前記不良チップ領域に関するデータをデータベースに格納する工程と、
前記データと、前記データベースに格納されている前記基板の他のすべての不良チップ領域に関するデータに基づいて歩留りを算出する工程と、
を有し、
前記欠陥の状態を把握する工程において、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略し、前記不良チップ領域の特定は、前記欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行うことを特徴とする半導体装置の製造方法。 A process of processing a substrate on which a plurality of chip areas are set;
Predicting the yield based on the state of the substrate after the treatment;
Repeatedly
When the predicted yield does not exceed the yield reference value, the repetition is stopped and the substrate is discarded.
The step of predicting the yield includes
Grasping the state of defects existing in the substrate;
Identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Storing data relating to the defective chip area in a database;
Calculating a yield the data and, based on data relating to all other defective chip areas of the substrate which is stored in the database,
Have
In the step of grasping the state of the defect, referring to the database, for the chip region that has already been identified as being a defective chip region, the grasping of the state of the defect is omitted, and the identification of the defective chip region is A method of manufacturing a semiconductor device, characterized in that the method is performed on a chip region in which a yield impact obtained in the step of grasping a defect state exceeds a reference value .

複数のチップ領域が設定された基板に第１の処理を行う工程と、Performing a first process on a substrate on which a plurality of chip regions are set;
前記第１の処理後の前記基板に存在する第１の欠陥の状態を把握する工程と、Grasping the state of the first defect existing in the substrate after the first treatment;
前記第１の欠陥の状態に基づいて前記複数のチップ領域のうちから第１の不良チップ領域を特定する工程と、Identifying a first defective chip region out of the plurality of chip regions based on the state of the first defect;
前記第１の不良チップ領域に関する第１のデータをデータベースに格納する工程と、Storing first data relating to the first defective chip region in a database;
前記データベースに格納されている前記第１のデータに基づいて第１の歩留りを算出する工程と、Calculating a first yield based on the first data stored in the database;
前記第１の歩留まりが基準値を超えていないときには、前記基板を廃棄対象とする工程と、When the first yield does not exceed a reference value, the step of discarding the substrate;
前記第１の歩留まりが基準値を超えているときには、前記基板に第２の処理を行う工程と、When the first yield exceeds a reference value, performing a second process on the substrate;
前記第２の処理後の前記基板に存在する第２の欠陥の状態を把握する工程と、Grasping a state of a second defect existing in the substrate after the second treatment;
前記第２の欠陥の状態に基づいて前記複数のチップ領域のうちから第２の不良チップ領域を特定する工程と、Identifying a second defective chip region from among the plurality of chip regions based on the state of the second defect;
前記第２の不良チップ領域に関する第２のデータを前記データベースに格納する工程と、Storing second data relating to the second defective chip region in the database;
前記データベースに格納されている前記第１のデータおよび前記第２のデータに基づいて第２の歩留りを算出する工程と、Calculating a second yield based on the first data and the second data stored in the database;
前記第２の歩留まりが基準値を超えていないときには、前記基板を廃棄対象とする工程と、When the second yield does not exceed a reference value, the step of discarding the substrate;
を有し、Have
前記第２の欠陥の状態を把握する工程において、前記データベースを参照して、前記第１のデータとして格納されている前記第１の不良チップ領域については、前記第２の欠陥の状態の把握を省略し、In the step of grasping the state of the second defect, the state of the second defect is grasped for the first defective chip region stored as the first data with reference to the database. Omitted,
前記第１の不良チップ領域の特定は、前記第１の欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行い、前記第２の不良チップ領域の特定は、前記第２の欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行うことを特徴とする半導体装置の製造方法。The first defective chip region is specified for a chip region whose yield impact obtained in the step of grasping the state of the first defect exceeds a reference value, and the second defective chip region is specified as follows: A method of manufacturing a semiconductor device, wherein the yield impact obtained in the step of grasping the state of the second defect is performed on a chip region exceeding a reference value.

前記欠陥の状態の把握を、ＳＥＭレビュー装置を用いて行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to grasp the state of the defect, to claim 1 or 2, characterized in that by using the SEM review apparatus.

前記歩留りを予測する工程は、前記欠陥の状態を把握する工程の前に、欠陥検査装置を用いて前記基板に存在する欠陥を検出する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。 The semiconductor device according to claim 3 , wherein the step of predicting the yield includes a step of detecting a defect existing in the substrate using a defect inspection apparatus before the step of grasping the state of the defect. Device manufacturing method.

複数のチップ領域が設定された基板に存在する欠陥の状態を把握する手段と、
前記欠陥の状態に基づいて前記複数のチップ領域のうちから不良チップ領域を特定する手段と、
前記不良チップ領域に関するデータをデータベースに格納する手段と、
前記データと、前記データベースに格納されている前記基板の他のすべての不良チップ領域に関するデータに基づいて歩留りを算出する手段と、
を有し、
前記歩留りの算出を前記基板の処理毎に繰り返し行い、
前記算出した前記歩留まりが歩留まり基準値を超えていないときには、前記繰り返しを中止して前記基板を廃棄対象とし、
前記欠陥の状態を把握する手段は、前記データベースを参照して、既に不良チップ領域であるとして特定されているチップ領域については前記欠陥の状態の把握を省略し、前記不良チップ領域の特定は、前記欠陥の状態を把握する工程で求めた歩留りインパクトが基準値を超えるチップ領域に対して行うことを特徴とする歩留り予測システム。 Means for grasping the state of defects existing in a substrate on which a plurality of chip areas are set;
Means for identifying a defective chip region out of the plurality of chip regions based on the state of the defect;
Means for storing data relating to the defective chip area in a database;
A means for calculating a yield the data and, based on data relating to all other defective chip areas of the substrate which is stored in the database,
Have
The yield calculation is repeated every time the substrate is processed,
When the calculated yield does not exceed the yield reference value, the repetition is stopped and the substrate is discarded.
The means for grasping the state of the defect refers to the database, omits the grasp of the state of the defect for a chip region that has already been identified as being a defective chip region, A yield prediction system, wherein the yield impact obtained in the step of grasping the defect state is performed on a chip region whose reference value exceeds a reference value .