JP5482021B2

JP5482021B2 - 抵抗スイッチ素子および抵抗スイッチメモリ素子

Info

Publication number: JP5482021B2
Application number: JP2009195088A
Authority: JP
Inventors: ディビットベネキジョン; 雅俊石井; 和明栗原; 一典山中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-08-26
Filing date: 2009-08-26
Publication date: 2014-04-23
Anticipated expiration: 2029-08-26
Also published as: JP2011049269A

Description

本発明は一般に電子装置に係り、特に抵抗スイッチ素子および抵抗スイッチメモリ素子に関する。

強誘電体膜などの金属酸化膜を使ってキャパシタ構造を形成した場合、印加電圧により金属酸化膜の抵抗が、高抵抗状態と低抵抗状態の間で大きくスイッチする抵抗スイッチ現象が知られている。そこで、このような抵抗スイッチ現象を使ってメモリ素子を構成する研究がなされている。このような抵抗スイッチ現象は、例えば浅い不純物元素でドープされたＳｒＲｕＯ₃膜などの強誘電体膜や、ＮｉＯ膜やＦｅ₂Ｏ₃膜、ＣｕＯ膜などの金属酸化膜においても観察されている。

特開２００８−１４０７９０号公報

従来知られている抵抗スイッチ現象は、所定のフォーミング電圧を印加するフォーミング処理を行った金属酸化膜において出現し、そのメカニズムには諸説あるが、一説では、このようなフォーミング電圧を印加することにより、金属酸化膜中に電流フィラメントとよばれる電流経路が形成されるのであると言われている。

このようなフォーミングを行った金属酸化膜は所定の第１の高い抵抗値で特徴づけられる導電性を有するが、このような金属酸化膜に電圧を印加し、その大きさを０Ｖから正方向あるいは負方向に増大していくと、所定のセット電圧において電流値が急増し、抵抗値が、前記第１の抵抗値から第２の低い抵抗値へと急減する。

そこでこのような金属酸化膜の電気抵抗の変化を利用して高速メモリ素子を形成することが提案されている。

しかし、このような従来の金属酸化膜の抵抗スイッチングを使った高速メモリ素子では、セット時の抵抗値が低く、このため消費電力が増大してしまう問題を有していた。

本発明は、他の動作原理に基づく抵抗スイッチ素子および抵抗スイッチメモリ装置を提供する。

一の側面によれば抵抗スイッチ素子は、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、前記下部電極、前記誘電体膜および前記上部電極の温度を９５Ｋ以下に保持する恒温槽と、前記下部電極と前記上部電極との間に、セット電圧を印加することにより、前記誘電体膜の状態を第１の抵抗状態から、前記第１の抵抗状態より高抵抗の第２の抵抗状態に遷移させるセット電圧源と、を含み、前記誘電体膜には前記第１の抵抗状態においてトンネル電流が発生し、前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成される。

他の側面によれば抵抗スイッチメモリ素子は、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、前記下部電極、前記誘電体膜および前記上部電極の温度を９５Ｋ以下に保持する恒温槽と、前記下部電極と前記上部電極との間に駆動電圧を印加する駆動電圧源と、を含み、前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成され、前記駆動電圧源は、書き込み時に前記下部電極と前記上部電極との間に、前記誘電体膜の抵抗状態を第１の抵抗状態から、前記第１の抵抗状態より高抵抗の第２の抵抗状態に遷移させる、大きさが所定電圧以上の書き込み電圧パルスと、前記誘電体膜の抵抗状態を変化させない、大きさが前記所定電圧未満の読み出し電圧パルスのいずれかを、前記駆動電圧として印加し、前記誘電体膜には前記第１の抵抗状態においてトンネル電流が発生し、さらに前記駆動電圧源は、前記誘電体膜が前記第２の抵抗状態にある場合、前記下部電極と前記上部電極との間に大きさが前記所定電圧以上の電圧パルスを、前記駆動電圧として所定間隔で印加し、前記誘電体膜の前記第２の抵抗状態をリフレッシュする。

本発明の抵抗スイッチ素子あるいは抵抗スイッチメモリ装置では、誘電体膜が電圧印加により、通常の抵抗値の第１の抵抗状態から前記第１の抵抗状態より高抵抗の第２の抵抗状態へと状態を遷移させ、これにより、消費電力の低い高速メモリ素子を構成することが可能となる。

第１の実施形態による抵抗スイッチ素子を示す図である。（Ａ），（Ｂ）は、図１の抵抗スイッチ素子の電気特性を示す図である。（Ａ）〜（Ｃ）は、図１の抵抗スイッチ素子の動作原理を説明するバンド構造図である。（Ｄ）は、図１の抵抗スイッチ素子の動作原理を説明するバンド構造図である。は、図１の抵抗スイッチ素子の常温での動作を示すバンド構造図である。第２の実施形態による抵抗スイッチ素子を示す図である。（Ａ），（Ｂ）は、図６の抵抗スイッチ素子の電気特性を示す図である。第３の実施形態による抵抗スイッチメモリ素子を示す図である。図８の抵抗スイッチメモリ素子の動作を説明するタイミングチャートである。

［第１の実施形態］
図１は、第１の実施形態による抵抗スイッチ素子１０の構成を示す。

図１を参照するに、抵抗スイッチ素子１０は（００１）配向したチタン酸ストロンチウム（ＳｒＴｉＯ₃）単結晶基板１１上に構成され、前記チタン酸ストロンチウム単結晶基板１１上にスパッタにより形成された（００１）配向の白金（Ｐｔ）単結晶膜よりなる下部電極１２と、前記下部電極１２上に同じくスパッタにより、１ｎｍ〜１０００ｎｍ、典型的には１００ｎｍの厚さで形成された、（００１）配向の非ドープチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ₃）単結晶膜１３（以下、単に誘電体膜１３と称する）と、前記誘電体膜１３上にスパッタにより例えば１００ｎｍの厚さに形成された、（００１）配向の白金（Ｐｔ）上部電極１４とより構成されている。

図２（Ａ）は、前記図１の抵抗スイッチ素子１０において、前記下部電極１２と上部電極１４との間に、電圧源１５により、図１に示す電圧パルスを印加した場合の、印加電圧対リーク電流特性（Ｉ−Ｖ特性）を示す図である。ただし図２（Ａ）の実験では前記電圧パルスとして最初に持続時間τが１００ｍ秒でピーク電圧Ｖｐが６Ｖの負電圧パルスを、次いで同じ持続時間τでピーク電圧Ｖｐが６Ｖの正電圧パルスを印加している。また前記下部電極１２は接地している。

図２（Ａ）を参照するに、図１の抵抗スイッチ素子１０を室温（２２℃、２９５Ｋ）に保持した場合には、前記誘電体膜１３のＩ−Ｖ特性には目立ったヒステリシスは現れないが、同じ抵抗スイッチ素子１０を８６Ｋ（−１８７℃）に保持した場合には、明瞭なヒステリシスが現れることがわかる。なお、図１には、前記抵抗スイッチ素子１０をこのように低温に保持するための恒温槽１６が示されている。

すなわち図２（Ａ）に示すように、前記抵抗スイッチ素子１０が８６Ｋの温度に保持されている場合、印加電圧パルスの大きさＶｐが０Ｖ近傍における前記誘電体膜１３のリーク電流値が、実験開始時には約１０^-8Ａ程度であるものが、Ｖｐの大きさを正極性方向あるいは負極性方向に増大させていくと（電圧上昇ループ）、徐々に増大する。しかし、前記印加電圧が−６Ｖあるいは＋６Ｖに達したところで前記誘電体膜１３には、当初の第１の抵抗状態から、より高抵抗の第２の抵抗状態への状態変化が生じ、その後、前記印加電圧の大きさを０Ｖに戻した場合（電圧降下ループ）、前記誘電体膜１３のリーク電流は大きく減少する。例えば前記印加電圧を＋１Ｖ（Ｖｐ＝＋１Ｖ）あるいは−１Ｖ（Ｖｐ＝−１Ｖ）まで戻した場合、前記誘電体膜１３を流れるリーク電流は１×１０^-10Ａまで減少する。実験開始時の、すなわち電圧上昇ループのリーク電流初期値（約１０^-8Ａ）と比較すると、このリーク電流は、大きさが１／１００〜１／１０００に減少している。

さらに図２（Ａ）のヒステリシスで興味深いのは、前記印加電圧を＋１Ｖあるいは−１Ｖから０Ｖに戻した場合、誘電体膜１３のリーク電流が、前記１０^-10Ａの値から徐々に増大し、やがて約１０^-8Ａの初期値まで戻ることである。これにより、前記電圧上昇ループと電圧降下ループとは、一つの閉じたループを描く。この減圧プロセス最終段階のリーク電流値の変化には、約１０００ｍ秒の時間がかかる。一方、前記電圧上昇および降下ループにおける印加電圧の変化に対するリーク電流値の変化は、上記の時間よりもはるかに短い時間で、瞬間的に生じる。

一方、図２（Ａ）よりわかるように、このようなヒステリシスは、前記抵抗スイッチ素子１０を室温（２９５Ｋ）で動作させた場合には実質的に生じていない。

図２（Ｂ）は、前記図１の抵抗スイッチ素子１０に対して得られた印加電圧対容量特性（Ｃ−Ｖ特性）を示す。図中、曲線１，２は、それぞれ前記誘電体膜１３が低抵抗状態および高抵抗状態の場合で、かつ前記抵抗スイッチ素子１０を前記恒温槽１６中において８６Ｋの温度に保持した場合のＣ−Ｖ特性を示す。これに対し図中、曲線３，４は、それぞれ前記誘電体膜１３が低抵抗状態および高抵抗状態の場合で、かつ前記抵抗スイッチ素子１０を２９５Ｋの温度で動作させた場合のＣ−Ｖ特性を示す。このＣ−Ｖ特性の測定では、前記抵抗スイッチ素子１０に、前記誘電体膜１３に低抵抗状態から高抵抗状態への状態変化を生じさせる±６Ｖの印加電圧よりも小さい、±５Ｖの印加電圧を印加している。

図２（Ｂ）を参照するに、抵抗スイッチ素子１０は、印加電圧０Ｖ近傍で、やや負電圧側に寄った位置にピークを有するＣ−Ｖ特性を示し、電圧制御キャパシタとして使うことも可能であることがわかる。

図３（Ａ）は、前記誘電体膜１３として使われる（Ｂａ，Ｓｒ）ＴｉＯ₃膜のバンド構造図を示す。図中、Ｅ_Ｆはフェルミ準位、Ｅｃは伝導帯、Ｅｖは価電子帯を示す。

図３（Ａ）を参照するに、前記（Ｂａ，Ｓｒ）ＴｉＯ₃膜は約３ｅＶのバンドギャップを有し、非ドープであるため、浅い不純物準位などを有しておらず、フェルミ準位Ｅ_Ｆがバンドギャップの略中央に位置することがわかる。

図３（Ｂ）〜図４（Ｃ）は、前記図１の抵抗スイッチ素子１０において、前記電圧源１５により前記上部電極１４に−６Ｖの印加電圧パルスＶｐを印加した場合の前記誘電体膜１３のバンド構造図を示す。

図３（Ｂ）を参照するに、前記印加電圧パルスＶｐの印加に伴い、図３（Ａ）に示す誘電体膜１３の伝導帯Ｅｃは、電極１４に接する側のポテンシャルが上昇して三角ポテンシャルを形成し、厚さＷ１の部分において電子ｅ-のトンネリングが発生する。この状態において前記誘電体膜１３は前記第１の抵抗状態にあり、比較的大きなリーク電流を生じる。この状態が、図２（Ａ）における０Ｖから−６Ｖへの電圧上昇ループに対応している。

しかし、前記印加電圧Ｖｐが−６Ｖを超えると、このような電子のトンネリングに伴い、前記誘電体膜１３中には電子ｅ-の注入が生じ、その結果、図３（Ｃ）に示すように、注入部において伝導帯Ｅｃのポテンシャルが上昇し、結果的に、電子ｅ-のトンネリングが生じていた部分の厚さが、先のＷ１から、より大きなＷ２（Ｗ２＞Ｗ１）へと、実効的に変化する。その結果、前記誘電体膜１３における電子のトンネル効率およびリーク電流が減少し、誘電体膜１３は実効的により高抵抗の前記第２の抵抗状態へと変化する。

この高抵抗状態は、その後、前記印加電圧Ｖｐの大きさが減少しても、前記誘電体膜１３中に前記電子ｅ-が保持されている間継続し、図２（Ａ）における−６Ｖから−１Ｖへの電圧降下ループが得られるが、印加電圧を除去（Ｖｐ＝０）してしばらく、例えば約１０００００ｍ秒の時間が経過すると、図４（Ｄ）に示すように前記誘電体膜１３中の電子ｅ-は、膜中の欠陥や準位を介してエネルギを失い、フェルミ準位へと落ち、電極１４へと引き抜かれる。これにより、電圧降下ループの最後の段階で、リーク電流が図２（Ａ）に示すように、電圧Ｖｐが−１Ｖから０Ｖへと減少するにもかかわらず、１０^-10Ａから１０^-8Ａへと増大する現象が発生するものと思われる。

なお以上の説明は、前記上部電極１４に正電圧＋Ｖｐを印加した場合にも同様に成立する。ただしこの場合には、電子の注入は、前記誘電体膜１３のうち、下部電極１２との界面近傍において生じる。それ以外は先の説明と同じであり、抵抗状態変化についての説明は、繰り返しとなるため省略する。

一方、前記抵抗スイッチ素子１０を例えば２９５Ｋの室温で動作させた場合には、前記電極１４中の多数の電子が熱励起されており、図５に示すように容易に前記伝導帯Ｅｃが形成するポテンシャルバリアを超えるため、図２（Ａ）に示すように、Ｉ−Ｖ特性に明確なヒステリシスは出現しない。これは、前記図２（Ａ）のうち、８６Ｋでの実験について得られたＩ−Ｖ特性が、前記誘電体膜１３中における電子のトンネリングに起因して生じていることを示している。

本実施形態によれば、このようなＩ−Ｖ特性のヒステリシスは、前記抵抗スイッチ素子１０を９５Ｋ以下、好ましくは８６Ｋ以下の温度で動作させた場合に顕著に表れる。このような温度は、前記恒温槽１６において液体窒素を使うことにより、比較的容易かつ安価に実現できる。

また前記図３（Ａ）〜図４（Ｄ）で説明した動作原理を参酌すると、図１の抵抗スイッチ素子１０において前記誘電体膜１３は、（００１）配向したチタン酸バリウムストロンチウム単結晶膜に限定されるものではなく、他の配向を有するチタン酸バリウムストロンチウム単結晶膜であってもよいことは明らかである。さらに前記誘電体膜１３は、適当な単結晶下部電極１２上にエピタキシャルに成長できる、例えばＰｂＴｉＯ₃膜など、他のペロブスカイト構造膜であってもよいことは明らかである。これらの材料は一般に３〜３．５ｅＶのバンドギャップを有している。

ペロブスカイト構造を有する膜は一般にＡＢＯ₃で表される構造式を有するが、前記誘電体膜１３としては、上記構造式のＢ席が、周期律表のＩＶＢ族の金属元素Ｔｉ，ＺｒあるいはＨｆ、あるいはＶＢ族の金属元素Ｖ，ＮｂあるいはＴａ、あるいはＶＩＢ族の金属元素Ｃｒ，ＭｏあるいはＷ、あるいはＶＩＩＢ族の金属元素ＭｎあるいはＲｅ、あるいはＩＢ族の金属元素Ｃｕ，ＡｇあるいはＡｕにより、占有されており、Ａ席が、電荷が１〜３の正の陽イオンで占有されているものを使うのが好ましい。

このようなペロブスカイト構造膜としては、タンタル酸リチウム、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムなどを使うことができる。

またこれらの材料よりなる前記誘電体膜１３は、先の図３（Ａ）〜図４（Ｄ）のメカニズムを参酌すると、深い準位の不純物でドープされていてもよいことがわかる。例えば前記誘電体膜１３がチタン酸バリウムストロンチウムである場合、ＭｎやＹによりドープされた場合でも、前記誘電体膜１３は注入電子を捕獲してＩ−Ｖ特性にヒステリシスを生じる。

また前記誘電体膜１３は、１ｎｍ〜１０００ｎｍ程度の膜厚を有していれば、先に図３（Ａ）〜図４（Ｄ）で説明したメカニズムにより抵抗スイッチ現象を示すものと考えられる。

以上の説明において、「低抵抗状態」はリーク電流が大きく抵抗スイッチ素子１０では消費電力が大きいように思われるかも知れないが、前記「低抵抗状態」におけるリーク電流値はせいぜい１０^-7〜１０^-8Ａ程度であり、消費電力はわずかである。本実施形態では、前記抵抗スイッチ素子１０の状態変化により、このわずかな消費電力がさらに低減されるため、本実施形態は低消費電力の電子装置を構成するのに有利である。

［第２の実施形態］
図２（Ａ）と同様な印加電圧−リーク電流特性におけるヒステリシスループは、前記誘電体膜１３が多結晶膜である場合にも観察される。

図６は、このような多結晶誘電体膜を使った第２の実施形態による抵抗スイッチ素子２０の構成を示す。

図６を参照するに、抵抗スイッチ素子２０は、前記基板１１と同様な、（００１）配向のチタン酸ストロンチウム単結晶基板２１上に構成されるが、本実施形態では前記チタン酸ストロンチウム単結晶基板２１上に酸化チタン（ＴｉＯ₂）膜２２が密着層としてスパッタにより形成されており、その上に（１１１）配向の多結晶白金電極膜が、下部電極２３として形成される。

この場合、前記下部電極２３上に形成されたチタン酸バリウムストロンチウムよりなる誘電体膜２４は多結晶膜となる。前記誘電体膜２４もスパッタにより形成されている。

前記誘電体膜２４上には、上部電極２５を構成する白金電極膜が、スパッタにより形成されている。

前記基板２１，密着膜２２，下部電極２３，誘電体膜２４および上部電極２５は、前記恒温槽１６と同様な恒温槽２７中において、例えば液体窒素を使い、９５Ｋ以下、好ましくは８６Ｋ以下の温度に保持される。

さらに前記電圧源１５に対応して、図６の構成でも、幅がτでピーク電圧が−Ｖｐの駆動電圧パルスと、同じく幅がτでピーク電圧が＋Ｖｐの駆動電圧パルスを印加する電圧源２６が、前記下部電極２３と上部電極２５の間に接続されて設けられている。

図７（Ａ）は、前記図６の抵抗スイッチ素子２０のＩ−Ｖ特性を示す図である。

図７（Ａ）を参照するに、この場合にも８６ＫにおいてはＩ−Ｖ特性に明確なヒステリシスが出現し、先に図３および図４で説明した、電圧印加による誘電体膜２４中への電子のトンネリングを介した注入、および当初の第１の抵抗状態から、より高抵抗の第２の抵抗状態への遷移とこれに伴うリーク電流の低減、さらに電圧印加解除に伴う緩和過程と第１の抵抗状態の回復が、本実施形態においても同様に生じていることが示される。

また図７（Ａ）に示すように、室温（２９５Ｋ）においてはこのような抵抗状態の遷移は明瞭には観察されず、前記図２（Ａ）の場合と同様に、図７（Ａ）においても８６Ｋの温度で観察されたＩ−Ｖ特性のヒステリシスは、前記誘電体膜２４中における電子のトンネリングに起因して生じていると考えられる。

図７（Ｂ）は、前記図６の抵抗スイッチ素子２０に対して得られたＣ−Ｖ特性を示す、前記図２（Ｂ）と同様な図である。図７（Ｂ）中、曲線１，２は、それぞれ前記誘電体膜１３が低抵抗状態および高抵抗状態の場合で、かつ前記抵抗スイッチ素子２０を前記恒温槽２７中において８６Ｋの温度に保持した場合のＣ−Ｖ特性を示す。これに対し図中、曲線３，４は、それぞれ前記誘電体膜１３が低抵抗状態および高抵抗状態の場合で、かつ前記抵抗スイッチ素子２０を２９５Ｋの温度で保持した場合のＣ−Ｖ特性を示す。このＣ−Ｖ特性の測定では、前記抵抗スイッチ素子２０に、前記誘電体膜２４に低抵抗状態から高抵抗状態への状態変化を生じさせる±６Ｖの印加電圧よりも小さい、±５Ｖの印加電圧を印加している。

図７（Ｂ）を参照するに、抵抗スイッチ素子２０は、印加電圧０Ｖ近傍で、やや負電圧側あるいは正電圧側に寄った位置にＣ−Ｖ特性のピークを有する、先に図２（Ｂ）で説明したＣ−Ｖ特性よりも大きなＣ−Ｖ特性を示し、電圧制御キャパシタとして使うことも可能であることがわかる。

図７（Ａ）に見られるＩ−Ｖ特性のヒステリシスが多結晶誘電体膜２４について観察されたことは、図６の構成において、前記基板２１は（００１）配向したチタン酸ストロンチウム単結晶基板に限定されるものでないことを示している。

すなわち本実施形態において前記基板２１としては、上記の（００１）配向したチタン酸ストロンチウム単結晶基板以外にも、シリコン基板やＧｅ基板、ＳｉＧｅ基板、ＧａＡｓ基板、ＩｎＡｓ基板、ＩｎＰ基板やその他のＩＩＩ−Ｖ族化合物半導体基板などの単結晶および多結晶半導体基板を使うことが可能である。また前記基板２１としては、酸化物や窒化物、酸窒化物や高誘電体金属酸化物、ゼロゲルなどを単独で、あるいは多層構造あるいは混合物の形で組みあわせたものを使うことも可能である。

また本実施形態において前記誘電体膜２４は、上記の多結晶チタン酸バリウムストロンチウム膜に限定されるものではなく、ＰｂＴｉＯ₃膜など、他のペロブスカイト構造を有する多結晶膜を使うことも可能である。これらの材料は一般に３〜３．５ｅＶのバンドギャップを有している。

ペロブスカイト構造を有する膜は一般にＡＢＯ₃で表される構造式を有するが、前記誘電体膜２４としては、上記構造式のＢ席が、周期律表のＩＶＢ族の金属元素Ｔｉ，ＺｒあるいはＨｆ、あるいはＶＢ族の金属元素Ｖ，ＮｂあるいはＴａ、あるいはＶＩＢ族の金属元素Ｃｒ，ＭｏあるいはＷ、あるいはＶＩＩＢ族の金属元素ＭｎあるいはＲｅ、あるいはＩＢ族の金属元素Ｃｕ，ＡｇあるいはＡｕにより、占有されており、Ａ席が、電荷が１〜３の正の陽イオンで占有されているものを使うのが好ましい。

またこれらの誘電体膜２４は、先の図３（Ａ）〜図４（Ｄ）のメカニズムを参酌すると、深い準位の不純物でドープされていてもよいことがわかる。例えば前記誘電体膜２４がチタン酸バリウムストロンチウムである場合、ＭｎやＹによりドープされた場合でも、前記誘電体膜２４は注入電子を捕獲してＩ−Ｖ特性にヒステリシスを生じる。

さらに本実施形態において前記密着層２２は化学量論組成を有するＴｉＯ_２膜に限定されるものではなく、非化学量論組成を有するＴｉＯｘ膜や、白金（Ｐｔ），イリジウム（Ｉｒ），ジルコニウム（Ｚｒ），チタン（Ｔｉ），酸化イリジウム（ＩｒＯｘ）、酸化白金（ＰｔＯｘ），酸化ジルコニウム（ＺｒＯｘ），窒化チタン（ＴｉＮ），窒化チタンアルミニウム（ＴｉＡｌＮ），窒化タンタル（ＴａＮ），窒化タンタルシリコン（ＴａＳｉＮ）など、貴金属や貴金属合金、貴金属と卑金属の合金、導電性貴金属酸化物、絶縁性金属酸化物、絶縁性金属窒化物、導電性金属窒化物を、単独で、あるいは多層構造や混合物の形で組み合わせたものを使うことができる。また場合によっては、前記密着層２２は省略することも可能である。

さらに本実施形態において前記下部電極２３は、白金（Ｐｔ）やパラジウム（Ｐｄ）、イリジウム（Ｉｒ）やルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、酸化白金（ＰｔＯｘ）、酸化イリジウム（ＩｒＯｘ）、酸化ルテニウム（ＲｕＯｘ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）など、遷移金属や貴金属、貴金属の合金、貴金属と卑金属の合金、導電性貴金属酸化物を、単独で、あるいは多層構造や混合物の形で組み合わせたものを使うことができる。

さらに本実施形態では前記下部電極２３として、ドナーやアクセプタによりドープされたシリコン膜やＧｅ膜、ＳｉＧｅ混晶膜、さらにはＧａＡｓ膜，ＩｎＡｓ膜、ＩｎＰ膜など、ＩＩＩ−Ｖ族化合物半導体膜を使うことも可能である。

以上の説明において、「低抵抗状態」はリーク電流が大きく抵抗スイッチ素子２０では消費電力が大きいように思われるかも知れないが、前記「低抵抗状態」におけるリーク電流値はせいぜい１０^-7〜１０^-8Ａ程度であり、消費電力はわずかである。本実施形態では、前記抵抗スイッチ素子２０の状態変化により、このわずかな消費電力がさらに低減されるため、本実施形態は低消費電力の電子装置を構成するのに有利である。

［第３の実施形態］
図８は、第３の実施形態による抵抗スイッチメモリ素子４０の構成を示す図である。

図８を参照するに、抵抗スイッチメモリ素子４０はランダムアクセスメモリであり、前記図１の抵抗スイッチ素子１０あるいは図６の抵抗スイッチ素子２０を情報の記憶に使い、さらに前記抵抗スイッチ素子１０あるいは２０のリーク電流を検出する電流検出素子４１が、前記抵抗スイッチ素子１０の場合には下部電極１２と上部電極１４の間に、また前記抵抗スイッチ素子２０の場合には下部電極２３と上部電極２５との間に接続される。さらに前記電流検出素子４１の出力は、比較器４２において、前記図２（Ａ）あるいは図７（Ａ）のＩ−Ｖ特性曲線を基準Ｉ−Ｖカーブとして保持したデータベース４３の出力と比較され、前記抵抗スイッチ素子１０あるいは２０が、先に説明した高抵抗状態にあるか、低抵抗状態にあるかが判定される。以下の説明では、低抵抗状態が情報「１」を保持し、高抵抗状態が情報「０」を保持するものとする。前記抵抗スイッチ素子１０あるいは２０は、前記恒温槽１６あるいは２７に対応した恒温槽４４中において、９５Ｋ以下、好ましくは８６Ｋ以下の低温に、例えば液体窒素などを使って保持される。

さらに前記ランダムアクセスメモリ４０は、前記電圧源１５あるいは２６を制御して、前記抵抗スイッチ素子１０あるいは２０の状態を変化させる書込制御回路４５を有している。前記書込制御回路４５はまた、前記比較器４２の出力を供給されて情報のリフレッシュ動作を行う。

図９は、前記書込制御回路４５の動作を示すタイミングチャートである。以下の説明では、前記抵抗スイッチ素子１０を使うものとするが、抵抗スイッチ素子２０を使っても同じである。

以下の説明では、前記抵抗スイッチ素子１０は当初は低抵抗状態にあり、情報「１」を保持しているものとする。前記抵抗スイッチ素子１０あるいは２０には、所定間隔でリフレッシュタイミングが設定されている。

図９を参照するに、最初のリフレッシュタイミングまでの区間Ｔ１では前記電流検出素子４１が読み出しパルスＲＤ１を発生させ、測定されたリーク電流を前記データベース４３の基準ＩＶカーブと比較することにより、前記抵抗スイッチ素子１０が低抵抗状態にあり、情報「１」を保持していることが判明する。

次に、最初の区間Ｔ１のいずれかのタイミングにおいて前記書込制御回路４５に、次の区間Ｔ２において情報「０」を書き込む書込信号が供給される場合を考えると、前記書込制御回路４５からは、図９に示すように前記次の区間Ｔ２の始めに、前記書込信号に応じて−６Ｖの大きさの書込パルスが供給され、これにより前記抵抗スイッチ素子１０の状態が高抵抗状態へと遷移する。そこで前記区間Ｔ１に続く区間Ｔ２において読み出しパルスＲＤ２を供給することにより、前記抵抗スイッチ素子１０は高抵抗状態にあり、情報「０」を保持していることが判明する。

図９の例では、前記区間Ｔ２においては、次の区間Ｔ３のための書込信号は供給されず、保持された情報の書き換え、すなわち前記抵抗スイッチ素子１０の状態の高抵抗状態から低抵抗状態への遷移は、前記区間Ｔ３においてはなされないが、このような場合には、前記書込制御回路４５は次の区間Ｔ３の始めに前記比較器４２の出力を読み取って、前記抵抗スイッチ素子１０に、前記書込パルスと同じ、大きさが−６Ｖの電圧パルスを供給する。これにより、前記抵抗スイッチ素子１０では前記高抵抗状態および情報「０」がリフレッシュされる。そこで、前記区間Ｔ３において前記抵抗スイッチ素子１０に読み出しパルスＲＤ３を供給すると、前記抵抗スイッチ素子１０が、高抵抗状態にあり、情報「０」を維持していることが判明する。

さらに図９の例では、前記区間Ｔ３のいずれかのタイミングにおいて前記書込制御回路４５に、次の区間Ｔ４において情報「１」を書き込む書込信号が供給される。この場合には、前記書込制御回路４５は前記抵抗スイッチ素子１０への書込電圧パルスの供給を抑止し、これにより、前記抵抗スイッチ素子１０において誘電体膜１３に注入されていた電子は、先に図４（Ｄ）で説明したように緩和して電極１４に引き抜かれる。これにより前記抵抗スイッチ素子１０は、当初の低抵抗状態に戻り、保持されている情報も、これに対応して「１」に書き換えられる。

以上の説明において、「低抵抗状態」はリーク電流が大きくランダムアクセスメモリ４０では消費電力が大きいように思われるかも知れないが、前記「低抵抗状態」におけるリーク電流値はせいぜい１０^-7〜１０^-8Ａ程度であり、消費電力はわずかである。本実施形態では、前記抵抗スイッチ素子の状態変化により、このわずかな消費電力がさらに低減されるため、本実施形態は低消費電力のランダムアクセスメモリを構成するのに有利である。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極と前記上部電極との間に、セット電圧を印加することにより、前記誘電体膜の状態を第１の抵抗状態から、前記第１の抵抗状態より高抵抗の第２の抵抗状態に遷移させるセット電圧源と、
を含み、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成されることを特徴とする抵抗スイッチ素子。
（付記２）
前記抵抗スイッチ素子は、さらに前記下部電極、前記誘電体膜および前記上部電極の温度を９５Ｋ以下に保持する恒温槽を備えていることを特徴とする付記１記載の抵抗スイッチ素子。
（付記３）
前記恒温槽は、前記下部電極、前記誘電体膜および前記上部電極の温度を８６Ｋ以下に保持することを特徴とする付記２記載の抵抗スイッチ素子。
（付記４）
前記電圧源は、高周波パルス信号を発生することを特徴とする付記１〜３のうち、いずれか一項記載の抵抗スイッチ素子。
（付記５）
前記ペロブスカイト膜は単結晶膜または多結晶膜であることを特徴とする付記１〜４のうち、いずれか一項記載の抵抗スイッチ素子。
（付記６）
下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極と前記上部電極との間に駆動電圧を印加する駆動電圧源と、
を含み、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成され、
前記駆動電圧源は、書き込み時に前記下部電極と前記上部電極との間に、前記誘電体膜の抵抗状態を第１の抵抗状態から、前記第１の抵抗状態より高抵抗の第２の抵抗状態に遷移させる、大きさが所定電圧以上の書き込み電圧パルスと、前記誘電体膜の抵抗状態を変化させない、大きさが前記所定電圧未満の読み出し電圧パルスのいずれかを、前記駆動電圧として印加し、
さらに前記駆動電圧源は、前記誘電体膜が前記第２の抵抗状態にある場合、前記下部電極と前記上部電極との間に大きさが前記所定電圧以上の電圧パルスを、前記駆動電圧として所定間隔で印加し、前記誘電体膜の前記第２の抵抗状態をリフレッシュすることを特徴とする抵抗スイッチメモリ素子。
（付記７）
前記抵抗スイッチメモリ素子は、さらに前記下部電極、前記誘電体膜および前記上部電極の温度を９５Ｋ以下に保持する恒温槽を備えていることを特徴とする付記６記載の抵抗スイッチメモリ素子。
（付記８）
前記抵抗スイッチメモリ素子は、前記読み出し電圧パルスを印加した際の印加電圧対リーク電流特性を検出する検出回路と、前記誘電体膜が前記高電圧状態または低電圧状態にある場合における印加電圧対リーク電流特性である基準印加電圧対リーク電流特性を格納した基準特性保持部と、前記検出回路により検出された前記印加電圧対リーク電流特性を、前記基準特性保持部に保持されている基準印加電圧対リーク電流特性と比較することにより、前記誘電体膜の状態が前記第２の抵抗状態であるか前記第１の抵抗状態であるかを判定する判定回路をさらに含むことを特徴とする付記６または７記載の抵抗スイッチメモリ素子。

１０，２０抵抗スイッチ素子
１１，２１基板
１２，２３下部電極
１３，２４誘電体膜
１４，２５上部電極
１５，２６電圧源
１６，２７，４４恒温槽
４０抵抗スイッチメモリ素子
４１電流検出素子
４２比較器
４３データベース
４５書込制御回路

Claims

下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極、前記誘電体膜および前記上部電極の温度を９５Ｋ以下に保持する恒温槽と、
前記下部電極と前記上部電極との間に、セット電圧を印加することにより、前記誘電体膜の状態を第１の抵抗状態から、前記第１の抵抗状態より高抵抗の第２の抵抗状態に遷移させるセット電圧源と、
を含み、
前記誘電体膜には前記第１の抵抗状態においてトンネル電流が発生し、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成されることを特徴とする抵抗スイッチ素子。
前記ペロブスカイト膜は単結晶膜または多結晶膜であることを特徴とする請求項１記載の抵抗スイッチ素子。
下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極、前記誘電体膜および前記上部電極の温度を９５Ｋ以下に保持する恒温槽と、
前記下部電極と前記上部電極との間に駆動電圧を印加する駆動電圧源と、
を含み、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成され、
前記駆動電圧源は、書き込み時に前記下部電極と前記上部電極との間に、前記誘電体膜の抵抗状態を第１の抵抗状態から、前記第１の抵抗状態より高抵抗の第２の抵抗状態に遷移させる、大きさが所定電圧以上の書き込み電圧パルスと、前記誘電体膜の抵抗状態を変化させない、大きさが前記所定電圧未満の読み出し電圧パルスのいずれかを、前記駆動電圧として印加し、
前記誘電体膜には前記第１の抵抗状態においてトンネル電流が発生し、
さらに前記駆動電圧源は、前記誘電体膜が前記第２の抵抗状態にある場合、前記下部電極と前記上部電極との間に大きさが前記所定電圧以上の電圧パルスを、前記駆動電圧として所定間隔で印加し、前記誘電体膜の前記第２の抵抗状態をリフレッシュすることを特徴とする抵抗スイッチメモリ素子。
前記抵抗スイッチメモリ素子は、前記読み出し電圧パルスを印加した際の印加電圧対リーク電流特性を検出する検出回路と、前記誘電体膜が高電圧状態または低電圧状態にある場合における印加電圧対リーク電流特性である基準印加電圧対リーク電流特性を格納した基準特性保持部と、前記検出回路により検出された前記印加電圧対リーク電流特性を、前記基準特性保持部に保持されている基準印加電圧対リーク電流特性と比較することにより、前記誘電体膜の状態が前記第２の抵抗状態であるか前記第１の抵抗状態であるかを判定する判定回路をさらに含むことを特徴とする請求項３記載の抵抗スイッチメモリ素子。