JP5482021B2 - 抵抗スイッチ素子および抵抗スイッチメモリ素子 - Google Patents
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Description
図1は、第1の実施形態による抵抗スイッチ素子10の構成を示す。
図2(A)と同様な印加電圧−リーク電流特性におけるヒステリシスループは、前記誘電体膜13が多結晶膜である場合にも観察される。
図8は、第3の実施形態による抵抗スイッチメモリ素子40の構成を示す図である。
(付記1)
下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極と前記上部電極との間に、セット電圧を印加することにより、前記誘電体膜の状態を第1の抵抗状態から、前記第1の抵抗状態より高抵抗の第2の抵抗状態に遷移させるセット電圧源と、
を含み、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成されることを特徴とする抵抗スイッチ素子。
(付記2)
前記抵抗スイッチ素子は、さらに前記下部電極、前記誘電体膜および前記上部電極の温度を95K以下に保持する恒温槽を備えていることを特徴とする付記1記載の抵抗スイッチ素子。
(付記3)
前記恒温槽は、前記下部電極、前記誘電体膜および前記上部電極の温度を86K以下に保持することを特徴とする付記2記載の抵抗スイッチ素子。
(付記4)
前記電圧源は、高周波パルス信号を発生することを特徴とする付記1〜3のうち、いずれか一項記載の抵抗スイッチ素子。
(付記5)
前記ペロブスカイト膜は単結晶膜または多結晶膜であることを特徴とする付記1〜4のうち、いずれか一項記載の抵抗スイッチ素子。
(付記6)
下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極と前記上部電極との間に駆動電圧を印加する駆動電圧源と、
を含み、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成され、
前記駆動電圧源は、書き込み時に前記下部電極と前記上部電極との間に、前記誘電体膜の抵抗状態を第1の抵抗状態から、前記第1の抵抗状態より高抵抗の第2の抵抗状態に遷移させる、大きさが所定電圧以上の書き込み電圧パルスと、前記誘電体膜の抵抗状態を変化させない、大きさが前記所定電圧未満の読み出し電圧パルスのいずれかを、前記駆動電圧として印加し、
さらに前記駆動電圧源は、前記誘電体膜が前記第2の抵抗状態にある場合、前記下部電極と前記上部電極との間に大きさが前記所定電圧以上の電圧パルスを、前記駆動電圧として所定間隔で印加し、前記誘電体膜の前記第2の抵抗状態をリフレッシュすることを特徴とする抵抗スイッチメモリ素子。
(付記7)
前記抵抗スイッチメモリ素子は、さらに前記下部電極、前記誘電体膜および前記上部電極の温度を95K以下に保持する恒温槽を備えていることを特徴とする付記6記載の抵抗スイッチメモリ素子。
(付記8)
前記抵抗スイッチメモリ素子は、前記読み出し電圧パルスを印加した際の印加電圧対リーク電流特性を検出する検出回路と、前記誘電体膜が前記高電圧状態または低電圧状態にある場合における印加電圧対リーク電流特性である基準印加電圧対リーク電流特性を格納した基準特性保持部と、前記検出回路により検出された前記印加電圧対リーク電流特性を、前記基準特性保持部に保持されている基準印加電圧対リーク電流特性と比較することにより、前記誘電体膜の状態が前記第2の抵抗状態であるか前記第1の抵抗状態であるかを判定する判定回路をさらに含むことを特徴とする付記6または7記載の抵抗スイッチメモリ素子。
11,21 基板
12,23 下部電極
13,24 誘電体膜
14,25 上部電極
15,26 電圧源
16,27,44 恒温槽
40 抵抗スイッチメモリ素子
41 電流検出素子
42 比較器
43 データベース
45 書込制御回路
Claims (4)
- 下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極、前記誘電体膜および前記上部電極の温度を95K以下に保持する恒温槽と、
前記下部電極と前記上部電極との間に、セット電圧を印加することにより、前記誘電体膜の状態を第1の抵抗状態から、前記第1の抵抗状態より高抵抗の第2の抵抗状態に遷移させるセット電圧源と、
を含み、
前記誘電体膜には前記第1の抵抗状態においてトンネル電流が発生し、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成されることを特徴とする抵抗スイッチ素子。 - 前記ペロブスカイト膜は単結晶膜または多結晶膜であることを特徴とする請求項1記載の抵抗スイッチ素子。
- 下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極、前記誘電体膜および前記上部電極の温度を95K以下に保持する恒温槽と、
前記下部電極と前記上部電極との間に駆動電圧を印加する駆動電圧源と、
を含み、
前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成され、
前記駆動電圧源は、書き込み時に前記下部電極と前記上部電極との間に、前記誘電体膜の抵抗状態を第1の抵抗状態から、前記第1の抵抗状態より高抵抗の第2の抵抗状態に遷移させる、大きさが所定電圧以上の書き込み電圧パルスと、前記誘電体膜の抵抗状態を変化させない、大きさが前記所定電圧未満の読み出し電圧パルスのいずれかを、前記駆動電圧として印加し、
前記誘電体膜には前記第1の抵抗状態においてトンネル電流が発生し、
さらに前記駆動電圧源は、前記誘電体膜が前記第2の抵抗状態にある場合、前記下部電極と前記上部電極との間に大きさが前記所定電圧以上の電圧パルスを、前記駆動電圧として所定間隔で印加し、前記誘電体膜の前記第2の抵抗状態をリフレッシュすることを特徴とする抵抗スイッチメモリ素子。 - 前記抵抗スイッチメモリ素子は、前記読み出し電圧パルスを印加した際の印加電圧対リーク電流特性を検出する検出回路と、前記誘電体膜が高電圧状態または低電圧状態にある場合における印加電圧対リーク電流特性である基準印加電圧対リーク電流特性を格納した基準特性保持部と、前記検出回路により検出された前記印加電圧対リーク電流特性を、前記基準特性保持部に保持されている基準印加電圧対リーク電流特性と比較することにより、前記誘電体膜の状態が前記第2の抵抗状態であるか前記第1の抵抗状態であるかを判定する判定回路をさらに含むことを特徴とする請求項3記載の抵抗スイッチメモリ素子。
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