JP5360460B2 - 静電保護回路 - Google Patents

Description

本発明は、信号線路に印加されたサージ電圧を被保護回路から逸らせる静電保護回路に関する。

一般に、半導体集積回路（ＩＣ： Integrated Circuit）は、静電放電（ＥＳＤ：Electrostatic Discharge）によって生じるサージ電圧に弱く、サージ電圧によって破壊され易い。サージ電圧は、およそ２０００Ｖの静電気を蓄積可能な人間（ユーザ）が静電対策を行わずにＩＣを取り扱うことによって生じることが多い。

通常、サージ電圧からＩＣを保護するために、サージ電圧を被保護回路から逸らせる静電保護回路がＩＣ内に設けられている。例えば、ＩＣの信号線路と接地電位線路とをダイオードを介して接続することにより、信号線路にサージ電圧が印加されたときにダイオードがオンするので、サージ電圧を接地電位線路に逸らせることが可能である。また、ダイオードの代わりに、電界効果トランジスタ（ＦＥＴ）を信号線路と接地電位線路との間に挿入接続し、ＦＥＴをゲート制御型ドレインアバランシェブレイクダウンモードで制御することにより、サージ電圧を接地電位線路に逸らせることが可能である。

また、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを用いて、サージ
電圧を被保護回路から逸らせることも可能である。図１０は、ＭＯＳトランジスタを用いた静電保護回路の回路構成の一例を表したものである。図１０に例示した静電保護回路１００は、ｎ型ＭＯＳトランジスタ１１０と、ｐ型ＭＯＳトランジスタ１２０とを備えたものである。ｎ型ＭＯＳトランジスタ１１０は、ゲート、ソース、ドレインおよびｐ型半導体基板を有しており、ｎ型ＭＯＳトランジスタ１１０のゲート、ソースおよびｐ型半導体基板がそれぞれ接地線路Ｌ_３に接続され、ｎ型ＭＯＳトランジスタ１１０のドレインが信号線路Ｌ_１に接続されている。また、ｐ型ＭＯＳトランジスタ１２０は、ゲート、ソース、ドレインおよびｎ型半導体基板を有しており、ｐ型ＭＯＳトランジスタ１２０のゲート、ソースおよびｎ型半導体基板がそれぞれ電源線路Ｌ_２に接続され、ｐ型ＭＯＳトランジスタ１２０のドレインが信号線路Ｌ_１に接続されている。これにより、この静電保護回路１００では、信号線路に信号電圧が印加されたときには動作せず、信号線路にサージ電圧が印加されたときには、サージ電圧の大きさに応じて、ｐ型ＭＯＳトランジスタ１２０がオンしたり、ｎ型ＭＯＳトランジスタ１１０がブレイクダウンすることにより、サージ電圧を被保護回路から逸らせることが可能である（特許文献１参照）。

特開２００３−１３３４３４号公報

ところで、上記した静電保護回路１００に対して高耐圧駆動用のＭＯＳトランジスタを用いる場合がある。この高耐圧駆動用のＭＯＳトランジスタでは、高電圧に耐え得るようにするためにブレイクダウン電圧Ｖｂ（図１１参照）が高く設定されている。そのため、静電保護回路１００に対して高耐圧駆動用のＭＯＳトランジスタを用いた場合に、信号線路に信号電圧が印加されると、スナップバックした瞬間（図１１中の破線で囲まれた領域）に、少ない電流でも発熱量が多いため許容温度を超えてしまい、静電保護回路１００のＭＯＳトランジスタ自体が破壊されてしまうという問題があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、サージ電圧によって自身が破壊されるのを防止した静電保護回路およびそれを備えた半導体装置を提供することにある。

本発明の第１の静電保護回路は、以下の（Ａ）〜（Ｋ）の各構成要素を備えたものである。本発明の半導体装置は、半導体基板上に、以下の（Ａ）〜（Ｋ）の各構成要素を有する第１の静電保護回路を備えたものである。
（Ａ）第１導電型の不純物を含む第１不純物領域
（Ｂ）第１不純物領域の表面に形成されると共に、第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域
（Ｃ）第２不純物領域の表面に形成されると共に、信号線路に電気的に接続された第１電極
（Ｄ）第１不純物領域の表面に形成されると共に、第１導電型とは異なる第２導電型の不純物を含む第３不純物領域
（Ｅ）第３不純物領域の表面に形成されると共に、第３不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第４不純物領域
（Ｆ）第４不純物領域の表面に形成されると共に、信号線路に電気的に接続された第２電極
（Ｇ）第１不純物領域の表面のうち第３不純物領域の隣接領域に形成されると共に、第２導電型の不純物を含む第５不純物領域
（Ｈ）第５不純物領域の表面に形成されると共に、第１導電型の不純物を含む第６不純物領域
（Ｉ）第６不純物領域の表面に形成されると共に、参照電位線路に電気的に接続される第３電極
（Ｊ）少なくとも第１不純物領域の表面のうち第３不純物領域と第５不純物領域との間に形成されたゲート絶縁膜
（Ｋ）ゲート絶縁膜の表面に形成されると共に、信号線路にサージ電圧が印加されたときに参照電位線路に電気的に接続される第４電極

本発明の第１の静電保護回路および半導体装置では、第１不純物領域、第５不純物領域および第６不純物領域によってバイポーラトランジスタが形成され、第１不純物領域、第３不純物領域、第５不純物領域、ゲート絶縁膜および第４電極によってＭＯＳトランジスタが形成される。ここで、第５不純物領域はバイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとを兼ねていることから、バイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとが互いに電気的に接続されていると言える。これにより、信号線路にサージ電圧が印加され、サージ電圧が第１不純物領域および第３不純物領域に伝わり、第１不純物領域および第３不純物領域がサージ電圧となった場合に、第３電極および第４電極が参照電位線路に電気的に接続されているときには、第１不純物領域のうち第４電極直下の部分にチャネルが形成され、第３不純物領域のサージ電圧がチャネルを介して第５不純物領域に伝わる。このようにして、第５不純物領域にサージ電圧が伝わると、第５不純物領域と、参照電位線路に電気的に接続されている第６不純物領域との間が順方向バイアスされ、また、第１不純物領域がサージ電圧となっているので、バイポーラトランジスタがバイポーラ動作を開始し、サージ電圧が第１不純物領域から第５不純物領域を通って第６不純物領域へ放電される。

本発明の第２の静電保護回路は、半導体基板と、バイポーラトランジスタと、ＭＯＳトランジスタとを備えたものである。ここで、バイポーラトランジスタは、電気的に浮遊しているベースと、信号線路に電気的に接続されたコレクタと、参照電位線路に電気的に接続されるエミッタとを有している。一方、ＭＯＳトランジスタは、信号線路にサージ電圧が印加されたときに参照電位線路に電気的に接続されるゲートと、一方が信号線路に電気的に接続され、他方がベースに電気的に接続されたソースおよびドレインとを有している。半導体基板の表面に、バイポーラトランジスタが形成されている。半導体基板の表面で、かつバイポーラトランジスタのコレクタ領域内に、ＭＯＳトランジスタのチャネル領域とソースとドレインとが形成されている。

本発明の第２の静電保護回路では、バイポーラトランジスタのベースとＭＯＳトランジスタのソースまたはドレインとが互いに電気的に接続されている。これにより、信号線路にサージ電圧が印加され、サージ電圧がコレクタと、信号線路に電気的に接続されたソースまたはドレインに伝わり、コレクタおよびソースがサージ電圧となった場合に、エミッタが参照電位線路に電気的に接続されているときには、ＭＯＳトランジスタにチャネルが形成され、信号線路に電気的に接続されたソースまたはドレインのサージ電圧がチャネルを介してベースに伝わる。このようにして、ベースにサージ電圧が伝わると、ベースと、参照電位線路に電気的に接続されているエミッタとの間が順方向バイアスされ、また、コレクタがサージ電圧となっているので、バイポーラトランジスタがバイポーラ動作を開始し、サージ電圧がコレクタからベースを通ってエミッタへ放電される。

本発明の第１の静電保護回路および半導体装置によれば、第５不純物領域がバイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとを兼ねるようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタのスレッショルド電圧で制御することができる。これにより、低電圧で静電保護動作を開始することができるので、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。

本発明の第２の静電保護回路によれば、バイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとを互いに電気的に接続するようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタのスレッショルド電圧で制御することができる。これにより、低電圧で静電保護動作を開始することができるので、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る静電保護回路１の断面構成および接続関係を表したものである。本実施の形態の静電保護回路１は、半導体装置において、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路Ｌ_１と接地線路Ｌ_３（参照電位線路）との間に挿入接続されている。

この静電保護回路１は、図１に示したように、半導体基板１０上に、１つのバイポーラトランジスタ２０と、２つのＭＯＳトランジスタ３０と、制御回路４０とを備えている。

半導体基板１０は、例えば、ｐ型不純物を含むシリコン基板である。

バイポーラトランジスタ２０は、半導体基板１０の表面に深く形成されたコレクタ領域２１と、このコレクタ領域２１の表面の一部に形成されたベース領域２２と、このベース領域２２の表面の一部に形成されたエミッタ領域２３とを有している。

コレクタ領域２１は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を含んで構成されている。ベース領域２２は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されている。また、エミッタ領域２３は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を、コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されている。

コレクタ領域２１の表面には、第１コレクタ電位取出領域２４が２カ所に形成されている。この第１コレクタ電位取出領域２４は、コレクタ領域２１と同一の導電型の不純物を、コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されており、コレクタ領域２１と電気的に接続されている。また、各第１コレクタ電位取出領域２４の表面には、第２コレクタ電位取出領域２５が形成されている。この第２コレクタ電位取出領域２５は、第１コレクタ電位取出領域２４と同一の導電型の不純物を、第１コレクタ電位取出領域２４の不純物濃度よりも高濃度に含んで構成されており、第１コレクタ電位取出領域２４と電気的に接続されている。各第２コレクタ電位取出領域２５の表面には、ビア２６を介してコレクタ電極２７が形成されている。これらビア２６およびコレクタ電極２７は、例えば、アルミニウム（Ａｌ）などの金属からなり、第２コレクタ電位取出領域２５と電気的に接続されている。従って、コレクタ電極２７は、ビア２６、第２コレクタ電位取出領域２５および第１コレクタ電位取出領域２４を介してコレクタ領域２１と電気的に接続されている。また、コレクタ電極２７は、信号線路Ｌ_１とも電気的に接続されている。

また、エミッタ領域２３の表面には、ビア２６を介してエミッタ電極２８が形成されている。エミッタ電極２８は、例えば、アルミニウム（Ａｌ）などの金属からなり、ビア２６を介してエミッタ領域２３と電気的に接続されている。また、エミッタ電極２８は、常時、接地線路Ｌ_３とも電気的に接続されている。

２つのＭＯＳトランジスタ３０は、コレクタ領域２１の表面のうちバイポーラトランジスタ２０の隣接領域に形成されている。各ＭＯＳトランジスタ３０は、コレクタ領域２１の表面に形成されたソース領域３１およびドレイン領域と、少なくともコレクタ領域２１の表面のうちソース領域３１とドレイン領域との間に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたゲート電極３３とを有している。なお、図１には、ゲート絶縁膜３２が、ソース領域３１の表面の一部と、ドレイン領域の表面の一部と、コレクタ領域２１の表面のうちソース領域３１とドレイン領域との間の領域とに渡って形成されている場合が例示されている。

ソース領域３１は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されている。ドレイン領域は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されており、バイポーラトランジスタ２０のベース領域２２と電気的に接続されているか、またはバイポーラトランジスタ２０のベース領域２２と一体に（または兼用して）形成されている。このドレイン領域（ベース領域２２）は、導電性の異なる領域（コレクタ領域２１、エミッタ領域２３）と、後述の絶縁層５２とにより囲まれており、他の部位と電気的に接続されておらず、電気的に浮遊している。ゲート絶縁膜３２は、例えば、シリコン酸化物（ＳｉＯ_２）からなる。ゲート電極３３は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含むポリシリコン層と、シリサイド層とをゲート絶縁膜３２側から順に積層した２層構造となっている。

各ソース領域３１の表面の一部には、ソース電位取出領域３４が形成されている。このソース電位取出領域３４は、ソース領域３１と同一の導電型の不純物を、ソース領域３１の不純物濃度よりも高濃度に含んで構成されており、ソース領域３１と電気的に接続されている。また、各ソース電位取出領域３４の表面には、ビア２６を介してソース電極３５が形成されている。ソース電極３５は、例えば、アルミニウム（Ａｌ）などの金属からなり、ソース電位取出領域３４と電気的に接続されている。従って、ソース電極３５は、ビア２６およびソース電位取出領域３４を介してソース領域３１と電気的に接続されている。また、ソース電極３５は、信号線路Ｌ_１とも電気的に接続されている。

また、ソース電位取出領域３４と、第２コレクタ電位取出領域２５との間には、これらを分離する素子分離層５０が設けられている。また、１つのバイポーラトランジスタ２０および２つのＭＯＳトランジスタ３０と、半導体基板１０上に形成された他の素子との間には、これらを分離する素子分離層５１が設けられている。さらに、半導体基板１０の表面のうちビア２６の形成されていない部分（具体的には、コレクタ領域２１、ベース領域２２、エミッタ領域２３、第２コレクタ電位取出領域２５、ソース領域３１およびソース電位取出領域３４のうち半導体基板１０の表面上に露出している部分）の上に、絶縁層５２が形成されている。

ここで、素子分離層５０は、例えば、ＳＴＩ（Shallow Trench Isolation）構造や、ＬＯＣＯＳ(Local Oxidation of Silicon)構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。素子分離層５１は、下部分離層５１Ａと、上部分離層５１Ｂとを有している。下部分離層５１Ａは、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含んで構成されている。上部分離層５１Ｂは、例えば、ＳＴＩ構造や、ＬＯＣＯＳ構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。絶縁層５２は、例えば、シリコン酸化物（ＳｉＯ_２）からなる。

制御回路４０は、信号線路Ｌ_１にサージ電圧が印加されたときにゲート電極３３と接地線路Ｌ_３とを互いに電気的に接続し、信号線路Ｌ_１に信号電圧が印加されたときにゲート電極３３と接地線路Ｌ_３とを互いに電気的に接続するためのものである。この制御回路４０は、例えば、図２に示したように、２つのｐ型ＭＯＳトランジスタＴｒ１，Ｔｒ２と、２つのｎ型ＭＯＳトランジスタＴｒ３，Ｔｒ４と、抵抗素子Ｒと、容量素子Ｃとを備えている。

ｐ型ＭＯＳトランジスタＴｒ１，Ｔｒ２はそれぞれ、ゲート、ソース、ドレインおよび半導体基板上に形成されたｎ型ウェル（図示せず）を有しており、ｎ型ＭＯＳトランジスタＴｒ３，Ｔｒ４はそれぞれ、ゲート、ソース、ドレインおよび半導体基板上に形成されたｐ型ウェル（図示せず）を有している。

ｐ型ＭＯＳトランジスタＴｒ１において、ソースおよびｎ型ウェルがそれぞれコレクタ電極２７およびソース電極３５に接続され、ゲートがｎ型ＭＯＳトランジスタＴｒ３のゲートに接続され、ドレインがｎ型ＭＯＳトランジスタＴｒ３のドレインに接続されている。ｎ型ＭＯＳトランジスタＴｒ３において、ソースおよびｐ型ウェルがそれぞれエミッタ電極２８に接続され、ゲートが上記したようにｐ型ＭＯＳトランジスタＴｒ１のゲートに接続され、ドレインが上記したようにｐ型ＭＯＳトランジスタＴｒ１のドレインに接続されている。また、ｐ型ＭＯＳトランジスタＴｒ１のゲートおよびｎ型ＭＯＳトランジスタＴｒ３のゲートの接続点Ｐ１が、抵抗素子Ｒおよび容量素子Ｃを互いに直列に接続した接続点Ｐ０に接続されている。

また、ｐ型ＭＯＳトランジスタＴｒ２において、ソースおよびｎ型ウェルがそれぞれコレクタ電極２７およびソース電極３５に接続され、ゲートがｎ型ＭＯＳトランジスタＴｒ４のゲートに接続され、ドレインがｎ型ＭＯＳトランジスタＴｒ４のドレインに接続されている。ｎ型ＭＯＳトランジスタＴｒ４において、ソースおよびｐ型ウェルがそれぞれエミッタ電極２８に接続され、ゲートが上記したようにｐ型ＭＯＳトランジスタＴｒ２のゲートに接続され、ドレインが上記したようにｐ型ＭＯＳトランジスタＴｒ２のドレインに接続されている。また、ｐ型ＭＯＳトランジスタＴｒ２のゲートおよびｎ型ＭＯＳトランジスタＴｒ４のゲートの接続点Ｐ３が、ｐ型ＭＯＳトランジスタＴｒ１のドレインおよびｎ型ＭＯＳトランジスタＴｒ３のドレインの接続点Ｐ２に接続されている。さらに、ｐ型ＭＯＳトランジスタＴｒ２のドレインおよびｎ型ＭＯＳトランジスタＴｒ４のドレインの接続点Ｐ４がゲート電極３３に接続されている。

さらに、抵抗素子Ｒの一端がコレクタ電極２７およびソース電極３５に接続され、抵抗素子Ｒの他端が上記接続点Ｐ０に接続されている。また、容量素子Ｃの一端が上記接続点Ｐ０に接続され、容量素子Ｃの他端がエミッタ電極２８に接続されている。

ところで、本実施の形態の静電保護回路１において、図１に例示した１つのバイポーラトランジスタ２０および２つのＭＯＳトランジスタ３０は、例えば、図３に示したような等価回路によって表現することが可能である。この等価回路において、３０Ａは、ＭＯＳトランジスタ３０のソース領域３１、コレクタ領域２１のうちゲート電極３３直下の部分（いわゆるチャネルボディ）およびドレイン領域（ベース領域２２）により構成されるバイポーラトランジスタを表したものである。

この等価回路からもわかるように、本実施の形態では、バイポーラトランジスタ２０のベース領域２２と、ＭＯＳトランジスタ３０のドレイン領域とが互いに電気的に接続されており、さらに、ドレイン領域（ベース領域２２）が電気的に浮遊している。

これにより、図４に示したように信号線路Ｌ_１にサージ電圧Ｖ_１が印加されると、サージ電圧Ｖ_１がコレクタ領域２１およびソース領域３１に伝わり、コレクタ領域２１およびソース領域３１がサージ電圧Ｖ_１となる。このとき、制御回路４０では、容量素子Ｃがチャージされる前に、立ち上がりの早いサージ電圧Ｖ_１が入力されるので、ｐ型ＭＯＳトランジスタＴｒ１のゲート電位がＬｏｗ（ロー）となり、ＭＯＳトランジスタＴｒ１がオンする。また、ｎ型ＭＯＳトランジスタＴｒ３はオフとなっているので、ｎ型ＭＯＳトランジスタＴｒ３の出力はＨｉｇｈ（ハイ）となる。これにより、ｐ型ＭＯＳトランジスタＴｒ２はオフ、ｎ型ＭＯＳトランジスタＴｒ４はオンとなるので、ｎ型ＭＯＳトランジスタＴｒ４の出力はＬｏｗ（ロー）となる。その結果、ＭＯＳトランジスタ３０のゲート電極３３がｎ型ＭＯＳトランジスタＴｒ４を介して接地線路Ｌ_３に電気的に接続される。また、エミッタ電極２８も接地線路Ｌ_３に電気的に接続されているので、コレクタ領域２１のうちゲート電極３３直下の部分（チャネルボディ）にチャネルが形成され、ソース領域３１のサージ電圧Ｖ_１がチャネルを介してベース領域２２に伝わる。このようにして、ベース領域２２にサージ電圧Ｖ_１が伝わると、ベース領域２２と、接地線路Ｌ_３に電気的に接続されているエミッタ領域２３との間が順方向バイアスされ、また、コレクタ領域２１がサージ電圧Ｖ_１となっているので、バイポーラトランジスタ２０がバイポーラ動作を開始し、サージ電圧Ｖ_１がコレクタ領域２１からベース領域２２、エミッタ領域２３およびエミッタ電極２８を通って接地線路Ｌ_３へ放電される。従って、サージ電圧Ｖ_１は信号線路Ｌ_１を伝播せず、静電保護回路１を介して接地線路Ｌ_３へ逸らされる。

一方、図５に示したように信号線路Ｌ_１に信号電圧Ｖ_０が印加されると、制御回路４０では、容量素子Ｃがチャージされ、ｐ型ＭＯＳトランジスタＴｒ１のゲート電位がＨｉｇｈ（ハイ）となり、ＭＯＳトランジスタＴｒ１がオフする。また、ｎ型ＭＯＳトランジスタＴｒ３がオンするので、ｎ型ＭＯＳトランジスタＴｒ３の出力はＬｏｗ（ロー）となる。これにより、ｐ型ＭＯＳトランジスタＴｒ２はオン、ｎ型ＭＯＳトランジスタＴｒ４はオフとなるので、ｎ型ＭＯＳトランジスタＴｒ４の出力はＨｉｇｈ（ハイ）となる。その結果、ＭＯＳトランジスタ３０のゲート電極３３は接地線路Ｌ_３に電気的に接続されることなく、電気的に浮遊するので、静電保護回路１は動作せず、信号電圧Ｖ_０が信号線路Ｌ_１を伝播していき、信号線路Ｌ_１に接続された集積回路（図示せず）が動作する。

このように、本実施の形態では、ベース領域２２がバイポーラトランジスタ２０のベースとＭＯＳトランジスタ３０のドレインとを兼ねるようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタ３０のスレッショルド電圧で制御することができる。これにより、図６に示したように、信号線路Ｌ_１および接地線路Ｌ_３間の電圧Ｖｄが低電圧（例えば０．３Ｖ）であっても静電保護動作を開始することができるので、サージ電圧Ｖ_１によって静電保護回路１そのものが破壊されるのを防止することができる。

また、静電保護動作時における内部インピーダンスが非常に小さいので、高電圧の静電気が印加された場合であっても、電圧Ｖｄを１０Ｖ程度に低く抑えることができ、低消費電力を実現することができる。これにより、静電保護素子１の発熱を低く抑えることができるので、静電保護耐性が大幅に向上する。また、図６に示したように、６．５Ａ程度の高電流まで耐性を維持することが可能であることから、例えば、人体帯電モデルにおいて１０４００Ｖ程度、マシンモデルにおいて５２０Ｖ程度の高電圧が印加された場合であっても、耐性を維持することが可能であり、静電保護耐性が極めて優れている。

［第２の実施の形態］
図７は、本発明の第２の実施の形態に係る静電保護回路２の断面構成および接続関係を表したものである。本実施の形態の静電保護回路２は、上記実施の形態の静電保護回路１と同様、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路Ｌ_１と接地線路Ｌ_３（参照電位線路）との間に挿入接続されている。

この静電保護回路２は、図７に示したように、上記実施の形態のベース領域２２およびソース領域３１に、ピラー構造６０を備えている点で、上記実施の形態の静電保護回路１の構成と主に相違する。また、この静電保護回路２は、第１コレクタ電位取出領域２４の表面に第２コレクタ電位取出領域２５を備えておらず、第１コレクタ電位取出領域２４に隣接してソース電位取出領域２９を備えている点で、第１コレクタ電位取出領域２４の表面に第２コレクタ電位取出領域２５を備え、かつソース電位取出領域２９を備えていない上記実施の形態の静電保護回路１の構成と主に相違する。そこで、以下では、上記実施の形態との相違点について主に説明し、上記実施の形態との共通点については適宜省略するものとする。

この静電保護回路２は、図７に示したように、２つのバイポーラトランジスタ２０と、２つのＭＯＳトランジスタ３０と、３つのピラー構造６０とを備えている。

２つのバイポーラトランジスタ２０は、２つのＭＯＳトランジスタ３０の間に形成されている。一方のＭＯＳトランジスタ３０のドレイン領域が、一方のバイポーラトランジスタ２０のベース領域２２と電気的に接続されているか、またはそのベース領域２２と一体に（または兼用して）形成されている。また、他方のＭＯＳトランジスタ３０のドレイン領域が、他方のバイポーラトランジスタ２０のベース領域２２と電気的に接続されているか、またはそのベース領域２２と一体に（または兼用して）形成されている。

３つのピラー構造６０は、２つのバイポーラトランジスタ２０の間と、一方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間と、他方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間とに、１つずつ形成されている。各ピラー構造６０は、例えば、ＤＴＩ（Deep Trench Isolation）構造を有しており、半導体基板１０の最表面からコレクタ領域２１の底面近傍にまで達する柱形状となっている。また、各ピラー構造６０は、例えば、各ピラー構造６０の中心からコレクタ領域２１に向かって複数の層が積層された積層構造となっている。この積層構造は、例えば、その中心に設けられた柱状のピラー層６０Ａと、このピラー層６０Ａの側面および底面を覆うピラー層６０Ｂと、このピラー層６０Ｂの側面および底面を覆うピラー層６０Ｃとにより構成されている。

３つのピラー構造６０のうち２つのバイポーラトランジスタ２０の間に設けられているピラー構造６０において、ピラー層６０Ａは、ピラー層６０Ｂと、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）とによって囲まれている。これにより、ピラー層６０Ａは、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ベース領域２２と空間分離されている。また、ピラー層６０Ｃは、ピラー層６０Ｂとコレクタ領域２１との間に形成されており、互いに隣り合う２つのベース領域２２と接している。

ここで、ピラー層６０Ａは、例えば、半導体基板１０の導電型と同一の導電型の不純物を含むポリシリコンを含んで構成されている。ピラー層６０Ｂは、例えば、シリコン酸化物（ＳｉＯ_２）からなり、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）と共に、ピラー層６０Ａを、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ベース領域２２と絶縁分離している。ピラー層６０Ｃは、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含んで構成されており、互いに隣り合う２つのベース領域２２と電気的に接続されている。これにより、ピラー層６０Ｃは、コレクタ電極２７に高電圧が印加された場合に、コレクタ領域２１およびピラー層６０Ｃを完全に空乏化させ、ベース領域２２直下の電界を均一にすることにより耐圧を大きくする役割を有している。

また、３つの素子分離層５０のうち一方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間と、他方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間とに設けられている２つのピラー構造６０において、ピラー層６０Ａは、ピラー層６０Ｂと、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）とによって囲まれている。これにより、ピラー層６０Ａは、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ソース領域３１、ソース電位取出領域２９（後述）と空間分離されている。また、ピラー層６０Ｃは、ピラー層６０Ｂとコレクタ領域２１との間に形成されており、ピラー構造６０を介して互いに隣り合うソース領域３１およびソース電位取出領域２９と接している。

ここで、ピラー層６０Ａは、例えば、半導体基板１０の導電型と同一の導電型の不純物を含むポリシリコンを含んで構成されている。ピラー層６０Ｂは、例えば、シリコン酸化物（ＳｉＯ_２）からなり、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）と共に、ピラー層６０Ａを、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ソース領域３１、ソース電位取出領域２９と絶縁分離している。ピラー層６０Ｃは、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含んで構成されており、ピラー構造６０を介して互いに隣り合うソース領域３１およびソース電位取出領域２９と電気的に接続されている。これにより、ピラー層６０Ｃは、コレクタ電極２７に高電圧が印加された場合に、コレクタ領域２１およびピラー層６０Ｃを完全に空乏化させ、ソース領域３１直下の電界を均一にすることにより耐圧を大きくする役割を有している。

なお、ピラー構造６０としてピラー層６０Ａ，６０Ｂ，６０Ｃを設けたのは、高耐圧化に寄与するピラー層６０Ｃを形成するために、製造コストの低減の観点から以下の工程を用いたためである。すなわち、まず、コレクタ領域２１の所定の領域にディープトレンチ（図示せず）を３つ形成したのち、各ディープトレンチ内に薄いピラー層６０Ｂを形成する。次に、斜めインプラおよび拡散によりピラー層６０Ｂ直下にピラー層６０Ｃを形成し、ピラー層６０Ｂ上にピラー層６０Ａを形成してディープトレンチを埋め込む。このようにして、ピラー構造６０を形成することができる。

もっとも、製造コストを考慮しない場合には、コレクタ領域２１の所定の領域にディープトレンチ（図示せず）を３つ形成したのち、各ディープトレンチ内に、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含む半導体層（ピラー層）を再成長させてディープトレンチを埋め込むことにより、高耐圧に貢献するピラー構造６０を形成することも可能である。

ソース電位取出領域２９は、第１コレクタ電位取出領域２４と共に、半導体基板１０の最表面に設けられており、ソース電位取出領域２９および第１コレクタ電位取出領域２４の表面には、ビア２６を介してコレクタ電極２７が形成されている。ソース電位取出領域２９は、ピラー層６０Ｃと同一の導電型の不純物を、ピラー構造６０の不純物濃度よりも高濃度に含んで構成されている。これにより、ビア２６およびコレクタ電極２７は、第１コレクタ電位取出領域２４およびソース電位取出領域２９と電気的に接続されている。さらに、ソース電位取出領域２９は、後述するように、ソース領域３１と接するピラー層６０Ｃと接しており、ピラー層６０Ｃを介してソース領域３１と電気的に接続されている。従って、コレクタ電極２７は、ビア２６および第１コレクタ電位取出領域２４を介してコレクタ領域２１と電気的に接続されており、かつ、ビア２６、ソース電位取出領域２９およびピラー層６０Ｃを介してソース領域３１とも電気的に接続されている。さらに、コレクタ電極２７は、信号線路Ｌ_１とも電気的に接続されている。

ところで、本実施の形態の静電保護回路２において、図７に例示した２つのバイポーラトランジスタ２０および２つのＭＯＳトランジスタ３０は、上記実施の形態と同様、例えば、図３に示したような等価回路によって表現することが可能である。従って、本実施の形態においても、バイポーラトランジスタ２０のベース領域２２と、ＭＯＳトランジスタ３０のドレイン領域とが互いに電気的に接続されており、さらに、ドレイン領域（ベース領域２２）が電気的に浮遊している。

これにより、図４に示したように信号線路Ｌ_１にサージ電圧Ｖ_１が印加された場合には、上記実施の形態と同様、そのサージ電圧Ｖ_１は信号線路Ｌ_１を伝播せず、静電保護回路２を介して接地線路Ｌ_３へ逸らされる。一方、図５に示したように信号線路Ｌ_１に信号電圧Ｖ_０が印加された場合には、上記実施の形態と同様、静電保護回路２は動作せず、信号電圧Ｖ_０が信号線路Ｌ_１を伝播していき、信号線路Ｌ_１に接続された集積回路（図示せず）が動作する。

このように、本実施の形態では、ベース領域２２がバイポーラトランジスタ２０のベースとＭＯＳトランジスタ３０のドレインとを兼ねるようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタ３０のスレッショルド電圧で制御することができる。これにより、図６に示したように、信号線路Ｌ_１および接地線路Ｌ_３間の電圧Ｖｄが低電圧（例えば０．３Ｖ）であっても静電保護動作を開始することができるので、サージ電圧Ｖ_１によって静電保護回路２そのものが破壊されるのを防止することができる。

また、静電保護動作時における内部インピーダンスが非常に小さいので、高電圧の静電気が印加された場合であっても、電圧Ｖｄを１０Ｖ程度に低く抑えることができ、低消費電力を実現することができる。これにより、静電保護素子２の発熱を低く抑えることができるので、静電保護耐性が大幅に向上する。また、図６に示したように、６．５Ａ程度の高電流まで耐性を維持することが可能であることから、例えば、人体帯電モデルにおいて１０４００Ｖ程度、マシンモデルにおいて５２０Ｖ程度の高電圧が印加された場合であっても、耐性を維持することが可能であり、静電保護耐性が極めて優れている。

以上、２つの実施の形態を挙げて本発明の静電保護回路について説明したが、本発明は上記各実施の形態に限定されるものではなく、本発明の静電保護回路の構成は、上記各実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。

例えば、上記各実施の形態では、ＭＯＳトランジスタ３０のドレイン領域（バイポーラトランジスタ２０のベース領域２２）が電気的に浮遊していていたが、例えば、ベース領域２２の表面の一部に、ベース領域２２と電気的に接続されたベース電極（図示せず）を設け、このベース電極と、接地線路Ｌ_３との間に高抵抗素子Ｒ１を挿入接続してもよい。これにより、例えば、図８に示したように、ＭＯＳトランジスタ３０のドレイン領域（バイポーラトランジスタ２０のベース領域２２）と、接地線路Ｌ_３とが高抵抗素子Ｒ１を介して電気的に接続されるので、電気的に浮遊した状態を損なうことなく、ノイズによる誤動作を防止することができる。すなわち、上記各実施の形態の構造では、サージ電圧Ｖ_１が印加された際に、ソース領域３１のサージ電圧Ｖ_１がチャネルを介して浮遊状態にあるベース領域２２に伝わることで効果を発揮するので、ベース領域２２を電気的に浮遊した状態にする必要があるが、ノイズによる誤動作を引き起こす可能性が考えられる。しかし、本変形例のように、高抵抗素子Ｒ１を挿入接続した場合には、ノイズが発生した場合でも、ノイズを、高抵抗素子Ｒ１を介して接地線路Ｌ_３へ逃すことができ、ベース領域２２の電位を安定化できるので、ノイズによる誤動作を防止することができる。

また、上記各実施の形態では、エミッタ電極２８を直接に接地線路Ｌ_３に接続していたが、例えば、図９に示したように、エミッタ電極２８と接地線路Ｌ_３との間に、制御回路４０内のｐ型ＭＯＳトランジスタＴｒ４を挿入するようにしてもよい。このようにした場合には、制御回路４０によって、エミッタ電極２８およびゲート電極３３は、信号線路Ｌ_１にサージ電圧Ｖ_１が印加されたときにｐ型ＭＯＳトランジスタＴｒ４を介して接地線路Ｌ_３と接続され、信号線路Ｌ_１に信号電圧Ｖ_０が印加されたときにｐ型ＭＯＳトランジスタＴｒ２を介して信号線路Ｌ_１と接続されることになる。

また、上記各実施の形態では、半導体基板１０がｐ型不純物を含むシリコン基板である場合を例示して説明したが、ｎ型不純物を含むシリコン基板であってもよい。ただし、この場合には、他の構成要素において例示した導電型がｐ型となっている場合には、ｎ型と読み替え、ｎ型となっている場合には、ｐ型と読み替えるものとする。

また、上記各実施の形態では、ＭＯＳトランジスタ３０が２つ設けられていたが、１つだけ設けられていてもよいし、３つ以上設けられていてもよい。また、上記第１実施の形態では、バイポーラトランジスタ２０が１つ設けられていたが、２つ以上設けられていてもよい。また、上記第２実施の形態では、バイポーラトランジスタ２０が２つ設けられていたが、１つだけ設けられていてもよいし、３つ以上設けられていてもよい。

本発明の第１の実施の形態に係る静電保護回路の断面構成図である。 図１の制御回路の回路構成図である。 図２のバイポーラトランジスタおよびＭＯＳトランジスタの等価回路図である。 図１の静電保護回路にサージ電圧が印加されたときの動作について説明するための回路構成図である。 図１の静電保護回路に信号電圧が印加されたときの動作について説明するための回路構成図である。 図１の静電保護回路の電流電圧特性の一例を表す特性図である。 本発明の第２の実施の形態に係る静電保護回路の断面構成図である。 図１または図７の静電保護回路の一変形例の回路構成図である。 図１または図７の静電保護回路の他の変形例の回路構成図である。 従来の静電保護回路の回路構成図である。 従来の静電保護回路の電流電圧特性の一例を表す特性図である。

符号の説明

１…静電保護回路、１０…半導体基板、２０…バイポーラトランジスタ、２１…コレクタ領域、２２…ベース領域、２３…エミッタ領域、２４…第１コレクタ電位取出領域、２５…第２コレクタ電位取出領域、２６…ビア、２７…コレクタ電極、２８…エミッタ電極、３０…ＭＯＳトランジスタ、３１…ソース領域、３２…ゲート絶縁膜、３３…ゲート電極、３４…ソース電位取出領域、３５…ソース電極、４０…制御回路、５０，５１…素子分離層、５１Ａ…下部分離層、５１Ｂ…上部分離層、５２…絶縁層、Ｌ_１…信号線路、Ｌ_２…電源線路、Ｌ_３…接地線路、Ｒ…抵抗素子、Ｒ_１…高抵抗素子、Ｖ_０…信号電圧、Ｖ_１…サージ電圧。

Claims (14)

1. 第１導電型の不純物を含む第１不純物領域と、
   前記第１不純物領域の表面に形成されると共に、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域と、
   前記第２不純物領域の表面に形成されると共に、信号線路に電気的に接続された第１電極と、
   前記第１不純物領域の表面に形成されると共に、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、
   前記第３不純物領域の表面に形成されると共に、前記第３不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第４不純物領域と、
   前記第４不純物領域の表面に形成されると共に、前記信号線路に電気的に接続された第２電極と、
   前記第１不純物領域の表面のうち前記第３不純物領域の隣接領域に形成されると共に、前記第２導電型の不純物を含む第５不純物領域と、
   前記第５不純物領域の表面に形成されると共に、前記第１導電型の不純物を含む第６不純物領域と、
   前記第６不純物領域の表面に形成されると共に、参照電位線路に電気的に接続される第３電極と、
   少なくとも前記第１不純物領域の表面のうち前記第３不純物領域と前記第５不純物領域との間に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の表面に形成されると共に、前記信号線路にサージ電圧が印加されたときに、前記参照電位線路に電気的に接続される第４電極と
   を備えた静電保護回路。
2. 前記第３電極は、常時、前記参照電位線路に電気的に接続されている
   請求項１に記載の静電保護回路。
3. 前記第３電極は、前記信号線路にサージ電圧が印加されたときに前記参照電位線路に電気的に接続される
   請求項１に記載の静電保護回路。
4. 前記第５不純物領域は、電気的に浮遊している
   請求項１に記載の静電保護回路。
5. 前記第５不純物領域の表面の一部に形成された第５電極と、
   前記第５電極と前記参照電位線路との間に挿入接続された高抵抗素子と
   を備える
   請求項１に記載の静電保護回路。
6. 前記信号線路にサージ電圧が印加されたときに前記第４電極と前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記第４電極と前記信号線路とを互いに電気的に接続する制御回路を備える
   請求項２に記載の静電保護回路。
7. 前記信号線路にサージ電圧が印加されたときに前記第３電極および前記第４電極と前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記第３電極および前記第４電極と前記信号線路とを互いに電気的に接続する制御回路を備える
   請求項３に記載の静電保護回路。
8. 半導体基板上に静電保護回路を備えた半導体装置であって、
   前記静電保護回路は、
   第１導電型の不純物を含む第１不純物領域と、
   前記第１不純物領域の表面に形成されると共に、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域と、
   前記第２不純物領域の表面に形成されると共に、信号線路に電気的に接続された第１電極と、
   前記第１不純物領域の表面に形成されると共に、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、
   前記第３不純物領域の表面に形成されると共に、前記第３不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第４不純物領域と、
   前記第４不純物領域の表面に形成されると共に、前記信号線路に電気的に接続された第２電極と、
   前記第１不純物領域の表面のうち前記第３不純物領域の隣接領域に形成されると共に、前記第２導電型の不純物を含む第５不純物領域と、
   前記第５不純物領域の表面に形成されると共に、前記第１導電型の不純物を含む第６不純物領域と、
   前記第６不純物領域の表面に形成されると共に、参照電位線路に電気的に接続される第３電極と、
   少なくとも前記第１不純物領域の表面のうち前記第３不純物領域と前記第５不純物領域との間に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の表面に形成されると共に、前記信号線路にサージ電圧が印加されたときに、前記参照電位線路に電気的に接続される第４電極と
   を有する
   半導体装置。
9. 半導体基板と、
   電気的に浮遊しているベースと、信号線路に電気的に接続されたコレクタと、参照電位線路に電気的に接続されるエミッタとを有するバイポーラトランジスタと、
   前記信号線路にサージ電圧が印加されたときに前記参照電位線路に電気的に接続されるゲートと、一方が前記信号線路に電気的に接続され、他方がベースに電気的に接続されたソースおよびドレインとを有するＭＯＳトランジスタと
   を備え、
   前記半導体基板の表面に、前記バイポーラトランジスタが形成され、
   前記半導体基板の表面で、かつ前記バイポーラトランジスタの前記コレクタ領域内に、前記ＭＯＳトランジスタのチャネル領域と前記ソースとドレインとが形成されている
   静電保護回路。
10. 前記バイポーラトランジスタの前記ベースと、前記ＭＯＳトランジスタの前記ドレインとが、一体の不純物領域となっている
    請求項９に記載の静電保護回路。
11. 前記エミッタは、常時、前記参照電位線路に電気的に接続されている
    請求項９または請求項１０に記載の静電保護回路。
12. 前記エミッタは、前記信号線路にサージ電圧が印加されたときに前記参照電位線路に電気的に接続される
    請求項９または請求項１０に記載の静電保護回路。
13. 前記信号線路にサージ電圧が印加されたときに前記ゲートと前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記ゲートと前記信号線路とを互いに電気的に接続する制御回路を備える
    請求項１１に記載の静電保護回路。
14. 前記信号線路にサージ電圧が印加されたときに前記エミッタおよび前記ゲートと前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記エミッタおよび前記ゲートと前記信号線路とを互いに電気的に接続する制御回路を備える
    請求項１２に記載の静電保護回路。

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