JP5333200B2 - パケット通信制御装置、メモリアクセス制御装置及び情報処理システム - Google Patents
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Description
図1は、本発明の一実施の形態の情報処理システムの構成図であり、図1の情報処理システムの例は、情報処理装置としてのCPU(Central Processing Unit)と、メインメモリと、相互連絡チップを有するシステムである。
図2は、図1のメモリアクセス実行回路の構成図、図3〜図6は、通信パケットの一例の説明図である。ここで、通信パケットとして、制御情報のみを備えるパケットを制御パケットと規定し、データを備えるパケットをデータパケットと規定する。以下、メインメモリ2からのデータのフェッチ(取り出し)、メインメモリ2へのデータのストア(格納)の例で、説明するが、メインメモリに対するパケット通信に限らない。
図7は、実施の形態のパケット送信方法の説明図、図8は、図7において、制御パケット多重通信の説明図、図9は、調停方法の説明図である。図2で説明したように、制御パケットとデータパケットとの通信経路分離、多重化を行う。ここで、制御通信経路とデータ通信経路とは、物理的に分離されているものの他に、論理的に分離されているものを含む。
この同時通信数を増やすためには、通信情報を保持する制御テーブルを通信数だけ持つことが必要であり、またエラーによる再送が必要になるような通信経路においては、加えて通信中のデータを再送のために保持し続けるバッファも必要となる。これらは、通信制御回路の中で支配的なハードウェアコストであり、同時通信数に比例して増加する。このため、同時通信数(N)は、なるべく小さく抑える事が重要となる。
図12は、図2のパケット受信回路のブロック図、図13は、図12における受信側のタイミング補正が必要であることの説明図、図14は、受信タイミング補正の説明図、図15は、図12の受信動作のタイムチャート図である。
前述の実施の形態では、往復転送の送信要求、受信応答を、ストア、受信要求、送信応答を、フェッチの例で説明したが、他の転送動作にも適用できる。又、パケット送信回路、パケット受信回路をもつ回路を、メモリアクセス実行回路で説明したが、他の用途の転送回路にも適用できる。パケット転送システムも、情報処理システムに限らず、バス間で、転送を行う種々のIC(Integrated Circuit)や、LSI(Large Scale Integrated Circuit)に適用できる。
制御情報を転送する場合には、前記制御情報を備える第1の制御パケットを、制御情報にデータが付随する場合には、前記制御情報を備える第2の制御パケットと、前記データを備えるデータパケットとを、通信経路を介し転送するパケット通信制御装置において、複数の送信ユニットと、前記複数の送信ユニットの送信要求を調停し、制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、データ通信経路に転送する多重化制御回路とを有することを特徴とするパケット通信制御装置。
前記パケット通信制御装置は、前記制御通信経路から前記第1、第2の制御パケットを、前記データ通信経路から前記データパケットを受信するパケット受信回路を更に有し、前記パケット受信回路は、前記制御通信経路からの前記第1の制御パケットのエラーをチエックする第1のエラーチエック回路と、前記第2の制御パケットと前記データパケットとのエラーをチエックする第2のエラーチエック回路と、前記第1のエラーチエック回路でエラーを検出されなかった前記第1の制御パケットと、前記第2のエラーチエック回路でエラーを検出されなかった前記第2の制御パケットのタイミング調整を行うタイミング調整回路とを有することを特徴とする付記1のパケット通信制御装置。
前記多重化回路は、前記複数の送信ユニットの送信要求を調停する調停回路と、前記調停回路の調停結果に従い、前記複数の送信ユニットの出力を選択し、前記制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、前記データ通信経路に転送するマルチプレクサとを有することを特徴とする付記1のパケット通信制御装置。
前記調停回路は、前記複数の送信ユニットの前記第1の制御パケットの調停を行う第1の調停回路と、前記複数の送信ユニットの前記第2の制御パケットの調停を行う第2の調停回路と、前記第1の調停回路の調停結果と前記第2の調停回路の調停結果とに従い、前記転送すべき前記送信ユニットを選択する調停制御回路とを有することを特徴とする付記1のパケット通信制御装置。
前記調停制御回路は、前記データ通信経路が空いている場合には、前記第2の調停回路の調停結果に従い、前記転送すべき前記送信ユニットを選択し、前記データ通信経路が空いていない場合には、前記第1の調停回路の調停結果に従い、前記転送すべき前記送信ユニットを選択することを特徴とする付記4のパケット通信制御装置。
前記第1の制御パケットが、データ受信要求であり、前記第2の制御パケットが、データ送信要求であることを特徴とする付記1のパケット通信制御装置。
前記調停制御回路は、前記複数の送信ユニットからの送信要求から、前記第1の制御パケットと前記第2の制御パケットのいずれであるかを判定し、前記第1の調停回路と前記第2の調停回路との調停対象を選択することを特徴とする付記4のパケット通信制御装置。
前記複数の送信ユニットの各々が、送信要求元から前記第1の制御パケット、前記第2の制御パケット及びデータパケットを受け、格納するFIFO(Fast In Fast Out)ユニットを有することを特徴とする付記1のパケット通信制御装置。
前記タイミング調整回路は、前記第1のエラーチエック回路でエラーを検出されなかった前記第1の制御パケットを遅延する遅延回路と、前記第2のエラーチエック回路でエラーを検出されなかった前記第2の制御パケットのタイミングにより、前記遅延された第1の制御パケットと遅延されていない前記制御パケットのいずれかを選択するマルチプレクサとを有することを特徴とする付記2のパケット通信制御装置。
前記受信回路は、更に、前記制御通信経路から前記第1、第2の制御パケットを、前記データ通信経路から前記データパケットを受信し、前記第1の制御パケットを、前記第1のエラーチエック回路へ、前記第2の制御パケットと前記データパケットとを、前記第2のエラーチエック回路へ分離する分離回路とを有することを特徴とする付記2のパケット通信制御装置。
メモリのアクセスを行うメモリアクセスコントローラに、制御情報を転送する場合には、前記制御情報を備える第1の制御パケットを、制御情報にデータが付随する場合には、前記制御情報を備える第2の制御パケットと、前記データを備えるデータパケットとを、通信経路を介し転送して、前記メモリアクセスコントローラにメモリアクセスを依頼するメモリアクセス制御装置において、複数の送信ユニットと、前記複数の送信ユニットの送信要求を調停し、制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、データ通信経路に転送する多重化制御回路とを有することを特徴とするメモリアクセス制御装置。
前記メモリアクセス制御装置は、前記制御通信経路から前記第1、第2の制御パケットを、前記データ通信経路から前記データパケットを受信するパケット受信回路を更に有し、前記パケット受信回路は、前記制御通信経路からの前記第1の制御パケットのエラーをチエックする第1のエラーチエック回路と、前記第2の制御パケットと前記データパケットとのエラーをチエックする第2のエラーチエック回路と、前記第1のエラーチエック回路でエラーを検出されなかった前記第1の制御パケットと、前記第2のエラーチエック回路でエラーを検出されなかった前記第2の制御パケットのタイミング調整を行うタイミング調整回路とを有することを特徴とする付記11のメモリアクセス制御装置。
前記多重化回路は、前記複数の送信ユニットの送信要求を調停する調停回路と、前記調停回路の調停結果に従い、前記複数の送信ユニットの出力を選択し、前記制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、前記データ通信経路に転送するマルチプレクサとを有することを特徴とする付記11のメモリアクセス制御装置。
前記調停回路は、前記複数の送信ユニットの前記第1の制御パケットの調停を行う第1の調停回路と、前記複数の送信ユニットの前記第2の制御パケットの調停を行う第2の調停回路と、前記第1の調停回路の調停結果と前記第2の調停回路の調停結果とに従い、前記転送すべき前記送信ユニットを選択する調停制御回路とを有することを特徴とする付記11のメモリアクセス制御装置。
前記調停制御回路は、前記データ通信経路が空いている場合には、前記第2の調停回路の調停結果に従い、前記転送すべき前記送信ユニットを選択し、前記データ通信経路が空いていない場合には、前記第1の調停回路の調停結果に従い、前記転送すべき前記送信ユニットを選択することを特徴とする付記14のメモリアクセス制御装置。
前記タイミング調整回路は、前記第1のエラーチエック回路でエラーを検出されなかった前記第1の制御パケットを遅延する遅延回路と、前記第2のエラーチエック回路でエラーを検出されなかった前記第2の制御パケットのタイミングにより、前記遅延された第1の制御パケットと遅延されていない前記制御パケットのいずれかを選択するマルチプレクサとを有することを特徴とする付記12のメモリアクセス制御装置。
前記受信回路は、更に、前記制御通信経路から前記第1、第2の制御パケットを、前記データ通信経路から前記データパケットを受信し、前記第1の制御パケットを、前記第1のエラーチエック回路へ、前記第2の制御パケットと前記データパケットとを、前記第2のエラーチエック回路へ分離する分離回路とを有することを特徴とする付記12のメモリアクセス制御装置。
演算処理装置と、メモリと、メモリのアクセスを行うメモリアクセスコントローラと、前記演算処理装置が実行するコマンドにより、前記メモリコントローラに、制御情報を転送する場合には、前記制御情報を備える第1の制御パケットを、制御情報にデータが付随する場合には、前記制御情報を備える第2の制御パケットと、前記データを備えるデータパケットとを、通信経路を介し転送して、前記メモリアクセスコントローラにメモリアクセスを依頼するメモリアクセス制御装置とを有し、前記メモリアクセス実行装置は、複数の送信ユニットと、前記複数の送信ユニットの送信要求を調停し、制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、データ通信経路に転送する多重化制御回路とを有することを特徴とする情報処理システム。
前記メモリアクセス実行回路は、前記制御通信経路から前記第1、第2の制御パケットを、前記データ通信経路から前記データパケットを受信するパケット受信回路を更に有し、前記パケット受信回路は、前記制御通信経路からの前記第1の制御パケットのエラーをチエックする第1のエラーチエック回路と、前記第2の制御パケットと前記データパケットとのエラーをチエックする第2のエラーチエック回路と、前記第1のエラーチエック回路でエラーを検出されなかった前記第1の制御パケットと、前記第2のエラーチエック回路でエラーを検出されなかった前記第2の制御パケットのタイミング調整を行うタイミング調整回路とを有することを特徴とする付記18の情報処理システム。
前記多重化回路は、前記複数の送信ユニットの送信要求を調停する調停回路と、前記調停回路の調停結果に従い、前記複数の送信ユニットの出力を選択し、前記制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、前記データ通信経路に転送するマルチプレクサとを有することを特徴とする付記18の情報処理システム。
2 メインメモリ
3 相互結合網チップ
4 バスコントローラ
4−1〜4−N メモリアクセス実行回路
5 パケット送信回路
6 パケット受信回路
7 転送制御ユニット
8 ネットワークスイッチ
10 CPUブロック
12 DMAC
14 メインメモリアクセスコントローラ
50−1〜50−N 送信FIFOユニット
52 マルチプレクサ
54 調停コントローラ
56 第1の調停回路
58 第2の調停回路
60、67 分離器
61,64 エラーチエック回路
62 遅延回路
63、65 マルチプレクサ
66 リクエストデコーダ
68−1〜68−N 受信FIFOユニット
Claims (5)
- 制御情報を転送する場合には、前記制御情報を備える第1の制御パケットを、前記制御情報にデータが付随する場合には、前記制御情報を備える第2の制御パケットと、前記データを備えるデータパケットとを、通信経路を介し転送するパケット通信制御装置において、
複数の送信ユニットと、
前記複数の送信ユニットの送信要求を調停し、制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、データ通信経路に転送する多重化制御回路とを有する
ことを特徴とするパケット通信制御装置。 - 前記パケット通信制御装置は、
前記制御通信経路から前記第1、第2の制御パケットを、前記データ通信経路から前記データパケットを受信するパケット受信回路を更に有し、
前記パケット受信回路は、
前記制御通信経路からの前記第1の制御パケットのエラーをチエックする第1のエラーチエック回路と、
前記第2の制御パケットと前記データパケットとのエラーをチエックする第2のエラーチエック回路と、
前記第1のエラーチエック回路でエラーを検出されなかった前記第1の制御パケットと、前記第2のエラーチエック回路でエラーを検出されなかった前記第2の制御パケットのタイミング調整を行うタイミング調整回路とを有する
ことを特徴とする請求項1のパケット通信制御装置 - メモリのアクセスを行うメモリアクセスコントローラに、制御情報を転送する場合には、前記制御情報を備える第1の制御パケットを、制御情報にデータが付随する場合には、前記制御情報を備える第2の制御パケットと、前記データを備えるデータパケットとを、通信経路を介し転送して、前記メモリアクセスコントローラにメモリアクセスを依頼するメモリアクセス制御装置において、
複数の送信ユニットと、
前記複数の送信ユニットの送信要求を調停し、制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、データ通信経路に転送する多重化制御回路とを有する
ことを特徴とするメモリアクセス制御装置。 - 前記メモリアクセス制御装置は、
前記制御通信経路から前記第1、第2の制御パケットを、前記データ通信経路から前記データパケットを受信するパケット受信回路を更に有し、
前記パケット受信回路は、
前記制御通信経路からの前記第1の制御パケットのエラーをチエックする第1のエラーチエック回路と、
前記第2の制御パケットと前記データパケットとのエラーをチエックする第2のエラーチエック回路と、
前記第1のエラーチエック回路でエラーを検出されなかった前記第1の制御パケットと、前記第2のエラーチエック回路でエラーを検出されなかった前記第2の制御パケットのタイミング調整を行うタイミング調整回路とを有する
ことを特徴とする請求項3のメモリアクセス制御装置。 - 演算処理装置と、
メモリと、
メモリのアクセスを行うメモリアクセスコントローラと、
前記演算処理装置が実行するコマンドにより、前記メモリコントローラに、制御情報を転送する場合には、前記制御情報を備える第1の制御パケットを、制御情報にデータが付随する場合には、前記制御情報を備える第2の制御パケットと、前記データを備えるデータパケットとを、通信経路を介し転送して、前記メモリアクセスコントローラにメモリアクセスを依頼するメモリアクセス制御装置とを有し、
前記メモリアクセス実行装置は、
複数の送信ユニットと、
前記複数の送信ユニットの送信要求を調停し、制御通信経路に、前記複数の送信ユニットの前記第1、第2の制御パケットを順次転送し、且つ前記第2の制御パケットに付随する前記データパケットを、前記第2の制御パケットの前記制御通信経路の転送と同期して、データ通信経路に転送する多重化制御回路とを有する
ことを特徴とする情報処理システム。
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