JP5214587B2 - フラッシュメモリシステムコントロールスキーム - Google Patents

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Description

本発明は、2006年3月31日に提出された仮特許出願番号60/788083号の優先権の利益を主張し、この出願は、引用することによってその全体がここに包含される。
本発明は、概してフラッシュメモリに関する。特に、本発明は、大容量記憶向けのマルチデバイスフラッシュメモリシステムに関する。
フラッシュメモリは、ディジタルカメラやポータブルディジタル音楽プレイヤなどの民生電子装置の大容量記憶としての広汎の不揮発性メモリタイプに広く使用されている。現在利用可能なフラッシュメモリチップの集積度は、32Gビット(4Gバイト)まで可能であるが、これは、フラッシュチップのサイズが小さいので、流行しているUSBフラッシュ装置の使用に適している。
8メガ(800万)画素のディジタルカメラや音楽やビデオ機能があるポータブルディジタルエンターテイメント装置の出現は、大容量データを蓄積するための超高容量の要求を促しているが、これは、単一のフラッシュメモリ装置によって応じることができない。それ故、多数のフラッシュメモリ装置が共にメモリシステムに組み込まれ、利用可能な蓄積容量を効果的に増加させる。例えば、20GBのフラッシュメモリの蓄積密度がこのようなアプリケーションに要求される。
図1は、ホストシステム12に結合される従来のフラッシュメモリシステム10のブロック図である。フラッシュメモリシステム10は、ホストシステム12と通信するフラッシュメモリコントローラ14と、多数の不揮発性メモリ装置16とを含む。ホストシステムは、マイクロコントローラ、マイクロプロセッサ、またはコンピュータシステムのような処理装置を含む。図1のフラッシュメモリシステム10は、1つのチャンネル20を含むように構成され、メモリ装置16は、チャンネル20に並列に接続される。当業者であれば、メモリシステム10がチャンネルに接続された多数のメモリ装置を有することを理解するであろう。
チャンネル20は、1組の共通のバスを含み、バスは、全ての対応するメモリ装置に接続されるデータとコントロールのラインを含む。ここには図示しないが、各メモリ装置は、フラッシュメモリコントローラ14によって提供される各チップ選択信号でイネーブル/ディスエーブルされる。フラッシュメモリコントローラ14は、ホストシステム12の動作に基づき、チャンネルを介して命令とデータを、選択されたメモリ装置へ発する責任を有する。メモリ装置から読み出されたデータは、チャンネルを介してフラッシュメモリコントローラ14およびホストシステム12へ転送される。フラッシュメモリシステム10は、概してマルチ−ドロップ(multi-drop)構成として参照され、そのメモリ装置16は、チャンネル20に対して並列に接続される。
フラッシュメモリシステム10において、不揮発性メモリ装置16は、互いに同一であり、かつ典型的にNANDフラッシュメモリ装置として実行される。当業者であれば、フラッシュメモリが複数のバンクに構成され、各バンクが、ブロック消去を容易にするために複数のブロックに構成されることを理解するであろう。大部分の商業的に入手可能なNANDフラッシュメモリ装置は、2つのバンクメモリを持つように構成される。フラッシュメモリシステム10の動作の説明の前に、単一のNANDフラッシュメモリ装置のコアの概要を説明する。
図2は、公知のNANDフラッシュメモリの1つのバンクの一般的なブロック図である。バンク30は、k+1のブロックに構成される。各ブロックは、互いに直列に接続されたi+1までのフラッシュメモリセルを有するNANDメモリセルストリングから構成される。従って、ワードラインWL0からWLiがメモリセルストリングの各フラッシュメモリセルのゲートに接続される。信号SSL(ストリング選択ライン)に接続されたストリング選択装置は、メモリセルストリングをビットラインに選択的に接続し、他方、信号GSL(グランド選択ライン)に接続されたグランド選択装置は、メモリセルストリングをソースライン、例えばVSSに選択的に接続する。ストリング選択装置とグランド選択装置はnチャンネルトランジスタである。バンク30の全てのブロックに共通のj+1のビットラインがあり、各ビットラインは、ブロック[0]から[k]の各々の1つのNANDメモリセルストリングに接続される。それぞれのワードライン(WL0からWLi)、SSL、およびGSLは、ブロックの各NANDメモリセルストリングの同一の対応するトランジスタに接続される。当業者であれば、1つのワードラインに沿うフラッシュメモリセルに蓄積されたデータは、ページデータとして言及されることを知っているであろう。
バンク30の外側で各ビットラインに接続されているのは、フラッシュメモリセルの1ページにプログラムされるべき1ページの書込みデータを蓄積するデータレジスタ32である。データレジスタ32はまた、フラッシュメモリセルの1ページから読み出されたデータを感知するセンス回路を含む。プログラムの動作中、データレジスタは、選択されたワードラインに接続されたフラッシュメモリセルにデータが正しくプログラムされたことを保証するためにプログラムベリファイ動作を実行する。ブロックへのプログラムは、典型的に、WL0に対応するページで始まり、現在のブロックを満たすようにWLiまで連続的に進む。それから、新しいブロックのワードラインWL0で継続する。装置内で、ブロックは順番にプログラムされる。
図1のフラッシュメモリシステムに戻ると、システムの性能に悪い影響を与える特有の問題がある。あるものは物理的な問題であり、他のものはアーキテクチャ状の問題である。
フラッシュメモリシステム10の構成は、物理的な性能の限界を強いている。システム間を走る多数の並列信号で、信号が搬送する信号のインテグリティ(完全さ)は、クロストーク、信号スキュー、および同時スイッチングノイズ(SSN)により悪化される。このような構成における電力消費は、フラッシュコントローラとフラッシュメモリ装置間の各信号トラックが頻繁に変化しかつ信号送信(signaling)のため放電されるので、問題となる。システムクロック周波数の増加で、電力消費も同様に増加する。
アーキテクチャ状の観点から、プログラム動作は、時間がかかりすぎる。フラッシュコントローラ14の本来の機能は、システムにおけるメモリ装置へのデータの書込みを管理することである。フラッシュメモリでは、データの書込みは、データをプログラムすることとしてより広く言及されている。フラッシュのプログラムに関する2つの重要な問題がある。第1に、フラッシュのプログラムは、DRAMやSRANのような揮発性メモリや、ハードディスクドライブのような他の不揮発性メモリに対して遅い。フラッシュメモリセルにプログラムするデータは、高い電圧を必要とし、かつプログラムされる厳しいしきい値電圧の分配を得るための段階的なプログラムシーケンスとを必要とする。2つのバンクメモリを有するNANDフラッシュメモリ装置では、2ページのデータは同時にプログラムされ、各バンクにつき1ページである。バンクにつき1つのデータレジスタしかないので、さらなるプログラム動作は、現在のページが首尾よくプログラムされるまで待たなければならない。それ故、フラッシュメモリ装置16に多くの量のデータをプログラムすることは、多くの時間を必要と得る。
従来のフラッシュメモリシステム10の第2の問題は、プログラムデータの線形ファイル構造である。図3は、4つのメモリ装置を有するフラッシュメモリシステム50の従来のファイル構造の例示である。図3において、各メモリ装置52、54、56および58は、多数のブロックに分割される、全体でnの物理的なページの蓄積空間を有している。ここに示された例では、nページが2つのバンク間で等しく分割されていると仮定する。大部分のフラッシュメモリシステムは、1つのメモリ装置内に線形に、多数のデータページからなるデータファイルを蓄積する。例えば、データファイルの最初のページは、装置52のページ0に蓄積され、連続するデータページは、次のページに漸次蓄積される。装置52が一杯になると、さらなるデータファイルは、装置54のページ0で始まるシステム50内に蓄積され、先に進む。矢印60は、フラッシュメモリシステム50にデータが書き込まれる蓄積パターンを示している。
メモリ装置毎のデータファイルのページにつき比較的長いプログラム時間に結合された線形のフィル構造は、データを記憶するためにかなりの時間を要するフラッシュメモリシステムとなる。線形ファイル構造に関連する別の問題は、装置の信頼性であり、より具体的には、システム内の他のメモリ装置に対する1のメモリ装置のプログラム/消去の消耗または損耗(wearing)である。プログラム/消去の消耗は、蓄積したプログラムと消去動作によるフラッシュメモリセルの進行する劣化に言及される。このような蓄積したプログラムおよび消去の動作の影響は、最適なパラメータを超えたメモリセルのプログラムおよび消去の特性の変更である。メモリセルが劣化されると、メモリセルをプログラムまたは消去するために、望まれるしきい値電圧に対してより高いプログラムおよび消去の電圧が必要とされる。最終的に、メモリセルは、適切に機能することができなくなる。フラッシュメモリが消去−プログラムサイクルに限られた数、例えば10,000と100,000間の数にランク付けされているのは、これが理由である。
例えば、もし、図3の第1のメモリ装置52が他のメモリ装置よりも、多くのプログラムおよび消去サイクルに耐えるならば、メモリ装置52は、他のものよりも前に故障が生じ得る。メモリ装置52が故障したとき、メモリ装置が一緒にパッケージ化されているので、全体のシステム50はもはや使用することができないし、1つのメモリ装置の取り替えは非現実的である。システムに残っているメモリ装置が未だ使用でき、多くの寿命が残されている場合には、これはメモリ装置の不運な無駄である。
大部分のフラッシュメモリの固有の技術的なアーキテクチャは、消去することができるメモリの一番小さな単位がメモリブロックである、ということである。これは、もし、ブロック内の1ページが変更される場合であっても、全体のブロックが新しいページで再度プログラムされなければならないことを意味する。これは、かなりのプログラム時間を必要とするブロック再プログラムとして言及され、それ故、システムの性能に否定的な影響を与える。
それ故、現在知られているフラッシュメモリシステムは、プログラムするデータについて遅い処理能力をゆうしており、かつ、装置間の均一でないプログラムおよび消去の損耗により、全体のシステムは、故障する最初の装置に制限された寿命をもつ。
それ故、システムの寿命を最大にするスキームをもつ高速のフラッシュメモリシステムアーキテクチャを提供することが望まれる。
発明の概要
本発明の目的は、フラッシュメモリシステムについて従前のコントロールスキームの少なくとも1つの短所を未然に防止しあるいは緩和することである。特に、本発明の目的は、システムのフラッシュメモリ装置のプログラム動作をインターリーブすることによりフラッシュメモリシステムのプログラム処理能力を改善することである。
第1の態様において、本発明は、チャンネルに接続された第1および第2のフラッシュメモリ装置を制御する方法を提供する。
第1の態様では、本発明は、チャンネルに接続された第1および第2のフラッシュメモリ装置を制御する方法を提供する。この方法は、第1の命令に応答して第1のフラッシュメモリ装置の第1の動作を実行すること、および第1のフラッシュメモリ装置が第1の動作を実行している間に、第2の命令に応答して第2のフラッシュメモリ装置の第2の動作を開始することを含む。
本態様の実施例では、第1のフラッシュメモリ装置および第2のフラッシュメモリ装置は互いに直列に接続され、第2の命令は、開始するステップの前に第1のフラッシュメモリ装置を介して第2のフラッシュメモリ装置に渡される。更なる実施例では、第1の動作を実行するステップは、第1のフラッシュメモリ装置のデータファイルの少なくとも1つのページをプログラムすることを含む。第2の動作は、第2のフラッシュメモリ装置のデータファイルの少なくとも1つの他のページのプログラムの開始を含み、他方、方法はさらに第3の命令に応答して第1のフラッシュメモリ装置の第3の動作を開始することを含む。第2の動作は、第2のメモリ装置のデータの読み出し動作を開始すること、または第2のメモリ装置の消去動作の開始することを含む。更なる他の実施例では、第1の動作を実行することは、第1のメモリ装置の読み出し動作と消去動作の1つを含む。
第2の態様では、本発明は、複数のフラッシュメモリ装置を有するフラッシュメモリシステムの高速損耗レベルプログラムの方法を提供する。この方法は、kページを有するデータファイルを受け取り、kは0より大きい整数であり、;サイズkとフラッシュメモリシステムの構成パラメータに対応するプログラムプロファイルを選択し;選択されたプログラムプロファイルに従い、データファイルのkページの少なくとも1つを複数のフラッシュメモリ装置の少なくとも2つの各々にプログラムする。
本態様の実施例によれば、構成(コンフィギュレーション)パラメータは、jのフラッシュメモリ装置を含み、jのフラッシュメモリ装置の各々は、ブロックにつきiページを有し、ここで、jとiは0よりも大きい整数の値である。選択するステップは、zの天井関数を計算し、ここで、z=k/iであり、そして、zがj以下のとき、プログラムプロファイルは、jフラッシュメモリ装置のzのブロックにデータファイルのkページを格納する単一のファイル構造を含む。プログラムするステップは、kページをプログラムするためzフラッシュメモリ装置の各々にプログラム命令を連続的に提供することを含み、各プログラム命令は、kページの少なくとも1つをプログラムする(書き込む)。
本態様の他の実施例では、プログラムプロファイルは、zがjよりも大きいとき、多重のファイル構造を含む。多重のファイル構造は、jフラッシュメモリ装置のデータファイルのj*iページのユニットを格納することを含み、さらに、zがj以下であるとき、jフラッシュメモリ装置のzのブロックにデータファイルのk−(m*(j*i))を格納することを含み、ここで、mは0よりも大きい整数の値である。プログラムするステップは、データファイルのj*iページをプログラムするためjフラッシュメモリ装置の各々にプログラム命令を連続的に提供することを含み、ここで、各プログラム命令は、kページの少なくとも1つをプログラムする。プログラムするステップはさらに、k−(m*(j*i))ページをプログラムするためzフラッシュメモリ装置の各々にプログラム命令を連続的に提供することを含み、各プログラム命令は、kページの少なくとも1つをプログラムする。
第3の態様では、本発明は、同じチャンネルに接続された少なくとも2つのメモリ装置を有するメモリシステムのデータファイル格納アーキテクチャを提供する。データファイル格納アーキテクチャは、少なくとも2つのメモリ装置に格納されるデータファイルの部分を含む。本態様の実施例によれば、この部分は、互いに実質的に等しいサイズであり、この部分は、メモリシステムの少なくとも2つのメモリ装置の各々に格納される。
第4の態様では、本発明は、jフラッシュメモリ装置を有するフラッシュメモリシステムの高速損耗(wear)レベルプログラム方法を提供し、ここで、jフラッシュメモリ装置の各々は、ブロックにつきiページを有し、jとiは0よりも大きい整数の値である。この方法は、kページを有するデータファイルを受け取り、kは0よりも大きな整数であり;もし、z=k/iの天井関数がj以下ならば、jメモリ装置のzブロック内のkページをプログラムする命令を提供し、;もし、z=k/iの天井関数がjよりも大きいならば、jメモリ装置内のj*iページをプログラムする命令を提供し、k=k−(j*i)をセットすることによりkを更新し、;更新されたkページをプログラムするステップを繰返す。
第5の態様では、本発明は、フラッシュメモリシステムを提供する。フラッシュメモリシステムは、コントローラ、第1のフラッシュメモリ装置、および第2のフラッシュメモリ装置を含む。コントローラは、第1の命令と第2の命令を提供するチャンネルを有する。第1のフラッシュメモリ装置は、第1の命令に応答して第1の動作を実行するためチャンネルに結合される。第2のフラッシュメモリ装置は、第1のフラッシュメモリ装置が第1の動作を実行している間に、第2の命令に応答して第2の動作を開始するためにチャンネルに結合される。
本態様の実施例によれば、第1のフラッシュメモリ装置および第2のフラッシュメモリ装置は、互いに直列に接続され、第2の命令は、第1のフラッシュメモリ装置を介して第2のフラッシュメモリ装置へ渡される。第1の動作は、プログラム動作を含み、第1のフラッシュメモリ装置は、データファイルの少なくとも1ページをプログラムする。第2の動作は、他のプログラム動作を含み、第2のフラッシュメモリ装置は、データファイルの少なくとも1つの他のページをプログラムする。
本発明の他の態様および特徴は、図面を伴う本発明の具体的な実施例の以下の説明の検討後に当業者に明らかになるであろう。
本発明の実施例は、添付する図面を参照し例示することで説明される。フラッシュメモリシステムのアーキテクチャは、直列に接続されたフラッシュメモリ装置を有し、データの高速プログラムを実現する。データの高速プログラムは、データの種々のページが種々のメモリ装置に格納されるように、システム内のメモリ装置のデータのページをインテーリーブすることによって実現される。メモリコントローラは、1つ若しくはそれ以上の信号ラインを有するビットストリームにおいて各メモリ装置に対してプログラム命令を発する。各メモリ装置はプログラム命令を受け取るとき、プログラム動作を開始するか、あるいは当該命令を次のメモリ装置へ渡す。それ故、フラッシュシステムのメモリ装置は、次から次へと連続的にデータのページをプログラムし、これにより、フラッシュメモリシステムにデータページをプログラムする遅延をできるだけ小さくする。メモリコントローラは、損耗レベル(wear level)制御プログラムを実行し、あらゆるデータサイズのプログラム性能と耐久性(endurance)を最適化する。
図4は、本発明の実施例による、損耗レベル制御を有する高速データプログラム動作を実行するメモリ装置に直列に接続されたフラッシュメモリシステムのブロック図である。フラッシュメモリシステム100は、ホストシステム104と通信するフラッシュメモリコントローラ102と、4つの直列に接続されたフラッシュメモリ装置106、108、110、112とを含む。4つのメモリ装置が本発明の実施例で示されているが、本発明の実施例は、少なくとも2つのメモリ装置を有するメモリシステムに有効である。4つのフラッシュメモリ装置の各々は、メモリ装置間で直列の動作を容易にするため、直列入力/出力インターフェース回路を有する。このようなフラッシュメモリ装置の例は、共有で所有される2005年12月30日に提出された米国特許出願番号第11/324,023号、および2006年7月31日に提出された米国特許出願番号第11/324,023号に説明され、これらの内容は、参照することによってここに包含される。米国特許出願11/324,0123のフラッシュメモリ装置は、多重独立シリアルリンク装置(multiple independent serial link device(MISL))として参照される。図1に示すメモリシステムのように、ホストシステムは、マイクロコントローラ、マイクロプロセッサ、あるいはコンピュータシステムのような処理装置を含む。
フラッシュメモリ装置106は、チェーンの最初の装置であり、読出し(リード)、プログラム、および消去(イレース)のような命令を、フラッシュメモリコントローラ102から受け取る。米国特許出願番号第11/324,023号のMISLフラッシュメモリ装置において、全ての命令、データおよびアドレス情報は、直列のビットストリームとして受け取られる。命令は、データ情報、アドレス情報、および特定の動作を実行するためにメモリ装置によって要求される他の情報を含む。各フラッシュメモリ装置は、貫通(flow-through)論理回路を含むべきであるので、特定の装置のために意図されていない受け取られた命令は、次のフラッシュメモリ装置に渡され、これは、意図されたフラッシュメモリ装置によって動作されるまで進められる。チェーンの最後のフラッシュメモリ装置112は、フラッシュメモリコントローラ102に接続される出力を有し、読出し命令に応答して読み出されたデータを提供する。図4に示された実施例は、フラッシュメモリ装置のチェーンからデータを受け取りかつデータを送信するための1つのチャンネルを有する。当業者であれば、フラッシュメモリコントローラ102は、任意に、フラッシュメモリ装置のチェーンの対応する数に適応する多数のチャンネルを有することを理解するであろう。各フラッシュメモリ装置は、好ましくは他の装置に近接して配置されるため、フラッシュメモリ装置を互いに相互接続する導電ワイヤができるだけ小さくされる。それ故、図1のフラッシュメモリシステム10のように、バスラインの長さに関連された物理的な性能の限界はない。
上記したように、フラッシュメモリコントローラ102は、プログラム命令を各フラッシュメモリ装置に発する責任がある。本発明の実施例によるデータの高速プログラムにとって、データファイルのページは、種々のメモリ装置にプログラムされる。これは、直列に次から次へとプログラム命令を発することによって行われ、高速の連続で各フラッシュメモリ装置においてプログラム動作が開始される。図5および図6は、このような高速プログラムがどのようにして実現されるのかの例を補うものである。
図5は、フラッシュメモリコントローラ102によるプログラム命令の発行を例示するタイミング図であり、本発明の実施例によるフラッシュメモリシステム100の全体のプログラム速度を最大化する。ここに示された例では、1つのデータファイルをプログラムするために、4つのプログラム命令Data[0]、Data[1]、Data[2]、Data[3]がフラッシュメモリコントローラ102によって各時間期間t1からt4に直列に発せられる。各プログラム命令の四角い区分内の識別番号は、プログラム命令がフラッシュメモリコントローラ102から発生された連続的な順序を示す。各プログラム命令は、限定されるものではないが、特定のメモリ装置の命令200と少なくとも1つのデータページ202を含む。命令200は、データページがプログラムされるべきアドレスと、プログラム命令を特定のメモリ装置にマッチングするための装置識別子とを含む。
フラッシュメモリ装置106、108、110、112は、それぞれプログラム命令Data[0]、Data[1]、Data[2]、Data[3]に応答する。フラッシュメモリ装置は、直列に接続され、プログラム命令が直列に発せされるので、各フラッシュメモリ装置のコアのプログラム動作は、次のフラッシュメモリ装置の動作と重複するが、プログラム命令を受け取る最後のフラッシュメモリ装置は除かれる。
各プログラム命令が、メモリ装置へ転送するために約85マイクロ秒(時間t1)を必要とするならば、4つのプログラム命令の転送のための全体のシーケンスは、4×85マイクロ秒=340マイクロ秒を必要とする。メモリ装置につきデータの少なくとも1ページをプログラムするのに要求される時間は一定であり、約200マイクロ秒であると想定される。それ故、フラッシュメモリシステム100にデータのすべてをプログラムするための全体の経過時間は、約340マイクロ秒+200マイクロ秒=540マイクロ秒である。200マイクロ秒のプログラム時間は、プログラム命令を受け取る最後のメモリ装置によって寄与される。対照的に、同一のメモリ装置に4ページをプログラムするには、1140マイクロ秒かかる。フラッシュメモリ装置の重複するプログラム動作は、図6の拡張されたタイミング図により明らかに示される。
図6は、各プログラム命令Data[0]、Data[1]、Data[2]、Data[3]に応答したフラッシュメモリ装置106、108、110、112の動作を示す拡大されたタイミングである。時間期間t1ないしt4は、図5に示された同じ時間期間に対応する。図6のプログラムシーケンスを図7のフローチャートを参照して説明する。図7に記載されたフラッシュシステムのプログラム制御の実施例は、高速インターリーブプログラム方法として参照され、それによって、プログラム動作は、種々のメモリ装置間でインターリーブされる。方法は、ステップ300で始まり、少なくとも2つのプログラム命令がシステムの第1のメモリ装置106に直列に提供される。第1のプログラム命令は、プログラム命令Data[0]に対応し、2番目のプログラム命令はプログラム命令Data[1]に対応する。ステップ302で、メモリ装置106は、第1の時間期間t1中にプログラム命令Data[0]を受け取り、これは、ステップ304でプログラム動作に引き継がれる。時間期間t1において、プログラム命令Data[0]は、メモリ装置106に転送され、他方、メモリ装置108、110、112は、動作をしない状態(NOP)にとどまる。
プログラム命令Data[0]がメモリ装置106に転送されるやいなや、第2のプログラム命令Data[1]がステップ306で第2の時間期間t2中にメモリ装置108によって受け取られる。プログラム動作は、ステップ308に続き、メモリ装置106についてのプログラム動作が時間期間t1の終わりで既に開始されるため、双方のメモリ装置106と108が同じ時間でプログラム動作を実行する時間期間が存在する。この処理は、次のプログラム命令およびメモリ装置について同じ方法で繰り返される。この例では、メモリ装置106と108におけるプログラム動作は、時間期間t4の終わりまでに完了されるであろう。メモリ装置110のプログラム動作は、メモリ装置112のプログラム動作が継続するときに完了される。
上記の例は、命令を受け取る最初のメモリ装置は106であるシナリオを提示している。代わりに、システム内のいずれか1つのメモリ装置が、最初のプログラム命令を受け取る最初のメモリ装置になり得る。5番目のプログラム命令は、時間期間t4の後にメモリ装置106に発せられ、装置106はプログラム動作を完了している。当業者は、種々のフラッシュメモリ装置が異なるプログラム時間を有することを理解するであろう。図6に示された例では、メモリ装置106は、時間期間t4の開始時にデータのプログラムを終了し、それ故、メモリ装置112がプログラム命令Data[3]の受取を終了するやいなや、次のプログラム命令Data[4]を受け取る状態にある。もし、フラッシュメモリ装置が非常に長いコアプログラム時間を有するならば、フラッシュメモリコントローラは、Data[4]のプログラム命令を発する前にメモリ装置106がプログラム動作を完了するまで待つ必要がある。フラッシュメモリ装置は、典型的に、フラッシュメモリコントローラにレディ状態の信号を提供し、プログラム動作がいつ完了したかを示す。
図8は、図6および図7に記載された高速プログラムシーケンスがプログラム命令Data[0]、Data[1]、Data[2]、Data[3],Data[4]を実行した後のフラッシュメモリ装置106、108、110および112のグラフィカルなファイル構造の例示である。図8に示すファイル構造は、装置106、108、112のメモリブロックがプログラム前に空であることを前提としている。これは、これらの装置の物理ページ0にページがプログラムされるためである。他方、メモリ装置110では、メモリブロックは、物理ページ0と1の中に他のデータを有することができる。それ故、Data[2]は、ブロックの次の利用可能なページにプログラムされ、これは物理ページ2である。図8に示すように、メモリ装置106の物理ページ1は、ここに示された高速プログラムシーケンスでプログラムされるべき最後のページである。次のプログラムシーケンスは、メモリ装置108の物理ページ1でデータのプログラムを開始し、図6に示したプログラムシーケンスで説明したときと同様の方法で続行される。それ故、フラッシュメモリシステム100の最大のプログラム速度は、連続的な直列に接続されたメモリ装置にプログラム命令が直列に発せられたときに得られる。言い換えれば、直列に相互接続されたフラッシュメモリシステムの最大の数のメモリ装置にデータが分配されるファイル構造は、最も高速なデータファイルのプログラムとなる。データは、必ずしも全てのメモリ装置において同じ物理ページ番号にプログラムされる必要はないことに留意すべきである。
高速プログラムは、フラッシュメモリシステム100を用いたシステムにとって利点であるが、あるシステムは、フラッシュメモリ装置100の最大の耐久性を必要とするかもしれない。図8に示すファイル構造は、主にフラッシュメモリ装置のブロック消去のアーキテクチャにより、全てのメモリ装置のプログラム/消去の耐久(wear)を最大にするものでない。例えば、もし、20ページのデータファイルが各メモリ装置の1つのブロックにインターリーブされてプログラムされるならば、すべての4つのメモリ装置は、データファイルを更新する前にブロック消去を実行する必要がある。対照的に、もし、すべての20ページが1つのメモリ装置の1つのブロックに蓄積されるならば、、そのブロックが消去される必要があるだけである。
それ故、本発明の他の実施例によれば、上記した高速プログラム制御方法は、プログラム/消去の損耗をできるだけ小さくするように適応され、あるいはプログラム性能およびプログラム/消去の損耗を最適化するように適応される。より具体的には、図4のフラッシュコントローラ112は、所定の基準に基づきプログラム性能とプログラム/消去の損耗を最適化するプログラム制御アルゴリズムを実行する。この所定の基準は、プログラムされるべきデータの特性やフラッシュメモリシステムのメモリ装置の特性を含む。データ特性は、プログラムされるべきデータのページ数を含み、メモリ装置の特性は、1つのブロックについてのページ数を含む。
図9は、高速および損耗レベル制御を有するフラッシュメモリシステムの多重フラッシュメモリ装置をプログラムする例を示すフローチャートである。このプログラム制御の実施例は、高速損耗レベルプログラム方法として参照される。損耗レベルは、フラッシュメモリシステムの寿命を延長するためのスキームを参照する。ここに記載した実施例は、種々のプログラムプロファイルを用いることにより、プログラムされるべきあらゆるデータファイルの性能と損耗レベルを最適化する。プログラムプロファイルは、概して特定のファイル格納構造を有するデータファイルのページを格納するためのプログラムシーケンスに対応する。最終的に、プログラムプロファイルは、フラッシュメモリシステムのフラッシュメモリ装置間にデータファイルのページを分配する。ここに開示した方法は、直列に接続されたメモリ装置のシステム内の、図4のフラッシュメモリコントローラ102のようなメモリコントローラによって実行可能である。
高速損耗レベルプログラム方法は、ステップ400で開始し、ここで、変数iは、フラッシュメモリシステムの各メモリ装置のブロック当たりのページ数にセットされ、変数jは、フラッシュメモリシステムのメモリ装置の数にセットされる。フラッシュメモリシステムのすべてのメモリ装置は、互いに同一であり、同じブロックサイズをもつと仮定する。この情報は、メモリコントローラにプログラムされる。ステップ402で、ページkの数からなるデータファイルがプログラムのためにメモリコントローラによって受け取られる。ステップ404へ続き、kがiより小さいかあるいは等しいかいなか(kがi以下か否か)を決定するために計算が成される。もし、kがiより小さいか等しいならば、データファイルは、メモリ装置の格納空間の1つのブロックより小さいかそれに等しいことを意味し、それから、ステップ406で1つのメモリ装置の1つのブロックにデータファイルの全てのkページがプログラムされる。これは、単一のファイル構造を有するプログラムプロファイルの例である。メモリコントローラは、1つもしくはそれ以上の選択パラメータに従いデータファイルがプログラムされる特定のメモリ装置を選択する。例えば、1つの選択パラメータは、残存するプログラム/消去サイクルの最高の数を有するメモリ装置であり、他の選択パラメータは、プログラムされるべき最後のメモリ装置を含む。
他方、もし、kがiよりも大きいならば、データファイルは、メモリ装置の格納空間の1つのブロックよりも大きなページを含むことを意味し、次に、方法はステップ408へ進む。ステップ408で、k/iがjより小さいかまたはこれに等しいか否か(k/iがj以下か否か)を決定するために計算が成される。k/iの計算は、整数のみを算出することに留意すべきである。本方法は、kデータを格納するために必要な最小のブロック数を決定し、整数と小数部を有する非整数の結果(すなわち、実数)は、整数より1つ大きなブロックが必要であることを示している。これは、公知の数学的な関数、例えば天井関数(ceiling function)によって成される。当業者は、天井関数が実数より小さくない一番小さい整数を戻すことを理解するであろう。他方、k/iからの直接的な整数の結果は、さらなる数学的な処理を必要としない。この観点から、k/iの結果への参照は、天井関数が適用されたものと仮定する。
もし、k/iの整数値が、j、フラッシュメモリシステムのメモリ装置の数よりも小さいならば、ステップ410において、データファイルのkページは、k/iメモリ装置間でインターリーブプログラムされる。これは、単一のファイル構造を有するプログラムプロファイルの別の例である。インターリーブプログラムは、図7の方法で前に記載したように進められる。現実的な例では、もし、i=32、j=4およびk=61ならば、k/i=1.90である。k/iは実数なので、1.90に適合された天井関数は、整数2を生じる。それ故、ステップ410において、すべてのk=61ページが2つのメモリ装置間でインターリーブプログラムされる。メモリコントローラは、フラッシュメモリシステムの中からいずれか2つのメモリ装置を選択し、それらは直接的に共に接続されているか、あるいは間接的に共に接続されている。2つの間接的に接続されたメモリ装置は、それらの装置間に接続された少なくとも1つのインターリーブするメモリ装置を有することができる。データファイルは2つのメモリ装置内にプログラムされるため、ページの約半分が1つのメモリ装置にプログラムされ、残りが他のメモリ装置に格納される。
もし、k/iが少なくともjであるシステム内のメモリ装置の数ならば、異なる最適化プログラムシーケンスが、データファイルの異なるサイズのグループをプログラムするために用いられる。具体的には、非常に大きなデータファイルは、より小さなデータファイルの多数のユニットとして取り扱われ、これらが上記したプログラムシーケンスのいずれか1つによりプログラムされる。ステップ412へ続き、各メモリ装置の1つのブロック内の全てのページ位置は、ステップ410のインターリーブされるプログラムシーケンスにより、データファイルのkページのj*iページでプログラムされる。ステップ414に続き、kページの数がそれをk−(j*i)に等しくセットすることにより更新される。それ故、プログラムされるべき残りのページ数が計算される。本方法は、ステップ404に戻り、更新された値kに基づき、決定ツリー処理およびプログラムシーケンスを繰り返す。概略すれば、本方法は、j*iページの各ユニットについて同じファイル構造を用いるデータファイルのj*iページの多重ユニットを反復してプログラムし、そして、異なるファイル構造を用いる残りのk−(j*i)ページをプログラムする。それ故、本方法は、データファイルについて多重ファイル構造からなるプログラムプロファイルを有する。
実用的な例は、この実施例を例示して用いられる。もし、i=32、j=4、k=192ならば、最初の128ページがステップ412に述べたようにすべてのメモリ装置間にプログラムされる。ステップ414で、kが192−(128)=64に更新される。それから、残りの64ページは、ステップ410に述べたように、2つのメモリ装置間にプログラムされる。上記したように、いずれか2つのメモリ装置が残りの64ページをプログラムするために選択される。ここに説明された実施例は、プログラムすることがkの再計算によって引き継がれる方法を例示するが、全体のシーケンスは、プログラム動作が上記計算を用いることにより開始する前に、前もってフラッシュコントローラにより決定することができる。プログラムされるべきデータファイルの最初のページがj*iページと仮定されるが、プログラムされるべき最初のページは、代わりにk−(j*i)ページであることができ、これは、j*iページの多重のユニットによって引き継がれる。
ここに説明された高速損耗レベルプログラム方法は、図4に示された実施例のような、単一のチャンネルを有するフラッシュメモリシステムについて説明した。前に説明した本発明の実施例は、2つ若しくはそれ以上のチャンネルを有するフラッシュメモリシステムにおいて実行される。このような代わりの実施例において、少なくとも2つのデータファイルが同時にプログラムされ、第1のデータファイルが一方のチャンネル、第2のデータファイルが他方のチャンネルを介してである。
さらに、本実施例は、単一のメモリバンクを有するメモリ装置での動作で説明をしてきが、勿論、2つ若しくはそれ以上のメモリバンクを有するメモリ装置を使用することができる。2つのメモリバンクでは、データの2ページを格納するための2つの利用可能なページバッファがある。多重バンクの装置構成において、幾つかのプログラムオプションが利用可能で有る。第1のオプションでは、1つのメモリ装置にプログラムされるべきデータのすべてのページは、メモリ装置の1つのバンク内の1つのブロックにプログラムされる。動作は、たった1つのメモリバンクを有するメモリ装置に類似している。2つ目のオプションでは、データファイルの2ページが1つのメモリ装置に同時にロードされ、すなわち、単一のプログラム命令である。これは、各メモリ装置が2ページを同時にプログラムするので、プログラムの処理能力を効果的に向上させる。第3のオプションでは、プログラム動作は、複数のメモリ装置のバンク間でインターリーブされる。例えば、2つのメモリ装置にプログラムするページは、次のシーケンスで開始する;装置1[バンク1]、装置2[バンク1]、装置1[バンク2]、および装置2[バンク2]。プログラムシーケンスは、2バンクより多いバンクをもつメモリ装置にとっても明らかであろう。
さらに、上記した高速損耗レベルプログラム方法は、直列接続された、あるいはディジーチェーンのメモリ装置を有するフラッシュメモリシステムについて説明したが、本実施例は、図1に示されたように、マルチドロップ構成のフラッシュシステムに適用することができる。これは、適切なメモリ装置をイネーブルし、かつ対応する命令データを異なる時間で共通バスに提供することによって行われる。
本発明の上記の実施例は、図4のフラッシュメモリシステムのプログラム動作がインターリーブされる例を示す。本発明の他の実施例によれば、インターリーブされるプログラム(書込み)および読み出し動作は、図4のフラッシュメモリシステムにより実行される。
図10は、図4のフラッシュメモリシステムについて高速インターリーブされる読み出しおよびプログラム動作を例示するタイミング図である。この例では、メモリ装置106、112がデータをプログラムされ、他方、メモリ装置108、110が読み出されたデータを提供する。時間期間t1の間、メモリ装置106は、プログラム命令Data[0]を受け取り、それから即座にデータをプログラムするためのコア内部シーケンスを開始する。時間期間t2の開始で、読み出し命令がメモリ装置108によって受け取られ、そして、内部のデータ転送動作(xfer)が開始される。内部のデータ転送動作は、データを読み出しかつデータレジスタをロードするために、例えば、20マイクロ秒かかり、その時間の後に、フラッシュコントローラは、時間期間t3の開始時にメモリ装置110に読み出し命令を発する。内部NOP期間500がメモリ装置108によって突入され、これにより、データレジスタからデータを出力する前に命令の貫通が下流のメモリ装置へなされる。
メモリ装置110は、読み出し命令を受け取った後に内部のデータ転送動作を開始する。しかしながら、メモリ装置108と110間の信号線が使用されない以上は、上流のメモリ装置108は、データレジスタのデータをメモリ装置110へ出力することを開始し、メモリ装置112を介してデータを通過させる。これは、例えば、シーケンシャルな方法で行われる。時間期間t3の終わりに、メモリ装置108は、すべての読み出したデータの出力を完了し、これにより、メモリ装置110が時間期間t4の開始時に読み出したデータの出力を開始することを可能にする。メモリ装置110は、メモリ装置108がデータの出力を完了するまでデータを出力することができないので、内部NOP期間502がなる。時間期間t4の終わりに、メモリ装置110と112間の信号線は、メモリ装置110からのすべてのデータがメモリ装置112を介して出力されたので、使用されない。それ故、時間期間t5の始まりに、メモリ装置112は、プログラム命令Data[1]を受け取る。
インターリーブされた読み出しおよびプログラム動作を例示したが、インテーリーブされる読み出し、プログラム、消去の動作は、どのような組合せであっても実行することができる。
上記した高速インテーリーブプログラム方法は、直列に接続されたメモリ装置を有するフラッシュメモリシステムのプログラム性能を最大にするために用いられる。高速インターリーブプログラムは、あらゆるサイズのデータファイルにも適用される。しかしながら、すべてのメモリ装置の耐久性を改善するため、高速損耗レベルプログラム方法は、データファイルのサイズに基づくファイル構造を有するデータファイルのページを分配するために使用される。実施例は、フラッシュメモリ装置を対象としたが、本発明の実施例は、データファイルのページが少なくとも2つのメモリ装置にプログラムされあるいは書き込まれる他のメモリ装置に適用可能である。
上記記載は説明のために、本発明の実施例の完全な理解を提供するように多数の詳細なことを設定した。しかしながら、これらの具体的な詳細なことは本発明を実施するために要求されるものではないことは当業者には明らかであろう。他の例では、公知の電気的な構造や回路が本発明の障害とならないようにブロック図の形態で示された。ここに説明された本発明の実施例がソフトウエアルーチン、ハードウエア回路、ファームウエア、あるいはそれらの組合せとして実行されるか否かに関して、具体的な詳細は条件とされない。
本発明の実施例は、機械が読み取り可能な媒体(コンピュータが読み取り可能な媒体、プロセッサが読み取り可能な媒体、あるいはコンピュータが読み取り可能である埋め込まれたプログラムコードを有するコンピュータが利用可能である媒体)に格納されたソフトウエア製品として表されることができる。機械が読み取り可能な媒体は、ディスケット、コンパクトディスク読み取り専用メモリ(CD−ROM)、メモリ装置(揮発性または不揮発性)、あるいは同様の格納メカニズムを含む磁気、光学、あるいは電気的な格納媒体を含む、適切な実体のある媒体であることができる。機械が読み取り可能な媒体は、実行されるとき、プロセッサが本発明の実施例による方法のステップを実行する、種々の命令セット、コードシーケンス、コンフィギュレーション情報、あるいは他のデータを含むことができる。当業者は、ここに説明された発明を実行するための他の命令や動作もまた機械が読み取り可能な媒体に格納され得ることを理解しよう。機械が読み取り可能な媒体から実行するソフトウエアは、説明されたタスクを実行するために回路とインターフェースすることができる。
本発明の上記した実施例は、例としてのみ意図されたものである。代替、変更、変形は、ここに添付された特許請求の範囲によって唯一規定される、発明の範囲から逸脱することなく当業者によってもたらされる。
従来のフラッシュメモリシステムのブロック図である。 従来のNANDフラッシュメモリコアの概略図である。 フラッシュメモリシステムの一般的なファイル構造の例示である。 本発明の実施例によるフラッシュメモリシステムのブロック図である。 本発明の実施例による図4のフラッシュコントローラにより発せられたプログラム命令のタイミング図である。 図4のフラッシュメモリシステムの各メモリ装置により受け取られたプログラム命令を示すタイミング図である。 本発明の実施例による高速インターリーブプログラム方法を例示するフローチャートである。 図7の高速インターリーブプログラム方法から生じる図4のフラッシュメモリシステムのファイル構造の図式の例示である。 本発明の実施例による高速損耗レベルプログラム方法を例示するフローチャートである。 インターリーブプログラムと読出し動作を示すタイミング図である。

Claims (6)

  1. 複数のフラッシュメモリ装置を有するフラッシュメモリシステムの高速損耗レベリングのプログラム方法であって、
    i) kページを有するデータファイルを受け取り、kページは0よりも大きい整数であり、
    ii) z=k/iの天井関数を計算することにより、フラッシュメモリシステムの構成パラメータとkのサイズに対応するプログラムプロファイルを選択し、当該構成パラメータは、jのフラッシュメモリ装置を含み、jのフラッシュメモリ装置の各々はブロックにつきiページを有し、iとjは、0よりも大きい整数であり、
    iii) zがjよりも大きいとき、多重ファイル構造を含むプログラムプロファイルに従い、複数のフラッシュメモリ装置の少なくとも2つの各々にkページのデータファイルのkページの少なくとも1つをプログラムするものであり、前記多重ファイル構造は、j*iページのデータファイルのmユニットをjのフラッシュメモリ装置に格納すること、およびzがjより小さいか等しいとき、k−(m*(j*i))ページのデータファイルをjのフラッシュメモリ装置のzのブロックに格納することを含み、ここで、mは0よりも大きい整数である、プログラム方法。
  2. 前記プログラムするステップは、j*iページのデータファイルをプログラムするためjのフラッシュメモリ装置の各々にプログラム命令を連続的に提供することを含み、各プログラム命令は、kページの少なくとも1つをプログラムするものである、請求項1に記載の方法。
  3. 前記プログラムするステップは、k−(m*(j*i))ページをプログラムするためzのフラッシュメモリ装置の各々にプログラム命令を連続的に提供することを含み、各プログラム命令は、kページの少なくとも1つをプログラムするものである、請求項2に記載の方法。
  4. 複数のフラッシュメモリ装置の少なくとも2つは、互いに直列に接続される、請求項1に記載の方法。
  5. 複数のフラッシュメモリ装置の少なくとも2つの内の第1のフラッシュメモリ装置は、第1の命令に応答して第1のプログラム動作を実行し、複数のフラッシュメモリ装置の少なくとも2つの内の第2のフラッシュメモリ装置は、第1のフラッシュメモリ装置が第1の動作を実行している間に、第2の命令に応答して第2のプログラム動作を開始する、請求項4に記載の方法。
  6. 前記第2の命令は、第2のフラッシュメモリ装置が第2のプログラム動作を開始する前に、第1のフラッシュメモリ装置を介して第2のフラッシュメモリ装置に渡される、請求項5に記載の方法。
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