JP5200914B2 - 半導体メモリおよびシステム - Google Patents

Description

本発明は、エラー訂正回路を有する半導体メモリに関する。

一般に、エラー訂正回路を有する半導体メモリは、読み出しサイクル時間および書き込みサイクル時間が長い。例えば、データ端子に供給される書き込みデータのビット数が、メモリセルに書き込まれるデータのビット数より少ない半導体メモリでは、書き込み動作において、メモリセルから読み出されるデータを利用しなくてはならない。この種の半導体メモリにエラー訂正機能を搭載するとき、書き込み動作において、メモリセルからの読み出しデータのエラー訂正の処理と、一部のビットを読み出しデータで置き換えた書き込みデータのパリティデータを生成する処理とを行う必要がある。

エラー訂正機能を有する半導体メモリのアクセスサイクル時間を短縮するためには、アクセス動作中、またはアクセス動作の合間にエラー訂正を行う必要がある。例えば、半導体メモリにパイプライン機能が設けられ、データが書き込まれている間に次にデータのエラーが訂正される（例えば、特許文献１参照）。また、半導体メモリにレイトライト機能が設けられ、データが書き込まれている間に次にデータのエラーが訂正される。（例えば、特許文献２参照）。バースト動作機能を有する半導体メモリでは、データがメモリセルに入出力されないクロックサイクルを利用して、メモリセル内のデータのエラーが訂正される（例えば、特許文献３参照）。あるいは、読み出しレイテンシ期間にデータのエラーが訂正される（例えば、特許文献４参照）。
特開２００６−２４４６３２号公報 特開２００４−２１３７１９号公報 特開２００５−４９４７号公報 特開２００５−２５８２７号公報

しかしながら、パイプライン機能やレイトライト機能を設けることで、半導体メモリのチップサイズは大きくなる。また、アクセス要求毎にメモリセルにデータを入出力する半導体メモリは、バースト動作機能を有する半導体メモリと異なり、エラーを訂正するための空き時間を確保できない。

本発明の目的は、エラー訂正機能を有する半導体メモリにおいて、チップサイズを大きくすることなくアクセスサイクル時間を短縮することである。

半導体メモリは、コア回路と、書込みデータをラッチして書込みデータをコア回路に供給するデータラッチ回路とを備え、エラー訂正機能を有する。データラッチ回路は、書込みデータをラッチする第１ラッチ回路と、第１ラッチ回路の出力をラッチする第２ラッチ回路と、第２ラッチ回路の出力をラッチする第３ラッチ回路とを有する。パリティデータは、第２ラッチ回路の出力に基づいて生成される。

第３ラッチ回路に供給される書込みデータを用いてパリティデータを生成することで、パリディデータの生成タイミングを早くでき、パリティデータをコア回路に早く書き込むことができる。この結果、エラー訂正機能を有する半導体メモリのアクセスサイクル時間を短縮できる。

以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付いている信号は、負論理を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリは、ＳＤＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、アドレスバッファ１０、コマンドデコーダ１２、クロックバッファ１４、コア制御部１６、データ出力バッファ１８、データ入力バッファ２０、マスク情報ラッチ部２２、読み出しパリティ生成部２４、シンドローム生成部２６、シンドロームデコーダ２８、エラー訂正部３０、読み出しデータバッファ部３２、読み出しデータラッチ部３４、書き込みデータラッチ部３６、書き込みパリティ生成部３８およびメモリコア４０を有している。半導体メモリＭＥＭは、リフレッシュ動作を自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本実施形態では、フレッシュ動作に関係する回路および動作は記載を省略する。以降の実施形態も同様である。

アドレスバッファ１０は、アドレス端子を介してアドレス信号ＡＤを受け、受けたアドレス信号をロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤとしてメモリコア４０に出力する。アドレスバッファ１０は、ロウアドレスラッチ信号ＲＡＬＴＺに同期して受けるアドレス信号ＡＤをロウアドレス信号ＲＡＤとして出力する。アドレスバッファ１０は、コラムアドレスラッチ信号ＣＡＬＴＺに同期して受けるアドレス信号ＡＤをコラムアドレス信号ＣＡＤとして出力する。半導体メモリＭＥＭは、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを共通のアドレス端子ＡＤを用いて異なるタイミングで受けるアドレスマルチプレクスタイプである。

コマンドデコーダ１２は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けた信号を解読し、メモリコア４０を動作させるための内部コマンド信号を出力する。コマンド信号ＣＭＤは、例えば、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよび書き込みイネーブル信号／ＷＥを含む。内部コマンド信号は、アクティブ信号ＡＣＴＶ、読み出し信号ＲＤ、書き込み信号ＷＲ、プリチャージ信号ＰＲＥ、ロウアドレスラッチ信号ＲＡＬＴＺおよびコラムアドレスラッチ信号ＣＡＬＴＺを含む。

クロックバッファ１４は、クロック端子を介してクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、クロックに同期して動作する回路に供給される。

コア制御部１６は、アクティブコマンド信号ＡＣＴＶ、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲおよびプリチャージコマンド信号ＰＲＥに応じて、メモリコア４０の動作を制御する制御信号ＣＴＬを出力する。制御信号ＣＴＬは、書き込みコラム信号ＷＣＬおよび読み出しコラム信号ＲＣＬを含む。特に限定されないが、コア制御部１６は、半導体メモリＭＥＭの動作仕様を設定するモードレジスタを含む。モードレジスタは、コマンドデコーダ１２によりコマンド信号ＣＭＤの論理レベルがデコードされ、モードレジスタコマンドが認識されたときに、アドレスバッファ１０からのアドレス信号に応じて設定される。例えば、モードレジスタによりバースト長が設定される。

データ出力バッファ１８は、読み出し動作時に、メモリコア４０から出力され、エラー訂正された読み出しデータＲＤＴ０を共通バスＣＤＢを介して受け、受けたデータをデータ端子ＤＱに出力する。データ入力バッファ２０は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受け、受けたデータを共通バスＣＤＢを介して書き込みデータＷＤＴ０として出力する。読み出し動作は、図３に示すメモリコントローラＭＣＮＴから供給される読み出しコマンドに応答して実行される。書き込み動作は、メモリコントローラＭＣＮＴから供給される書き込みコマンドに応答して実行される。

マスク情報ラッチ部２２は、クロック信号ＩＣＬＫに同期してデータマスク信号ＤＭをラッチし、ラッチした信号をデータマスク信号ＭＤＴとして出力する。例えば、データマスク端子ＤＭは、４ビットのデータ端子ＤＱ毎に設けられる。データ端子ＤＱが３２ビットのとき、データマスク端子ＤＭは８ビットである。データマスク信号ＤＭが高レベルのとき、対応するデータ端子ＤＱに供給される書き込みデータはマスクされる。マスクされた書き込みデータの代わりに、メモリコア４０から読み出されエラー訂正されたデータがメモリセルＭＣに書き込まれる。

読み出しパリティ生成部２４は、書き込み動作時および読み出し動作時に、レギュラーメモリセルアレイＲＡＲＹから読み出される読み出しデータＲＤＴを用いて読み出しパリティデータＲＰ１を生成する。シンドローム生成部２６は、書き込み動作時および読み出し動作時に、読み出しパリティデータＲＰ１とパリティメモリセルアレイＰＡＲＹから読み出される読み出しパリティデータＲＰとを用いて、読み出しデータのエラー情報を含むシンドロームＳＹＮを生成する。

シンドロームデコーダ２８は、シンドロームＳＹＮに基づいて読み出しデータ中のエラービットを示すエラービットＥＲＲＢを生成する。エラー訂正部３０は、読み出しデータＲＤＴに含まれるエラーを、エラービットＥＲＲＢを用いて訂正し、訂正した読み出しデータ信号を訂正読み出しデータＣＲＤＴとして出力する。

読み出しデータバッファ部３２は、読み出し動作時に、読み出し制御信号ＲＤＺに同期して、訂正読み出しデータＣＲＤＴを読み出しデータＲＤＴ０として共通バスＣＤＢに出力する。読み出しデータラッチ部３４は、書き込み動作時に、コア制御部１６からの書き込み訂正ラッチ信号ＷＲＣＬＺに同期して、訂正読み出しデータＣＲＤＴをラッチし、ラッチした信号を訂正読み出しデータＬＣＲＤＴとして出力する。訂正読み出しデータＬＣＲＤＴの一部は、データマスク信号ＤＭに応じてマスクされる書き込みデータの代わりにメモリコア４０に書き込まれる。

書き込みデータラッチ部３６は、書き込み動作時に、訂正読み出しデータＬＣＲＤＴのうち高レベルのデータマスクビットＭＤＴに対応するビットデータを選択し、書き込みデータＷＤＴ０のうち低レベルのデータマスクビットＭＤＴに対応するビットデータを選択する。書き込みデータラッチ部３６は、選択したデータを書き込みデータラッチ信号ＰＷＤＬＺ、ＷＤＬＺに同期して順次にラッチし、ラッチしたデータを書き込みデータＰＷＤＴ、ＷＤＴとして出力する。例えば、書き込みデータラッチ信号ＰＷＤＬＺは、クロック信号ＣＬＫの立ち上がりエッジに同期してコア制御部１６により生成される。書き込みデータラッチ信号ＷＤＬＺは、クロック信号ＣＬＫの立ち下がりエッジに同期してコア制御部１６により生成される。

書き込みパリティ生成部３８は、書き込みデータＰＷＤＴの書き込みパリティデータＷＰを生成し、パリティメモリセルアレイＰＡＲＹに出力する。書き込みパリティデータＷＰは、パリティメモリセルＰＭＣに書き込まれる。

メモリコア４０は、レギュラーメモリセルアレイＲＡＲＹ、パリティメモリセルアレイＰＡＲＹ、ロウ制御部ＲＣＴＬ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。

メモリセルアレイＲＡＲＹ、ＰＡＲＹは、記憶容量が異なることを除き、互いに同じ回路である。メモリセルアレイＲＡＲＹ、ＰＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣ（またはＰＭＣ）と、図の横方向に並ぶメモリセルＭＣ（またはＰＭＣ）の列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データ端子ＤＱで受ける書き込みデータを保持するレギュラーメモリセルである。メモリセルＰＭＣは、書き込みデータのパリティデータを保持するパリティメモリセルである。

メモリセルＭＣ、ＰＭＣは、共通のワード線ＷＬに接続されている。各メモリセルＭＣ、ＰＭＣは、互いに同じ回路であり、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。

ロウ制御部ＲＣＴＬは、ロウデコーダおよびワード線ドライバを有している。ロウデコーダは、ロウアドレス信号ＲＡＤをデコードし、ロウデコード信号を生成する。ワード線ドライバは、ロウデコード信号に応じて選択されるワード線ＷＬを高レベルに設定する。

プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬ、／ＢＬをプリチャージ電圧に設定する。センスアンプＳＡは、メモリセルアレイＡＲＹのアクティブ期間およびリフレッシュ動作期間に動作し、ビット線ＢＬ、／ＢＬの電圧差を増幅する。

コラムデコーダＣＤＥＣは、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのデコード信号に応じて、メモリセルＭＣ、ＰＭＣに接続された所定のビット線対ＢＬ、／ＢＬをリードアンプＲＡまたはライトアンプＷＡに接続する。

リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力されるレギュラー読み出しデータＲＤＴおよび読み出しパリティデータＲＰを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、レギュラー書き込みデータＷＤＴおよびパリティ書き込みデータＷＰを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図２は、図１に示した書き込みデータラッチ部３６の例を示している。図２は、書き込みデータＷＤＴ０の１ビットに対応する回路を示している。データ端子ＤＱが３２ビットのとき、書き込みデータラッチ部３６は、３２個の図２の回路を有する。書き込みデータラッチ部３６は、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４およびラッチ回路ＬＴ１、ＬＴ２、ＬＴ３を有している。ラッチ回路ＬＴ１−３は、訂正読み出しデータ線ＬＣＲＤＴと書き込みデータ線ＷＤＴの間に直列に配置されている。スイッチ回路ＳＷ１は、ラッチ回路ＬＴ１−２の間に配置されている。スイッチ回路ＳＷ２は、ラッチ回路ＬＴ２−３の間に配置されている。スイッチ回路ＳＷ３は、訂正読み出しデータ線ＬＣＲＤＴとラッチ回路ＬＴ１の間に配置されている。スイッチ回路ＳＷ４は、書き込みデータＷＤＴ０を伝達する共通バスＣＤＢとラッチ回路ＬＴ１の間に配置されている。

特に限定されないが、ラッチ回路ＬＴ１−３は、入力と出力を互いに接続した２つのＣＭＯＳインバータを有している。スイッチ回路ＳＷ１−４は、ＣＭＯＳトランスファーゲートを有する。スイッチ回路ＳＷ１は、書き込みデータラッチ信号ＰＷＤＬＺが高レベルの期間にオンする。スイッチ回路ＳＷ２は、書き込みデータラッチ信号ＷＤＬＺが低レベルの期間にオンする。スイッチ回路ＳＷ３は、書き込みデータラッチ信号ＰＷＤＬＺおよび対応するデータマスクビットＭＤＴがともに高レベルの期間にオンする。スイッチ回路ＳＷ４は、書き込みデータラッチ信号ＰＷＤＬＺが低レベルの期間にオンする。

スイッチ回路ＳＷ４は、書き込み動作時に一時的にオンする。書き込みデータＷＤＴ０がマスクされるときに、スイッチ回路ＳＷ４がオフするのと同時にスイッチ回路ＳＷ３がオンする。これにより、書き込みデータＷＤＴ０または訂正読み出しデータＬＣＲＤＴがラッチ回路ＬＴ１にラッチされる。ラッチ信号ＰＷＤＬＺ、ＷＤＬＺの生成タイミングは、図４に示す。

図３は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、システムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。

システムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。システムＳＹＳの形態がプリント基板のとき、半導体メモリＭＥＭは、単一のパッケージに封入されていてもよい。

例えば、ＳｏＣは、半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。図１に示したクロック信号ＣＬＫは、ＳｏＣ内の各デバイスに供給される。クロック信号ＣＬＫは、メモリコントローラＭＣＮＴから半導体メモリＭＥＭに供給されてもよい。

ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、ＣＰＵからの指示に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＤＱおよびデータマスク信号ＤＭを出力し、半導体メモリＭＥＭから読み出しデータ信号ＤＱを受ける。

ＣＰＵは、フラッシュメモリＦＬＡＳＨをアクセスするために、読み出しパケット（読み出しアクセス要求）、書き込みパケット（書き込みアクセス要求）および消去パケット（消去要求）をメモリコントローラＦＣＮＴに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからの指示に応じて、コマンド信号ＣＭＤおよび書き込みデータ信号ＤＴをフラッシュメモリＦＬＡＳＨに出力し、読み出しデータ信号ＤＴおよびビジー信号ＢＳＹをフラッシュメモリＦＬＡＳＨから受ける。アドレス信号は、データ線ＤＴを介してフラッシュメモリＦＬＡＳＨに伝達される。

なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。このとき、ＣＰＵは、メモリコントローラとして動作する。

図４は、図１に示した半導体メモリＭＥＭの書き込み動作の例を示している。この例では、半導体メモリＭＥＭは、書き込みコマンドＷＲを受け、書き込み動作を実行する（図４（ａ））。このとき、書き込みデータ（Ｗ０、Ｗ１、Ｗ２）がクロック信号ＣＬＫに同期して連続して半導体メモリＭＥＭに供給される。データの書き込み数は、例えば、モードレジスタに設定されたバースト長に応じて決まる。書き込みコマンドＷＲおよび書き込みデータＷ０−２は、図３に示したメモリコントローラＭＣＮＴにより半導体メモリＭＥＭに出力される。

図１に示したコア制御部１６は、書き込みコマンドＷＲを受けたクロック信号ＣＬＫおよびその後のクロック信号ＣＬＫに同期して読み出しコラム信号ＲＣＬを順次に出力する（図４（ｂ））。読み出しコラム信号ＲＣＬの生成回数は、バースト長に応じて決まる。メモリコア４０は、読み出しコラム信号ＲＣＬ（０）に同期して読み出しデータを出力する。読み出しデータはエラー訂正部３０により訂正される。図１に示した読み出しデータラッチ部３４は、エラーが訂正された読み出しデータを訂正読み出しデータＬＣＲＤＴ（Ｒ０）として出力する（図４（ｃ））。

半導体メモリＭＥＭは、データマスク端子ＤＭおよびデータ端子ＤＱで、マスクデータＭ０および書き込みデータＷ０を受ける。マスクデータＭ０は、データマスク信号ＭＤＴとしてライトデータラッチ部３６に供給される（図４（ｄ））。書き込みデータＷ０は、書き込みデータＷＤＴ０としてライトデータラッチ部３６に供給される（図４（ｅ））。

書き込みデータラッチ信号ＰＷＤＬＺが低レベルの間、図２に示したスイッチ回路ＳＷ４がオンし、書き込みデータＷ０がラッチ回路ＬＴ１に転送される。ラッチ回路ＬＴ１は、出力ノードＷＤＴ１に書き込みデータＷ０を出力する（図４（ｆ））。なお、この例では、マスクデータＭ０−２は、いずれも低レベルである。このため、図２に示したスイッチ回路ＳＷ３は、書き込みデータラッチ信号ＰＷＤＬＺが高レベルに変化してもオンせず、ラッチ回路ＬＴ１に保持された書き込みデータＷ０は書き換えられない。出力ノードＷＤＴ１の波形に示した破線のＸ印は、マスクデータＭ０−２が高レベルのときに、ラッチ回路ＬＴ１内のデータが訂正読み出しデータＬＣＲＤＴに書き換えられることを示している。

書き込みデータラッチ信号ＰＷＤＬＺの高レベルへの変化により、スイッチ回路ＳＷ１がオンし、書き込みデータＷ０がラッチ回路ＬＴ２に転送される。ラッチ回路ＬＴ２は、書き込みデータＷ０を書き込みデータＰＷＤＴとして出力する（図４（ｇ））。書き込みデータラッチ信号ＰＷＤＬＺの立ち下がりエッジに同期してスイッチ回路ＳＷ１がオフし、ラッチ回路ＬＴ２に保持された書き込みデータＷ０が確定する（図４（ｈ））。

図１に示した書き込みパリティ生成部３８は、書き込みデータＰＷＤＴを受けて、ラッチ回路ＬＴ３が書き込みデータＷＤＴを出力する前に書き込みパリティデータＷＰの生成を開始する（図４（ｉ））。この実施形態では、ラッチ回路ＬＴ３に転送される書き込みデータＷＤＴを待つ必要がないため、書き込みパリティデータＷＰを早く生成できる。書き込みデータラッチ信号ＷＤＬＺが低レベルの間、スイッチ回路ＳＷ２がオンし、書き込みデータＷ０がラッチ回路ＬＴ３に転送される。ラッチ回路ＬＴ３は、書き込みデータＷ０を書き込みデータＷＤＴとして出力する（図４（ｊ））。

コア制御部１６は、例えば、書き込みコマンドＷＲを受けたクロック信号ＣＬＫの次のクロック信号ＣＬＫの立ち下がりエッジに応答して書き込みデータラッチ信号ＷＤＬＺおよび書き込みコラム信号ＷＣＬを所定期間だけ高レベルに変化する（図４（ｋ、ｌ））。すなわち、書き込みデータラッチ信号ＷＤＬＺおよび書き込みコラム信号ＷＣＬは、クロック信号ＣＬＫに同期して生成される。例えば、書き込みデータラッチ信号ＷＤＬＺおよび書き込みコラム信号ＷＣＬの波形は、互いに同じである。

書き込みデータラッチ信号ＷＤＬＺの立ち上がりエッジに同期してスイッチ回路ＳＷ２はオフし、ラッチ回路ＬＴ３に保持された書き込みデータＷ０が確定する（図４（ｍ））。書き込みデータラッチ信号ＷＤＬＺの高レベル期間にスイッチ回路ＳＷ２はオフするため、書き込みコラム信号ＷＣＬの高レベル期間（メモリセルＭＣ、ＰＭＣへの書き込み期間）に、次の書き込みデータがラッチ回路ＬＴ３に転送されることを防止できる。これにより、書き込みコラム信号ＷＣＬの高レベル期間に、次の書き込みデータＷ１が書き込みデータＷＤＴとして出力されることを防止でき、半導体メモリＭＥＭの誤動作を防止できる。

書き込みパリティデータＷＰ（ＷＰ０）の生成は、書き込みコラム信号ＷＣＬが高レベルに変化する前に完了している。このため、書き込みコラム信号ＷＣＬの高レベル期間に、書き込みデータＷＤＴ（Ｗ０）および書き込みパリティデータＷＰ（ＷＰ０）は、レギュラーメモリセルＭＣおよびパリティメモリセルＰＭＣにそれぞれ書き込まれる（図４（ｎ））。書き込みコラム信号ＷＣＬは、バースト長に対応する数だけ生成され、上述と同様に、書き込みデータＷＤＴおよび書き込みパリティデータＷＰがメモリセルＭＣ、ＰＭＣにそれぞれ書き込まれる（図４（ｏ、ｐ））。図では、４番目の書き込みコラム信号ＷＣＬのパルスを省略している。

この実施形態では、書き込みコラム信号ＷＣＬの立ち上がりエッジに対する書き込みパリティデータＷＰのセットアップ時間ＴＳは十分に余裕があるため、クロック信号ＣＬＫの周波数を高くできる。この結果、書き込みサイクル時間を短縮できる。

図５は、別の半導体メモリの書き込み動作の例を示している。この半導体メモリでは、図１に示した書き込みパリティ生成部３８に対応する回路は、書き込みデータＰＷＤＴではなく、書き込みデータＷＤＴを用いて書き込みパリティデータＷＰを生成する（図５（ａ））。その他の波形は、図４と同じである。書き込みデータＷＤＴから書き込みパリティデータＷＰを生成することで、書き込みパリティデータＷＰの生成は、図４に示したタイミングより遅れる。書き込みコラム信号ＷＣＬの立ち上がりエッジに対する書き込みパリティデータＷＰのセットアップ時間ＴＳは短くなる。したがって、書き込みデータＷＤＴを書き込みパリティデータＷＰが用いて生成されるとき、クロック信号ＣＬＫの周波数を高くできない。この結果、書き込みサイクル時間を短縮できない。

図６は、図１に示した半導体メモリＭＥＭの書き込み動作の別の例を示している。図４との違いは、半導体メモリＭＥＭに供給されるクロック信号ＣＬＫの高レベル期間が長いことである。すなわち、図６は、クロック信号ＣＬＫのデューティ比が高いときの半導体メモリＭＥＭの書き込み動作を示している。波形に示したＬ字状の破線は、図４に示したタイミングを示している。

クロック信号ＣＬＫの立ち下がりエッジが遅れるとき、書き込みデータラッチ信号ＰＷＤＬＺ、ＷＤＬＺおよび書き込みコラム信号ＷＣＬの立ち下がりエッジも遅れる（図６（ａ、ｂ、ｃ））。書き込みデータラッチ信号ＷＤＬＺが高レベルの期間に図２に示したスイッチ回路ＳＷ２はオフする。このため、書き込み動作には影響しないが、２番目以降の書き込みデータＷ１、Ｗ２の書き込みデータ線ＷＤＴへの出力は遅くなる（図６（ｄ、ｅ））。

図４と同様に、ラッチ回路ＬＴ２は、書き込みデータラッチ信号ＰＷＤＬＺの立ち上がりエッジに同期して書き込みデータＰＷＤＴの出力を開始する（図６（ｆ））。書き込みデータＰＷＤＴを用いて生成される書き込みパリティデータＷＰの波形は、図４と同じである。書き込みパリティデータＷＰは、書き込みデータＷＤＴより前に生成される書き込みデータＰＷＤＴを用いて生成される。このため、書き込みパリティデータＷＰの確定期間を、書き込みデータＷＤＴの確定期間とほぼ同じにできる。したがって、書き込みコラム信号ＷＣＬの立ち下がりエッジに対する書き込みパリティデータＷＰのホールド時間ＴＨは、書き込みコラム信号ＷＣＬのパルス幅が長くなっても、書き込みデータＷＤＴのホールド時間ＴＨと同様に確保できる。

図７は、別の半導体メモリの書き込み動作の別の例を示している。この半導体メモリでは、図１に示した書き込みパリティ生成部３８に対応する回路は、書き込みデータＰＷＤＴではなく、書き込みデータＷＤＴを用いて書き込みパリティデータＷＰを生成する（図７（ａ））。その他の波形は、図６と同じである。クロック信号ＣＬＫのデューティ比は高く、クロック信号ＣＬＫの立ち下がりエッジは後ろにずれている。

クロック信号ＣＬＫの立ち下がりエッジが遅れるとき、書き込みデータラッチ信号ＷＤＬＺの立ち下がりエッジも遅れる（図７（ｂ））。書き込みデータラッチ信号ＷＤＬＺの高レベル期間に、図２に示したスイッチ回路ＳＷ２はオフする。このため、２番目以降の書き込みデータＷ１、Ｗ２の書き込みデータ線ＷＤＴへの出力は遅くなる（図７（ｃ、ｄ））。書き込みパリティデータＷＰは、書き込みデータＷＤＴを用いて生成されるため、２番目以降の書き込みパリティデータＷＰ（ＷＰ１、ＷＰ２）の生成タイミングは遅くなる（図７（ｅ、ｆ））。これにより、書き込みコラム信号ＷＣＬの立ち上がりエッジに対する書き込みパリティデータＷＰ（ＷＰ１、ＷＰ２）のセットアップ時間ＴＳは少なくなる。セットアップ時間ＴＳが不足するとき、クロック信号ＣＬＫの周波数を低くする必要がある。

図８は、別の書き込みデータラッチ部の例を示している。この例では、図２に示したデータラッチ部３６からスイッチ回路ＳＷ２およびラッチ回路ＬＴ３が削除されている。書き込みパリティデータＷＰを生成するための書き込みデータＰＷＤＴは、書き込みデータＷＤＴと同時にラッチ回路ＬＴ２から出力される。その他の構成は、図２と同じである。

図９は、図８に示した書き込みデータラッチ部を有する半導体メモリの書き込み動作の例を示している。この例は、書き込みデータラッチ信号ＷＤＬＺがないこと、および書き込みデータＷＤＴが書き込みデータＰＷＤＴと同じタイミングで出力されることを除き、図５と同じである。

書き込みデータラッチ部が図２に示したスイッチ回路ＳＷ２およびラッチ回路ＬＴ３を持たないとき、書き込みコラム信号ＷＣＬの高レベル期間に、次の書き込みデータＷ１、Ｗ２が書き込みデータ線ＷＤＴに転送されてしまう（図９（ａ、ｂ））。これにより、半導体メモリＭＥＭは誤動作する。これを防止するために、図２に示したスイッチ回路ＳＷ２およびラッチ回路ＬＴ３が必要になる。

以上、この実施形態では、直列に接続されたラッチ回路ＬＴ１−３を、書き込みデータをラッチする書き込みデータラッチ回路３６内に設けた。書き込みパリティデータＷＰを生成するための書き込みデータＰＷＤＴを、書き込みデータＷＤＴをラッチするラッチ回路ＬＴ３に供給される書き込みデータＰＷＤＴを用いて生成した。これにより、書き込みパリティデータＷＰの生成タイミングを早くでき、書き込みパリティデータＷＰをパリティメモリセルＰＭＣに早く書き込むことができる。書き込みパリティデータＷＰを速く生成するために特別の回路は不要である。この結果、チップサイズを大きくすることなく半導体メモリＭＥＭの書き込みサイクル時間を短縮できる。

一般に、データマスク機能とエラー訂正機能とを有する半導体メモリでは、書き込みサイクル時間の実力値は、読み出しサイクル時間の実力値より長い。しかし、システムＳＹＳの使い勝手を向上するため、書き込みサイクル時間と読み出しサイクル時間の仕様（アクセスサイクル時間）は、互いに等しく設定されている。したがって、書き込みサイクル時間を短くすることで、読み出しサイクル時間の仕様も短くできる。この結果、半導体メモリＭＥＭのアクセスサイクル時間を短縮できる。

なお、上述した実施形態は、ＳＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、擬似ＳＲＡＭあるいはＳＲＡＭに適用してもよい。上述した実施形態は、一般に、データマスク機能とエラー訂正機能とを有する半導体メモリに適用できる。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示した書き込みデータラッチ部の例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリの書き込み動作を示している。 別の半導体メモリの書き込み動作の例を示している。 図１に示した半導体メモリの書き込み動作の別の例を示している。 別の半導体メモリの書き込み動作の別の例を示している。 別の書き込みデータラッチ部の例を示している。 図８に示した書き込みデータラッチ部を有する半導体メモリの書き込み動作の例を示している。

符号の説明

１０‥アドレスバッファ；１２‥コマンドデコーダ；１４‥クロックバッファ；１６‥コア制御部；１８‥データ出力バッファ；２０‥データ入力バッファ；２２‥マスク情報ラッチ部；２４‥読み出しパリティ生成部；２６‥シンドローム生成部；２８‥シンドロームデコーダ；３０‥エラー訂正部；３２‥読み出しデータバッファ部；３４‥読み出しデータラッチ部；３６‥書き込みデータラッチ部；３８‥書き込みパリティ生成部；４０‥メモリコア；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ；ＤＭ‥データマスク信号；ＦＣＮＴ‥メモリコントローラ；ＦＬＡＳＨ‥フラッシュメモリ；ＬＴ１、ＬＴ２、ＬＴ３‥ラッチ回路；ＭＣ‥レギュラーメモリセル；ＭＣＮＴ‥メモリコントローラ；
ＭＥＭ‥半導体メモリ；ＰＡＲＹ‥パリティメモリセルアレイ；ＰＭＣ‥パリティメモリセル；ＰＲＥ‥プリチャージ回路；ＰＷＤＬＺ‥書き込みデータラッチ信号；ＰＷＤＴ‥書き込みデータ；ＲＡ‥リードアンプ；ＲＡＲＹ‥レギュラーメモリセルアレイ；ＲＣＴＬ‥ロウ制御部；ＳＡ‥センスアンプ；ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４‥スイッチ回路；ＳＹＳ‥システム；ＷＡ‥ライトアンプ；ＷＤＬＺ‥書き込みデータラッチ信号；ＷＤＴ‥書き込みデータ；ＷＰ‥パリティデータ

Claims (6)

1. コア回路と、書込みデータをラッチして前記書込みデータを前記コア回路に供給するデータラッチ回路と、を備え、エラー訂正機能を有する半導体メモリにおいて、
   前記データラッチ回路は、
   前記書込みデータをラッチする第１ラッチ回路と、
   前記第１ラッチ回路の出力をラッチする第２ラッチ回路と、
   前記第２ラッチ回路の出力をラッチする第３ラッチ回路と、
   を備え、
   前記第２ラッチ回路の出力に基づいてパリティデータを生成し、
   前記第３ラッチ回路の出力を前記コア回路に供給すること
   を特徴とする半導体メモリ。
2. 前記パリティデータを前記コア回路に供給すること
   を特徴とする請求項１に記載の半導体メモリ。
3. 前記データラッチ回路は、
   前記第１ラッチ回路の出力に接続される第１トランスファーゲートと、
   前記第２ラッチ回路の出力に接続される第２トランスファーゲートと、
   を備え、
   第１制御信号に基づいて前記第１トランスファーゲートが制御され、
   第２制御信号に基づいて前記第２トランスファーゲートが制御されること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
4. メモリコントローラと、
   コア回路と、前記メモリコントローラから供給される書込みデータをラッチして前記コア回路に供給する半導体メモリと、
   を備えたシステムにおいて、
   前記半導体メモリは、
   前記書込みデータをラッチする第１ラッチ回路と、前記第１ラッチ回路の出力をラッチする第２ラッチ回路と、前記第２ラッチ回路の出力をラッチする第３ラッチ回路とを含むデータラッチ回路を備え、
   前記第２ラッチ回路の出力に基づいてパリティデータを生成し、
   前記第３ラッチ回路の出力を前記コア回路に供給すること
   を特徴とするシステム。
5. 前記パリティデータを前記コア回路に供給すること
   を特徴とする請求項４に記載のシステム。
6. 前記メモリコントローラから供給される読み出しコマンドに基づいて、データと前記データに対応する前記パリティデータとを読み出し、前記パリティデータを使用して前記データのエラー訂正を行うこと
   を特徴とする請求項４または請求項５に記載のシステム。

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