JP5200914B2 - 半導体メモリおよびシステム - Google Patents
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MEM‥半導体メモリ;PARY‥パリティメモリセルアレイ;PMC‥パリティメモリセル;PRE‥プリチャージ回路;PWDLZ‥書き込みデータラッチ信号;PWDT‥書き込みデータ;RA‥リードアンプ;RARY‥レギュラーメモリセルアレイ;RCTL‥ロウ制御部;SA‥センスアンプ;SW1、SW2、SW3、SW4‥スイッチ回路;SYS‥システム;WA‥ライトアンプ;WDLZ‥書き込みデータラッチ信号;WDT‥書き込みデータ;WP‥パリティデータ
Claims (6)
- コア回路と、書込みデータをラッチして前記書込みデータを前記コア回路に供給するデータラッチ回路と、を備え、エラー訂正機能を有する半導体メモリにおいて、
前記データラッチ回路は、
前記書込みデータをラッチする第1ラッチ回路と、
前記第1ラッチ回路の出力をラッチする第2ラッチ回路と、
前記第2ラッチ回路の出力をラッチする第3ラッチ回路と、
を備え、
前記第2ラッチ回路の出力に基づいてパリティデータを生成し、
前記第3ラッチ回路の出力を前記コア回路に供給すること
を特徴とする半導体メモリ。 - 前記パリティデータを前記コア回路に供給すること
を特徴とする請求項1に記載の半導体メモリ。 - 前記データラッチ回路は、
前記第1ラッチ回路の出力に接続される第1トランスファーゲートと、
前記第2ラッチ回路の出力に接続される第2トランスファーゲートと、
を備え、
第1制御信号に基づいて前記第1トランスファーゲートが制御され、
第2制御信号に基づいて前記第2トランスファーゲートが制御されること
を特徴とする請求項1または請求項2に記載の半導体メモリ。 - メモリコントローラと、
コア回路と、前記メモリコントローラから供給される書込みデータをラッチして前記コア回路に供給する半導体メモリと、
を備えたシステムにおいて、
前記半導体メモリは、
前記書込みデータをラッチする第1ラッチ回路と、前記第1ラッチ回路の出力をラッチする第2ラッチ回路と、前記第2ラッチ回路の出力をラッチする第3ラッチ回路とを含むデータラッチ回路を備え、
前記第2ラッチ回路の出力に基づいてパリティデータを生成し、
前記第3ラッチ回路の出力を前記コア回路に供給すること
を特徴とするシステム。 - 前記パリティデータを前記コア回路に供給すること
を特徴とする請求項4に記載のシステム。 - 前記メモリコントローラから供給される読み出しコマンドに基づいて、データと前記データに対応する前記パリティデータとを読み出し、前記パリティデータを使用して前記データのエラー訂正を行うこと
を特徴とする請求項4または請求項5に記載のシステム。
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