JP5146460B2 - バイアス回路、及びバイアス回路に対する制御方法 - Google Patents
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Description
21:第1のn型トランジスタ(MN1) 22:第2のn型トランジスタ(MN2)
24:第4のn型トランジスタ(MN4) 25:第5のn型トランジスタ(MN5)
26:第6のn型トランジスタ(MN5) 27:第kのn型トランジスタ(MNk)
50:B級増幅回路
52:第(k+1)のn型トランジスタ(MN(k+1))
53:第3のn型トランジスタ 60:制御部
62:制御回路
Lg1=Lg2=Lg4=Lg5 (式1)
とする。
Wg1=Wg2=Wg4 (式2)
Wg5=(1/4)Wg2 (式3)
が成り立つように構成する。
Id=k(Wg/Lg)Vod2 (式4)
で示すことができる。ここで、kは、
k=μCo/2 (式5)
で示され、Vodは、
Vod=Vg−Vth (式6)
で示される。
Id2=k(Wg2/Lg2)Vod22 (式7)
となる。Vod2は第2のn型トランジスタ22のオーバードライブ電圧を示す。
Id5=k(Wg5/Lg5)Vod52 (式8)
である。Vod5は第5のn型トランジスタ25のオーバードライブ電圧を示す。
k(Wg2/Lg2)Vod22=k(Wg5/Lg5)Vod52 (式9)
が成立する。
k(Wg2/Lg2)Vod22=k(Wg2/4Lg2)Vod52
∴Vod2=(1/2)Vod5 (式10)
を得る。
Vg1=Vod1+Vth (式11)
となる。第1のn型トランジスタ21と、B級増幅回路50の第3のn型トランジスタ(MN3)53とは、ゲート長が同じサイズのため、閾値電圧は同じVthである。
Vg4=2Vod1+2Vth (式12)
となる。
Vg5=Vod5+Vth+VIN (式13)
となる。ここで、第5のn型トランジスタ25のゲート長Lg5は他のトランジスタ21,22,24,25(さらに、第3のn型トランジスタ53)と同じであるため、(式13)において第5のn型トランジスタ25の閾値電圧は他と同じVthとなっている。
VIN=(2Vod1+2Vth)−(Vod5+Vth) (式14)
である。この(式14)に(式10)を挿入すると、
VIN=(2Vod1+2Vth)−(2Vod2+Vth)
=(2Vod1−2Vod2)+Vth (式15)
を得る。ここで、第2のp型トランジスタ(MP2)12から第1のn型トランジスタ(MN1)21に流れる電流と、第3のp型トランジスタ(MP3)13から第2のn型トランジスタ(MN2)22に流れる電流は、各トランジスタ21,22,24,25のゲート長が同じLgのため、同じ値の電流が流れることになり、このとき2つのオーバードライブ電圧Vod1,Vod2は、Vod1=Vod2が成り立つ。従って、(式15)は、
VIN=Vth (式16)
を得る。
Vod∝(1/√Wg) (式17)
が成り立つ。第4と第5のトランジスタ24,25のオーバドライブ電圧Vod4,Vod5の差は、
Vod5−Vod4∝{(1/√Wg5)−(1/√Wg4)}
=(√4−(1/√1))
=1 (式18)
となる。つまり、(式18)は、第4と第5のトランジスタ24,25のオーバドライブ電圧Vod4,Vod5の差が第1のトランジスタ21のオーバドライブ電圧Vod1と同じになるように、第5のトランジスタ25のゲート幅Wg5を構成すればよいことを示している。
k4 −0.5―k3 −0.5≒1 (式19)
を満たすように、各トランジスタ21,24,25のゲート幅Wg1,Wg4,Wg5を設ければよい。上述の(1/4)とした例は、k4=(1/4)、k3=1としたときの例であり、上述の(1/3)とした例は、k4=(1/3)、k3=2としたときの例であり、いずれも(式19)を満たす。
Wg3:Wg1=m:1 (式17)
とすることもできる。ここで、mは2以上の整数である。このとき、B級増幅回路50に流れる電流と、バイアス回路10の第2及び第3のp型トランジスタ(MP2,MP3)12,13への電流との比も(式17)になるように調整する必要がある。
Claims (10)
- 非線形増幅回路に対してバイアス電圧を与えるバイアス回路において、
定電流源と、
第1,第2,第3,及び第4のトランジスタを備え、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートとが接続され、前記第3のトランジスタのゲートと前記第4のトランジスタのゲートとが接続され、前記第1のトランジスタと前記第3のトランジスタとが縦列に接続され、前記第2のトランジスタと前記第4のトランジスタとが縦列に接続され、前記第2のトランジスタのドレインから前記バイアス電圧が出力され、
さらに、前記第1及び第2のトランジスタのゲート長及びゲート幅は同じであり、前記第1から第4のトランジスタのゲート長は同じであり、前記第1のトランジスタのゲート幅に対する前記第3のトランジスタのゲート幅の比をk3、前記第1のトランジスタのゲート幅に対する前記第4のトランジスタのゲート幅の比をk4とした場合、k4 −0.5―k3 −0.5が略1になるように、前記第1,第2,第3,第4の各トランジスタのゲート長及びゲート幅が構成される、
ことを特徴とするバイアス回路。 - 前記定電流源は、前記第3のトランジスタのドレインに接続されることを特徴とする請求項1記載のバイアス回路。
- 前記第4のトランジスタは複数並列に接続され、
更に、前記非線形増幅回路からの出力電力に基づいて前記出力電力が設定電力になるように前記複数の第4のトランジスタに対するオンまたはオフを制御する制御部を備えることを特徴とする請求項1記載のバイアス回路。 - 前記第3及び第4のトランジスタの基板はグランドと接続されることを特徴とする請求項1記載のバイアス回路。
- さらに、前記第3及び第4のトランジスタの基板に直接バイアスを与える付与バイアス回路を備えることを特徴とする請求項1記載のバイアス回路。
- さらに、第5及び第6のトランジスタを備え、
前記第5及び第6のトランジスタは、ともにゲート長及びゲート幅は同じで、それぞれ前記第3及び第5のトランジスタと接続されることを特徴とする請求項1記載のバイアス回路。 - 前記第1から前記第3のトランジスタは、前記バイアス電圧を与える前記B級増幅回路の第5のトランジスタに対してゲート長は同じで、ゲート幅は前記第5のトランジスタと前記第1から前記第3のトランジスタとの比が1:m(m≧1の整数)となるように構成されることを特徴とする請求項1記載のバイアス回路。
- 前記制御部は、前記出力電力が設定電力より高い電力のとき前記複数の第4のトランジスタをオフにさせるように制御し、前記出力電力が設定電力より低い電力のとき前記複数の第4のトランジスタをオンにさせるように制御することを特徴とする請求項3記載のバイアス回路。
- 非線形増幅回路に対してバイアス電圧を与えるバイアス回路に対する制御方法であって、
前記非線形増幅回路からの出力電力を検出する検出ステップと、
前記出力電力に基づいて前記出力電力が設定電力になるように、前記バイアス回路を構成するトランジスタに対してオンまたはオフを制御する制御ステップと
を備え、
前記バイアス回路は、
定電流源と、
第1,第2,第3,及び第4のトランジスタを備え、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートとが接続され、前記第3のトランジスタのゲートと前記第4のトランジスタのゲートとが接続され、前記第1のトランジスタと前記第3のトランジスタとが縦列に接続され、前記第2のトランジスタと前記第4のトランジスタとが縦列に接続され、前記第2のトランジスタのドレインから前記バイアス電圧が出力され、
さらに、前記第1及び第2のトランジスタのゲート長及びゲート幅は同じであり、前記第1から第4のトランジスタのゲート長は同じであり、前記第1のトランジスタのゲート幅に対する前記第3のトランジスタのゲート幅の比をk 3 、前記第1のトランジスタのゲート幅に対する前記第4のトランジスタのゲート幅の比をk 4 とした場合、k 4 −0.5 ―k 3 −0.5 が略1になるように、前記第1,第2,第3,第4の各トランジスタのゲート長及びゲート幅が構成されることを特徴とする制御方法。 - 前記制御ステップは、前記出力電力が設定電力より高い電力のとき前記トランジスタをオフにさせるように制御し、前記出力電力が設定電力より低い電力のとき前記トランジスタをオンにさせるように制御することを特徴とする請求項9記載の制御方法。
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