JP5146460B2 - バイアス回路、及びバイアス回路に対する制御方法 - Google Patents

Description

本発明は、バイアス回路、及びバイアス回路に対する制御方法に関する。

バイアス回路は増幅器に接続され、増幅器への入力信号に対して一定のバイアス電圧を与える。

図７に示す回路１００は、定電流源（ＣＳ１）１０１と、第１及び第２のトランジスタ（ＭＮ１，ＭＮ２）１０２，１０４と、抵抗１０３により構成される。バイアス回路はこの内、定電流源（ＣＳ１）１０１と第１のトランジスタ（ＭＮ１）から構成され、コイル１０６と、トランジスタ（ＭＮ３）１０５により構成される増幅器に対してバイアス電圧を与える。

尚、従来では種々のバイアス回路が提案されている（例えば、以下の特許文献１〜特許文献３）。
特開平９−１４８８５３号公報 特開平１１−２３４０６０号公報 国際公開番号 ＷＯ ０１／０８２９９ Ａ１

図７に示す回路１００において、第２のトランジスタ（ＭＮ２）１０４のゲートにＶｔｈ（閾値電圧）を与えるためには、第１のトランジスタ（ＭＮ２）１０２のゲート長は第２のトランジスタ（ＭＮ２）１０４のゲート長より短く構成する必要がある。このような構成では、トランジスタの製造過程でゲート長の短いトランジスタ（ＭＮ１）１０２が製造できるにも拘わらずゲート長の長いトランジスタ（ＭＮ２）１０４を用いることになり、増幅器の特性を制限することになる。また、このような回路１００を製造すると、第１及び第２のトランジスタ（ＭＮ１，ＭＮ２）１０２，１０４のゲート長が異なることから製造バラツキの影響を受けやすくなり、バイアス精度の劣化、歩留まり低下を引き起こす。

その一方、上記特許文献に記載されたバイアス回路はいずれも閾値電圧Ｖｔｈに対して、Ｖｔｈ＋αの電圧をバイアス電圧としている。しかし、Ｂ級増幅器は、Ｖｔｈ＋αをバイアスとして与えてもＢ級増幅器として動作しない。閾値電圧Ｖｔｈが与えられて初めてＢ級増幅器として動作するからである。Ｂ級増幅器のような入力と出力とが非線形の増幅器に対して、閾値電圧Ｖｔｈを与えるバイアス回路を構成することが望まれている。

そこで、本発明は上記問題点に鑑みてなされたもので、その目的は特性変動が抑制されたバイアス回路、及びバイアス回路に対する制御方法を提供することにある。

また、本発明の他の目的は高速に動作できるバイアス回路等を提供することにある。

さらに、本発明の他の目的は非線形増幅器に対して閾値電圧Ｖｔｈを与えることのできるバイアス回路等を提供することにある。

上記目的を達成するために、本発明の一実施態様によれば、非線形増幅回路に対してバイアス電圧を与えるバイアス回路において、定電流源と、第１，第２，第３，及び第４のトランジスタを備え、前記第１のトランジスタと前記第２のトランジスタとによりカレントミラー回路を構成し、前記第３のトランジスタのドレイン及びゲートと前記第４のトランジスタのゲートとが接続され、前記第１のトランジスタと前記第３のトランジスタとが縦列に接続され、前記第２のトランジスタと前記第４のトランジスタとが縦列に接続され、前記第２のトランジスタのドレインから前記バイアス電圧が出力されるように構成し、さらに、前記第１及び第２のトランジスタのゲート長及びゲート幅は同じであり、前記第１から第４のトランジスタのゲート長は同じであり、前記第１のトランジスタのゲート幅に対する前記第３のトランジスタのゲート幅の比をｋ_３、前記第１のトランジスタのゲート幅に対する前記第４のトランジスタのゲート幅の比をｋ_４とした場合、ｋ_４ ^−０．５―ｋ_３ ^−０．５が略１になるように、前記第１，第２，第３，第４の各トランジスタのゲート長及びゲート幅が構成される。

また、上記目的を達成するために、本発明の他の実施態様によれば、非線形増幅回路に対してバイアス電圧を与えるバイアス回路に対する制御方法であって、前記非線形増幅回路からの出力電力を検出する検出ステップと、前記出力電力に基づいて前記出力電力が設定電力になるように、前記バイアス回路を構成するトランジスタに対してオンまたはオフを制御する制御ステップとを備える。

本発明によれば、特性変動が抑制されたバイアス回路、及びバイアス回路に対する制御方法を提供できる。また、本発明によれば、高速に動作できるバイアス回路等を提供できる。さらに、本発明によれば、非線形増幅器に対して閾値電圧Ｖｔｈを与えることのできるバイアス回路等を提供できる。

図１はバイアス回路とＢ級増幅回路、及び制御部の構成例を示す図である。 図２はバイアス回路の構成例を示す図である。 図３（Ａ）はＢ級増幅回路の構成例、同図（Ｂ）はＢ級増幅回路の入出力特性の例を示す図である。 図４は制御部の動作を説明するための図である。 図５はバイアス回路の他の構成例を示す図である。 図６はバイアス回路の他の構成例を示す図である。 図７は従来の増幅器およびバイアス回路の構成例を示す図である。

符号の説明

１０：バイアス回路 １４：定電流源
２１：第１のｎ型トランジスタ（ＭＮ１） ２２：第２のｎ型トランジスタ（ＭＮ２）
２４：第４のｎ型トランジスタ（ＭＮ４） ２５：第５のｎ型トランジスタ（ＭＮ５）
２６：第６のｎ型トランジスタ（ＭＮ５） ２７：第ｋのｎ型トランジスタ（ＭＮｋ）
５０：Ｂ級増幅回路
５２：第（ｋ＋１）のｎ型トランジスタ（ＭＮ（ｋ＋１））
５３：第３のｎ型トランジスタ ６０：制御部
６２：制御回路

本発明を実施するための最良の形態について以下説明する。

図１は、バイアス回路１０と、Ｂ級増幅回路５０と、制御部６０の各構成例を示す図である。

バイアス回路１０は、第１ないし第３のｐチャンネル型トランジスタ（以下、ｐ型トランジスタ）（ＭＰ１，ＭＰ２，ＭＰ３）１１，１２，１３と、定電流源１４と、抵抗１５と、コンデンサ１６と、第１及び第２のｎチャンネル型トランジスタ（以下、ｎ型トランジスタ）（ＭＮ１，ＭＮ２）２１，２２と、第４ないし第ｋのｎ型トランジスタ（ＭＮ４，ＭＮ５，・・・，ＭＮｋ（ｋ≧７の整数））２４，２５，２６、２７とを備える。バイアス回路１０は、Ｂ級増幅回路５０に対してバイアス電圧を与えるための回路である。

Ｂ級増幅回路５０は、コイル５１と、第（ｋ＋１）のｎ型トランジスタ（ＭＮ（ｋ＋１））５２と、第３のｎ型トランジスタ（ＭＮ３）５３とを備える。Ｂ級増幅回路５０は、入力信号のうち片側の極性のみが増幅される非線形増幅回路で、入力電圧が正の場合のみ出力信号を得る。

制御部６０は、検波回路６１と、制御回路６２とを備える。制御部６０はＢ級増幅回路５０から出力される出力信号に対するバラツキを補償するため、バイアス回路１０を制御する回路である。

バイアス回路１０は、Ｂ級増幅回路５０の第３のｎ型トランジスタ５３のゲート側に閾値電圧Ｖｔｈとなるようにバイアス電圧を与える。バイアス回路１０をどのように構成すれば、閾値電圧Ｖｔｈを出力できるかについて以下詳細に説明する。図２は、図１におけるバイアス回路１０の基本的な構成例を示す図である。共通の構成部には同一の符号が付されている。

第１のｐ型トランジスタ（ＭＰ１）１１のゲートと第２のｐ型トランジスタ（ＭＰ２）１２のゲートとが接続され、第１のｐ型トランジスタ（ＭＰ１）１１のドレインは定電流源１４に接続される。また、第１から第３のｐ型トランジスタ（ＭＰ１，ＭＰ２，ＭＰ３）１１，１２，１３のソースは供給電源（ＡＶＤ）に接続される。

一方、第４のｎ型トランジスタ（ＭＮ４）２４と、第５のｎ型トランジスタ（ＭＮ５）２５のゲートどうしが接続されカレントミラー回路が構成される。また、第１のｎ型トランジスタ（ＭＮ１）２１と、第２のｎ型トランジスタ（ＭＮ２）２２とでカレントミラー回路が構成される。そして、これら２つのカレントミラー回路が縦列に接続される。

また、第２のｐ型トランジスタ（ＭＰ２）１２のドレインと第４のｎ型トランジスタ（ＭＮ４）２４のドレインが接続され、第５のｎ型トランジスタ（ＭＮ５）２５のドレインと第３のｐ型トランジスタ（ＭＰ３）１３のドレインとが接続される。そして、第２のｎ型トランジスタ（ＭＮ２）２２のドレインと第５のｎ型トランジスタ（ＭＮ５）２５のソースとの間にＩＮ端子が接続され、ＩＮ端子から第３のｎ型トランジスタ（ＭＮ３）５３に対するバイアス電圧が出力される。

ここで、本バイアス回路１０では、４つのｎ型トランジスタ（ＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５）２１，２２，２４，２５のゲート長をそれぞれＬｇ１、Ｌｇ２、Ｌｇ４、Ｌｇ５とすると、すべて同じ長さＬｇとなるように構成する。すなわち、
Ｌｇ１＝Ｌｇ２＝Ｌｇ４＝Ｌｇ５ （式１）
とする。

また、４つのｎ型トランジスタ２１，２２，２４，２５のゲート幅をそれぞれＷｇ１、Ｗｇ２、Ｗｇ４、Ｗｇ５とすると、
Ｗｇ１＝Ｗｇ２＝Ｗｇ４ （式２）
Ｗｇ５＝（１／４）Ｗｇ２ （式３）
が成り立つように構成する。

つまり、４つのｎ型トランジスタ２１，２２，２４，２５のうち、第１，第２，及び第４のｎ型トランジスタ２１，２２，２４はすべて同じサイズ（ゲート長とゲート幅が同じ）で構成し、第５のｎ型トランジスタ２５は、ゲート長が他のトランジスタ２１，２２，２４と同じであるが、ゲート幅が他のトランジスタ２１，２２，２４と比較して略（１／４）倍となるように構成する。

なお、Ｂ級増幅回路５０の第３のｎ型トランジスタ（ＭＮ３）５３のゲート長とゲート幅は、第１，第２，及び第４のｎ型トランジスタ２１，２２，２４と同じとする。

次に、４つのｎ型トランジスタ２１，２２，２４，２５がこのように構成されたとき、ＩＮ端子から第３のｎ型トランジスタ（ＭＮ３）５３の閾値電圧Ｖｔｈが出力されることを示す。

一般にトランジスタにおいてドレイン側に流れる電流Ｉｄは、
Ｉｄ＝ｋ（Ｗｇ／Ｌｇ）Ｖｏｄ^２ （式４）
で示すことができる。ここで、ｋは、
ｋ＝μＣｏ／２ （式５）
で示され、Ｖｏｄは、
Ｖｏｄ＝Ｖｇ−Ｖｔｈ （式６）
で示される。

Ｃｏは単位面積当たりのゲート容量であり、μは移動度，ｋは定数である。また、Ｖｏｄは一般に「オーバードライブ電圧」と呼ばれ、閾値電圧Ｖｔｈに対してどれだけゲートバイアスＶｇを上げたかを示す。

この（式４）を用いて、第２のｎ型トランジスタ２２のドレイン電流Ｉｄ２を求めると、
Ｉｄ２＝ｋ（Ｗｇ２／Ｌｇ２）Ｖｏｄ２^２ （式７）
となる。Ｖｏｄ２は第２のｎ型トランジスタ２２のオーバードライブ電圧を示す。

一方、第５のｎ型トランジスタ２５のドレイン電流Ｉｄ５は、
Ｉｄ５＝ｋ（Ｗｇ５／Ｌｇ５）Ｖｏｄ５^２ （式８）
である。Ｖｏｄ５は第５のｎ型トランジスタ２５のオーバードライブ電圧を示す。

２つのドレイン電流Ｉｄ２，Ｉｄ５は同じ値（Ｉｄ２＝Ｉｄ５）のため、
ｋ（Ｗｇ２／Ｌｇ２）Ｖｏｄ２^２＝ｋ（Ｗｇ５／Ｌｇ５）Ｖｏｄ５^２ （式９）
が成立する。

（式１）と（式３）を（式９）にあてはめると、（式９）は、
ｋ（Ｗｇ２／Ｌｇ２）Ｖｏｄ２^２＝ｋ（Ｗｇ２／４Ｌｇ２）Ｖｏｄ５^２
∴Ｖｏｄ２＝（１／２）Ｖｏｄ５ （式１０）
を得る。

一方、第１のｎ型トランジスタ２１のゲート側に与えられるゲート電圧Ｖｇ１は（式６）から
Ｖｇ１＝Ｖｏｄ１＋Ｖｔｈ （式１１）
となる。第１のｎ型トランジスタ２１と、Ｂ級増幅回路５０の第３のｎ型トランジスタ（ＭＮ３）５３とは、ゲート長が同じサイズのため、閾値電圧は同じＶｔｈである。

第４のｎ型トランジスタ２４のゲート電圧Ｖｇ４は、第１のｎ型トランジスタ２１とサイズが同じことから、
Ｖｇ４＝２Ｖｏｄ１＋２Ｖｔｈ （式１２）
となる。

また、第５のｎ型トランジスタ２５のゲート電圧Ｖｇ５はＩＮ端子から出力される電圧ＶをＶＩＮとすると
Ｖｇ５＝Ｖｏｄ５＋Ｖｔｈ＋ＶＩＮ （式１３）
となる。ここで、第５のｎ型トランジスタ２５のゲート長Ｌｇ５は他のトランジスタ２１，２２，２４，２５（さらに、第３のｎ型トランジスタ５３）と同じであるため、（式１３）において第５のｎ型トランジスタ２５の閾値電圧は他と同じＶｔｈとなっている。

ここで、ＶＧ４（式１２）と第５のトランジスタ２５のゲート電圧Ｖｇ５（式１３）は等しい。よって、
ＶＩＮ＝（２Ｖｏｄ１＋２Ｖｔｈ）−（Ｖｏｄ５＋Ｖｔｈ） （式１４）
である。この（式１４）に（式１０）を挿入すると、
ＶＩＮ＝（２Ｖｏｄ１＋２Ｖｔｈ）−（２Ｖｏｄ２＋Ｖｔｈ）
＝（２Ｖｏｄ１−２Ｖｏｄ２）＋Ｖｔｈ （式１５）
を得る。ここで、第２のｐ型トランジスタ（ＭＰ２）１２から第１のｎ型トランジスタ（ＭＮ１）２１に流れる電流と、第３のｐ型トランジスタ（ＭＰ３）１３から第２のｎ型トランジスタ（ＭＮ２）２２に流れる電流は、各トランジスタ２１，２２，２４，２５のゲート長が同じＬｇのため、同じ値の電流が流れることになり、このとき２つのオーバードライブ電圧Ｖｏｄ１，Ｖｏｄ２は、Ｖｏｄ１＝Ｖｏｄ２が成り立つ。従って、（式１５）は、
ＶＩＮ＝Ｖｔｈ （式１６）
を得る。

つまり、４つのトランジスタ２１，２２，２４，２５のゲート長をすべて同じサイズにし、第５のｎ型トランジスタ２５のゲート幅Ｗｇ５は他と比較して略（１／４）にすることで、本バイアス回路１０は、ＩＮ端子から第３のｎ型トランジスタ５３の閾値電圧Ｖｔｈと同じ電圧をバイアス電圧として出力することができる。

また、トランジスタの製造は一般にゲート長Ｌｇの異なるトランジスタを製造すると製造バラツキが生じやすいものの、ゲート長Ｌｇが同じでゲート幅Ｗｇの異なるトランジスタを製造しても製造バラツキは生じにくい。よって、本バイアス回路１０は、４つのトランジスタ２１，２２，２４，２５は全て同じゲート長Ｌｇであるため、製造バラツキによる特性変動を抑制できる。

第５のトランジスタ２５のゲート幅を他と比較して略（１／４）にした例について考察する。本バイアス回路１０は、第２のｐ型トランジスタ（ＭＰ２）１２から第１のｎ型トランジスタ２１へ流れる電流と、第３のｐ型トランジスタ（ＭＰ３）１３から第２のｎ型トランジスタ２２へ流れる電流は同じ値である。また、第１，第２，第４，及び第５のｎ型トランジスタ（ＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５）２１，２２，２４，２５はゲート長Ｌｇが等しい。よって、（式４）から、
Ｖｏｄ∝（１／√Ｗｇ） （式１７）
が成り立つ。第４と第５のトランジスタ２４，２５のオーバドライブ電圧Ｖｏｄ４，Ｖｏｄ５の差は、
Ｖｏｄ５−Ｖｏｄ４∝｛（１／√Ｗｇ５）−（１／√Ｗｇ４）｝
＝（√４−（１／√１））
＝１ （式１８）
となる。つまり、（式１８）は、第４と第５のトランジスタ２４，２５のオーバドライブ電圧Ｖｏｄ４，Ｖｏｄ５の差が第１のトランジスタ２１のオーバドライブ電圧Ｖｏｄ１と同じになるように、第５のトランジスタ２５のゲート幅Ｗｇ５を構成すればよいことを示している。

上述の（１／４）とした例は、第４のトランジスタ２４のゲート幅Ｗｇ４を「１」（第１のトランジスタ２１のゲート幅Ｗｇ１と同じ）にし、第５のトランジスタ２５のゲート幅Ｗｇ５を「１／４」（第１のトランジスタ２１のゲート幅Ｗｇ１の１／４倍）にした例である。

他にも、ゲート幅Ｗｇ４を「２」（第１のトランジスタ２１のゲート幅Ｗｇを「２」（第１のトランジスタ２１のゲート幅Ｗｇ１の２倍）にし、第５のトランジスタ２５のゲート幅Ｗｇ５を「１／３」（ゲート幅Ｗｇ１の１／３倍）がある。（√３−１／√２）≒１となり、（式１８）を満たすからである。

言い換えると、第１のトランジスタ（ＭＮ１）２１のゲート幅Ｗｇ１に対する第４のトランジスタ（ＭＮ４）のゲート幅Ｗｇ４の比をｋ_３、第２のトランジスタ（ＭＮ１）２１のゲート幅Ｗｇ１に対する第５のトランジスタ（ＭＮ５）２５のゲート幅Ｗｇ５の比をｋ_４とした場合、
ｋ_４ ^−０．５―ｋ_３ ^−０．５≒１ （式１９）
を満たすように、各トランジスタ２１，２４，２５のゲート幅Ｗｇ１，Ｗｇ４，Ｗｇ５を設ければよい。上述の（１／４）とした例は、ｋ_４＝（１／４）、ｋ_３＝１としたときの例であり、上述の（１／３）とした例は、ｋ_４＝（１／３）、ｋ_３＝２としたときの例であり、いずれも（式１９）を満たす。

図１に示すバイアス回路１０は、第５のｎ型トランジスタ２５に並列に第６から第ｋ（ｋ≧７の整数）のｎ型トランジスタ（ＭＮ６，・・・，ＭＮｋ）２６，２７を並べて構成している。すなわち、第５ないし第ｋのｎ型トランジスタ２５，２６，２７のドレインどうしとゲートどうしが互いに接続され、制御部６０の制御信号がこれらのトランジスタ２５，２６，２７に入力されるように構成される。例えば、第６から第ｋのｎ型トランジスタ２６，２７のゲート長は、第５のｎ型トランジスタ２５と同じサイズである。これらのトランジスタのゲート幅の比は、２のべき乗で表される比で構成されていてもよい。

制御部６０が、第５から第ｋのｎ型トランジスタ２５，２６，２７のオン、オフを制御することで、図２に示す第５のｎ型トランジスタ２５のゲート幅を変化させることができ、これにより、バイアス回路１０から出力されるバイアス電圧が閾値Ｖｔｈ近傍で変化させることができる。以下、詳細に説明する。

図３（Ａ）はＢ級増幅回路５０の構成例を示し、同図（Ｂ）はＢ級増幅回路５０における入力電力Ｐｉｎと出力電力Ｐｏｕｔとの関係例を示すグラフである。同図（Ａ）において、図１と同じ構成部分には同一の符号を付している。

図３（Ｂ）に示すように、入力電力Ｐ０に対して設定された出力電力Ｐｏｕｔ０が得られるように設計されているＢ級増幅回路５０では、製造バラツキが原因で出力電力ＰｏｕｔがＰｏｕｔＬからＰｏｕｔＨ（ＰｏｕｔＬ＜ＰｏｕｔＨ）に変動することがある。

このような変動に対して、出力電力Ｐｏｕｔが設定電力Ｐｏｕｔ０よりも大きい出力ＰｏｕｔＨのとき、図１における第５から第ｋのｎ型トランジスタ（ＭＮ５，・・・，ＭＮｋ）２５，２６，２７をＯＦＦさせることでＢ級増幅回路５０に与えるバイアス点を下げ、設定電力Ｐｏｕｔ０になるように制御する。一方、設定電力Ｐｏｕｔ０より小さい出力ＰｏｕｔＬのとき、第５から第ｋのトランジスタ（ＭＮ５，・・・，ＭＮｋ）２５，２６，２７をＯＮさせることでバイアス点を上げて設定電力Ｐｏｕｔ０になるように制御する。かかる制御により、変動を抑制できる。

図４は制御部６０における制御方法の例を示すフローチャートである。処理が開始されると（Ｓ１０）、入力端子ＩＮ（図１又は図３（Ａ））からテスト信号が入力され、制御部６０の検波回路６１が出力信号の電力Ｐｏｕｔを検出する（Ｓ１１）。検波回路６１は検出した出力電力Ｐｏｕｔの値を制御回路６２に出力する。

次いで、制御回路６２は、出力電力Ｐｏｕｔと設定電力Ｐｏｕｔ０とを比較し（Ｓ１３）、出力電力Ｐｏｕｔが設定電力Ｐｏｕｔ０より大きいとき（Ｓ１４）、第５から第ｋのトランジスタ（ＭＮ５，・・・，ＭＮｋ）２５，２６，２７をＯＦＦにさせる制御信号を各トランジスタ２５，２６，２７に出力する（Ｓ１５）。

また、制御回路６２は、出力電力Ｐｏｕｔが設定電力Ｐｏｕｔ０と等しいとき（Ｓ１６）、とくに制御信号を出力することなく一連の処理を完了させる（Ｓ１７）。

さらに、制御回路６２は、出力電力Ｐｏｕｔが設定電力Ｐｏｕｔ０より小さいとき（Ｓ１８）、第５から第ｎのトランジスタ２５，２６，２７をＯＮにさせる制御信号を各トランジスタ２５，２６，２７に出力する（Ｓ１９）。

以上の制御により、Ｂ級増幅回路５０は出力される出力電力Ｐｏｕｔが設定電力Ｐｏｕｔ０となり、バイアス回路１０の各トランジスタ２１等のみならず、Ｂ級増幅回路５０を構成するトランジスタ５２，５３等の製造バラツキによる特性変動をも抑制できる。

上述した例において、Ｂ級増幅回路５０の第３のｎ型トランジスタ（ＭＮ３）５３は、バイアス回路１０の３つのトランジスタ（ＭＮ１，ＭＮ２，ＭＮ４）２１，２２，２４とゲート長及びゲート幅が同じものとして説明した。例えば、第３のトランジスタ５３のゲート幅Ｗｇ３と第１のトランジスタ２１のゲート幅Ｗｇ１との比を、
Ｗｇ３：Ｗｇ１＝ｍ：１ （式１７）
とすることもできる。ここで、ｍは２以上の整数である。このとき、Ｂ級増幅回路５０に流れる電流と、バイアス回路１０の第２及び第３のｐ型トランジスタ（ＭＰ２，ＭＰ３）１２，１３への電流との比も（式１７）になるように調整する必要がある。

また、この第２及び第３のｐ型トランジスタ（ＭＰ２，ＭＰ３）１２，１３は、第４及び第５のｎ型トランジスタ（ＭＮ４，ＭＮ５）２４のドレイン電圧が等しくなるようにすることが精度向上のために必要である。そのため、第１及び第２のｐ型トランジスタ（ＭＰ１，ＭＰ２）１１，１２によりカレントミラー回路を構成して電流を受け、第２及び第３のｐ型トランジスタ（ＭＰ２，ＭＰ３）１２，１３のゲート長及びゲート幅は共に等しく、第３のｐ型トランジスタ１３のゲートとドレインを接続させる（図１）。

図５及び図６はバイアス回路１０の他の構成例を示す図である。図５は、第５及び第５のトランジスタ（ＭＮ４，ＭＮ５）２４，２５の基板をグラントと接続した例、図６は定電流源４１とトランジスタ４２により構成される他のバイアス回路により第４及び第５のトランジスタ（ＭＮ４，ＭＮ５）２４，２５の基板に直接バイアスを与える例を示す。これらのバイアス回路１０は、閾値電圧Ｖｔｈの変動に対して、外部から制御信号を得ることなく、自力で変動に追従できるように制御することができる。

上述した例は、入力と出力とが非線形の増幅器としてＢ級増幅回路を例にして説明した。本実施例では、Ｂ級増幅回路以外にもＡＢ級増幅回路など、それ以外の非線形増幅回路でも実施可能である。

さらに、バイアス回路１０と制御部６０とは別構成で説明したが、バイアス回路１０内に制御部６０を設けるようにしてもよい。つまり、バイアス回路１０と制御部６０とでバイアス回路としてもよい。

Claims (10)

1. 非線形増幅回路に対してバイアス電圧を与えるバイアス回路において、
   定電流源と、
   第１，第２，第３，及び第４のトランジスタを備え、
   前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続され、前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが接続され、前記第１のトランジスタと前記第３のトランジスタとが縦列に接続され、前記第２のトランジスタと前記第４のトランジスタとが縦列に接続され、前記第２のトランジスタのドレインから前記バイアス電圧が出力され、
   さらに、前記第１及び第２のトランジスタのゲート長及びゲート幅は同じであり、前記第１から第４のトランジスタのゲート長は同じであり、前記第１のトランジスタのゲート幅に対する前記第３のトランジスタのゲート幅の比をｋ_３、前記第１のトランジスタのゲート幅に対する前記第４のトランジスタのゲート幅の比をｋ_４とした場合、ｋ_４ ^−０．５―ｋ_３ ^−０．５が略１になるように、前記第１，第２，第３，第４の各トランジスタのゲート長及びゲート幅が構成される、
   ことを特徴とするバイアス回路。
2. 前記定電流源は、前記第３のトランジスタのドレインに接続されることを特徴とする請求項１記載のバイアス回路。
3. 前記第４のトランジスタは複数並列に接続され、
   更に、前記非線形増幅回路からの出力電力に基づいて前記出力電力が設定電力になるように前記複数の第４のトランジスタに対するオンまたはオフを制御する制御部を備えることを特徴とする請求項１記載のバイアス回路。
4. 前記第３及び第４のトランジスタの基板はグランドと接続されることを特徴とする請求項１記載のバイアス回路。
5. さらに、前記第３及び第４のトランジスタの基板に直接バイアスを与える付与バイアス回路を備えることを特徴とする請求項１記載のバイアス回路。
6. さらに、第５及び第６のトランジスタを備え、
   前記第５及び第６のトランジスタは、ともにゲート長及びゲート幅は同じで、それぞれ前記第３及び第５のトランジスタと接続されることを特徴とする請求項１記載のバイアス回路。
7. 前記第１から前記第３のトランジスタは、前記バイアス電圧を与える前記Ｂ級増幅回路の第５のトランジスタに対してゲート長は同じで、ゲート幅は前記第５のトランジスタと前記第１から前記第３のトランジスタとの比が１：ｍ（ｍ≧１の整数）となるように構成されることを特徴とする請求項１記載のバイアス回路。
8. 前記制御部は、前記出力電力が設定電力より高い電力のとき前記複数の第４のトランジスタをオフにさせるように制御し、前記出力電力が設定電力より低い電力のとき前記複数の第４のトランジスタをオンにさせるように制御することを特徴とする請求項３記載のバイアス回路。
9. 非線形増幅回路に対してバイアス電圧を与えるバイアス回路に対する制御方法であって、
   前記非線形増幅回路からの出力電力を検出する検出ステップと、
   前記出力電力に基づいて前記出力電力が設定電力になるように、前記バイアス回路を構成するトランジスタに対してオンまたはオフを制御する制御ステップと
   を備え、
   前記バイアス回路は、
   定電流源と、
   第１，第２，第３，及び第４のトランジスタを備え、
   前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続され、前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが接続され、前記第１のトランジスタと前記第３のトランジスタとが縦列に接続され、前記第２のトランジスタと前記第４のトランジスタとが縦列に接続され、前記第２のトランジスタのドレインから前記バイアス電圧が出力され、
   さらに、前記第１及び第２のトランジスタのゲート長及びゲート幅は同じであり、前記第１から第４のトランジスタのゲート長は同じであり、前記第１のトランジスタのゲート幅に対する前記第３のトランジスタのゲート幅の比をｋ _３ 、前記第１のトランジスタのゲート幅に対する前記第４のトランジスタのゲート幅の比をｋ _４ とした場合、ｋ _４ ^−０．５ ―ｋ _３ ^−０．５ が略１になるように、前記第１，第２，第３，第４の各トランジスタのゲート長及びゲート幅が構成されることを特徴とする制御方法。
10. 前記制御ステップは、前記出力電力が設定電力より高い電力のとき前記トランジスタをオフにさせるように制御し、前記出力電力が設定電力より低い電力のとき前記トランジスタをオンにさせるように制御することを特徴とする請求項９記載の制御方法。

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