JP4961633B2 - Method for manufacturing silicon carbide semiconductor device - Google Patents
Method for manufacturing silicon carbide semiconductor device Download PDFInfo
- Publication number
- JP4961633B2 JP4961633B2 JP2001120165A JP2001120165A JP4961633B2 JP 4961633 B2 JP4961633 B2 JP 4961633B2 JP 2001120165 A JP2001120165 A JP 2001120165A JP 2001120165 A JP2001120165 A JP 2001120165A JP 4961633 B2 JP4961633 B2 JP 4961633B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- carbide semiconductor
- cap layer
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 61
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 61
- 239000004065 semiconductor Substances 0.000 title claims description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 238000000034 method Methods 0.000 title claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 69
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 69
- 239000012535 impurity Substances 0.000 claims description 49
- 238000010438 heat treatment Methods 0.000 claims description 47
- 230000004913 activation Effects 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 15
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 12
- 229910000077 silane Inorganic materials 0.000 claims description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052799 carbon Inorganic materials 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 3
- 150000003377 silicon compounds Chemical class 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 5
- 229910052710 silicon Inorganic materials 0.000 claims 5
- 239000010703 silicon Substances 0.000 claims 5
- 239000010410 layer Substances 0.000 description 64
- 230000003746 surface roughness Effects 0.000 description 22
- 239000000203 mixture Substances 0.000 description 21
- 230000005856 abnormality Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000005012 migration Effects 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000859 sublimation Methods 0.000 description 3
- 230000008022 sublimation Effects 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーMOSFETに関するものである。
【0002】
【従来の技術】
SiCにおける不純物層形成は、イオン注入および注入されたイオンの活性化熱処理によって行われる。SiCでは、不純物、特にp型不純物が熱処理によって活性化し難いため、活性化のための熱処理温度を上げることで不純物の活性化率を向上させようとしている。
【0003】
【発明が解決しようとする課題】
例えば、エピタキシャル膜(以下、エピ膜という)の形成を容易にするためにオフ角のあるウェハを用い、1600℃での活性化熱処理を行った後にエピ膜に形成した不純物層の表面をAFMで観察したところ、ステップ状の表面荒れが発生していることが確認された。この表面荒れの大きさを調べたところ、表面荒れ量Ra=3.0nmであった。また、1700℃での活性化熱処理を行なった後に、エピ膜に形成した不純物層の表面をAES(オージェ電子分析)で調べたところ、図7のように表面に組成異常が確認された。この組成異常層は表面から約10nmまで形成されており、炭化珪素本来の組成比に比べ炭素が過剰になっていた。
【0004】
このような表面荒れや表面の組成比異常は、活性化熱処理時に生じるマイグレーションに起因して発生すると考えられる。すなわち、オフ角を有するウェハの場合には表面に細かいステップが存在するため、活性化熱処理(特に、高温熱処理が必要とされるp型不純物の活性化熱処理)の際に最もエネルギー的に不安定なステップのエッジ部分でSi抜けが発生すると共に、このSi抜けによってマイグレーションや組成比異常を起こし、マイグレーションや組成比異常を起こした原子が安定な(0001)面を形成しながら再結晶化してしまうために、表面荒れが発生するのである。
【0005】
このような表面荒れと組成比異常を抑制する方法として、特開平10−174284号公報に示されるようなSiキャップによって不純物注入領域を覆う方法が提案されているが、SiCの活性化熱処理温度が1500〜1700℃と非常に高く、Siの融点である1420℃を大きく超えていることから、表面荒れ抑制効果を得ることができない。
【0006】
本発明は上記点に鑑みて、SiCにおいて、不純物の活性化のための熱処理による表面荒れと組成比異常を抑制できる炭化珪素半導体装置の製造方法を適用することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、炭化珪素半導体(2)にイオン注入を行ったのち、熱処理を施すことで注入されたイオンを活性化させ、不純物層(4、5)を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、不純物層形成工程では、炭化珪素半導体にシリコン酸化膜からなるキャップ層(6)を配置したのち、キャップ層によって不純物層の表面を覆った状態、かつキャップ層を構成するシリコン酸化膜が昇華し難い状態となるようにキャップ層に対してシリコン酸化膜を有する基板を向かい合わせた状態で活性化を行うことを特徴とする。
【0008】
このように、シリコン酸化膜からなるキャップ層を用いれば、高温でも有効にキャップ層としての役割を果たし、不純物の活性化のための熱処理による表面荒れと組成比異常を抑制することができる。また、シリコン酸化膜は、1200℃以上の高温雰囲気において、炭化珪素半導体の表面の過剰炭素と反応して過剰炭素を低減させることができるため、より不純物の活性化のための熱処理による表面荒れと組成比異常を抑制できる。
ただし、活性化時の雰囲気圧力に応じてシリコン酸化膜が昇華して無くなっていくため、請求項10に示すように、活性化時の雰囲気圧力に応じてキャップ層の膜厚を調整し、キャップ層が活性化時に残存する厚みとなるようにすると良い。
【0009】
具体的には、請求項1に記載の発明では、キャップ層を構成するシリコン酸化膜が昇華し難い状態となるように活性化を行うようにしており、、キャップ層に対してシリコン酸化膜を有する基板を向かい合わせた状態で活性化を行っている。また、請求項2に示すように、活性化時における雰囲気ガスとして不活性ガスを用いると共に、雰囲気圧力を常圧〜10気圧にしても良い。また、請求項3に示すように、活性化時の雰囲気をシランもしくはジシランを含むシリコン化合物雰囲気としても良い。
【0010】
さらに、請求項4に示すように、活性化時の雰囲気をシリコン酸化膜が生成される雰囲気としても良い。例えば、請求項5に示すように、シリコン酸化膜が生成される雰囲気として、シランとO2、シランとN2O、シランとCO2とH2、SiH2Cl2とN2Oのいずれかの雰囲気、又は、BPSG、BSG、PSG、AsSGのいずれかが生成される雰囲気を採用することができる。
【0011】
請求項6に記載の発明では、キャップ層の表面に耐高温の別材料(12)を形成することでダブルキャップ構造とし、このダブルキャップ構造とした状態、かつキャップ層を構成するシリコン酸化膜が昇華し難い状態となるようにキャップ層の表面に耐高温の別材料(12)を形成することでダブルキャップ構造とした状態で活性化を行うことを特徴とする。このように、ダブルキャップ構造とした状態とすることで、シリコン酸化膜が昇華し難くなるようにできる。
【0012】
この耐高温の別材料としては、請求項7に示すようなカーボン、請求項8に示すような炭化珪素を用いることが可能である。なお、炭化珪素の場合には、不純物層が形成される炭化珪素半導体と同材料であるため、工程に追加することが容易である。
【0013】
なお、請求項9に示すように、キャップ層の表面に耐高温の炭化珪素を生成させながら活性化を行っても良い。このようにすることで、熱処理と炭化珪素膜形成を同時に処理することが可能となり、製造工程の簡略化を図ることも可能である。
【0014】
請求項11に記載の発明では、不純物層形成工程では、炭化珪素半導体の表面にキャップ層を配置したのち、キャップ層をスルーさせたイオン注入を行うことで不純物を炭化珪素半導体に注入することを特徴としている。このようにキャップ層をスルーさせることで、イオン注入時の汚染を防止することができる。
【0015】
請求項12に記載の発明では、不純物層形成工程では、熱処理をランプアニール装置によって行うことを特徴としている。このようにランプアニール装置を用いて熱処理を行うことで、昇温、降温時間を短くすることができ、シリコン酸化膜の昇華量を減少させることができる。
【0016】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0017】
【発明の実施の形態】
(第1実施形態)
図1に、本発明の一実施形態を適用した半導体装置の製造工程を示し、この図に基づいて本実施形態における半導体装置の製造方法についての説明を行う。
【0018】
〔図1(a)に示す工程〕
まず、SiCからなるn+型基板1を用意する。ここでは、n+型基板1として、後工程でエピ膜の形成を容易にするためにオフ角のあるウェハを用いている。そして、このn+型基板1の表面にn-型エピ膜2をエピタキシャル成長させる。
【0019】
〔図1(b)に示す工程〕
n-型エピ膜2の表面にマスク材3を成膜したのち、フォトリソグラフィによってマスク材3をパターニングする。そして、マスク材3をマスクとして用い、p型不純物であるB又はAlをイオン注入することでソース領域4及びドレイン領域5を形成する。
【0020】
〔図1(c)、(d)に示す工程〕
まず、図1(c)に示すようにマスク材3を除去したのち、図1(d)に示すようにソース領域4及びドレイン領域5の上を含み、n-型エピ膜2の表面全面にシリコン酸化膜6を成膜する。
【0021】
その後、上記工程を経た基板を熱処理用の加熱炉、例えば昇温、降温時間を短くできるランプアニール装置内に入れ、加熱炉内に雰囲気ガスとして不活性ガス(例えばAr)を導入し、雰囲気圧力を調整する。そして、シリコン酸化膜6によってn-型エピ膜2、ソース領域4及びドレイン領域5を覆った状態で、つまりシリコン酸化膜6をキャップ層として用いた状態で熱処理を行い、ソース領域4及びドレイン領域5におけるp型不純物を活性化させる。
【0022】
このとき、キャップ層をシリコン酸化膜6で構成していることから、高温下においてもキャップ層としての役割を果たすことができ、活性化時におけるSi抜けやマイグレーション及び表面の組成比異常の発生を抑制することができる。このため、n-型エピ膜2、ソース領域4及びドレイン領域5の表面荒れと組成比異常を抑制することが可能となる。
【0023】
ただし、キャップ層として用いるシリコン酸化膜6も高温下において昇華するため、熱処理期間中にシリコン酸化膜6がすべて昇華してしまわないようにシリコン酸化膜6の膜厚を設定する必要がある。具体的には、このときのシリコン酸化膜6の昇華量は熱処理を行う炉内の雰囲気圧力に応じて決まるため、その雰囲気圧力に応じてシリコン酸化膜6の膜厚を調整し、熱処理期間中にシリコン酸化膜6が残存する厚みに設定する。これにより、熱処理期間中、シリコン酸化膜6がキャップ層としての役割を果たし、上記効果を得ることが可能となる。
【0024】
なお、実験により、温度1600℃、時間30min、雰囲気ガスとしてArを導入し、雰囲気圧力を0.95×105Paとした条件で活性化のための熱処理を行い、表面荒れについて観察を行った。その結果、シリコン酸化膜6によるキャップ層を設けていない場合には表面荒れ量Raが3.0373nmであったのに対し、キャップ層を2μm設けた場合には表面荒れ量Raが0.3673nmとなっており、表面荒れ量が1/10程度に低減されていた。このように、実験結果からもシリコン酸化膜6をキャップ層として用いることで、十分に表面荒れを抑制することができることが分かる。
【0025】
また、1700℃、時間30min、雰囲気ガスとしてArを導入し、雰囲気圧力を0.95×105Paとした条件で活性化のための熱処理を行い、表面組成異常について観察を行った。その結果、シリコン酸化膜6によるキャップ層を設けていない場合には図7に示すように炭素過剰の組成異常が表面から約10nmまで形成されていたのに対し、キャップ層を2μm設けた場合には図2に示すように表面の炭素過剰層が5nmへ低減されていた。
【0026】
上記条件での熱処理においては、シリコン酸化膜のみによるキャップ層2μmが熱処理の途中に失われてしまったため、表面の組成異常の抑制効果はある程度にとどまっていたが、この実験結果からもシリコン酸化膜6をキャップ層として用いることで、一定の表面組成異常を抑制する効果があることが分かる。
【0027】
〔図1(e)、(f)に示す工程〕
まず、図1(e)に示すようにシリコン酸化膜6を除去する。その後、図1(f)に示すようにゲート酸化膜7やゲート電極8を形成したのち、層間絶縁膜9を形成し、さらに、層間絶縁膜9にコンタクトホールを形成したのち、ソース領域4に電気的に接続されるソース電極10、ドレイン領域5に電気的に接続されるドレイン電極11を形成することで半導体装置としてMOSトランジスタが完成する。
【0028】
以上説明したように、不純物層であるソース領域4やドレイン領域5の活性化のための熱処理時にシリコン酸化膜6をキャップ層として用いることで、表面荒れと組成比異常を抑制することが可能である。
【0029】
(第2実施形態)
図3に、本発明の第2実施形態における半導体装置の製造工程を示す。ただし、図3では、第1実施形態と異なる工程についてのみ示してある。上記第1実施形態では、図1(e)に示す工程においてキャップ層として用いたシリコン酸化膜6を除去した後に、新たにゲート酸化膜7を形成するようにしているが、熱処理後におけるシリコン酸化膜6の膜厚(残存量)を調整することで、図3に示すように、シリコン酸化膜6をゲート酸化膜7の代りに用いることも可能である。
【0030】
(第3実施形態)
図4に、本発明の第3実施形態における半導体装置の製造工程を示す。ただし、図4では、第1実施形態と異なる工程についてのみ示してある。上記第1実施形態では、図1(b)に示す工程においてソース領域4及びドレイン領域5のためのp型不純物のイオン注入を行ってから、図1(d)に示す工程においてキャップ層となるシリコン酸化膜6を形成しているが、本実施形態ではその順序を逆にする。
【0031】
まず、図4(a)に示すようにn-型エピ層2を形成する。その後、図4(b)に示すようにキャップ層となるシリコン酸化膜6を形成しのち、シリコン酸化膜6の上にマスク材3を配置し、シリコン酸化膜6をスルー膜としたイオン注入を行うことでソース領域4及びドレイン領域5を形成する。そして、図4(c)に示すようにマスク材3を除去した後、上述した図1(d)と同様の工程を行う。
【0032】
このように、シリコン酸化膜6をソース領域4及びドレイン領域5のためのイオン注入の前に形成しておき、シリコン酸化膜6をスルー膜としてソース領域4及びドレイン領域5を形成することが可能である。このようにすれば、ソース領域4及びドレイン領域5のためのイオン注入時に生じ得る汚染を防ぐことができる。
【0033】
(第4実施形態)
図5に、本発明の第4実施形態における半導体装置の製造工程を示す。ただし、図5では、第1〜第3実施形態と異なる工程についてのみ示してある。上記第1〜第3実施形態では、キャップ層としてシリコン酸化膜6のみを用いるようにしているが、図1(d)の工程においてシリコン酸化膜6を形成したのち、図5(a)に示すようにシリコン酸化膜6の上に耐高温の別材料としてカーボン層12を形成することでダブルキャップ構造とする。そして、この状態で活性化のための熱処理を行ったのち、図5(b)に示すようにカーボン層12及びシリコン酸化膜6を除去する。
【0034】
このように、シリコン酸化膜6の上に耐高温の別材料となるカーボン層12を形成することで、熱処理中にシリコン酸化膜6が昇華することを防止することができる。このため、雰囲気圧力やシリコン酸化膜6の膜厚によらず、上記各実施形態と同様の効果を得ることができる。
【0035】
なお、ここでは耐高温の別材料としてカーボン層12を用いているが、SiCを用いても良い。このようにSiCを用いれば、高温に耐え、かつn+型基板1等と同材料であることから、SiCにて半導体装置を製造する場合の工程に追加することが用意である。また、SiCを用いる場合、熱処理中にSiCが形成されるような条件とすることも可能であるため、このようにすることで熱処理とSiC形成を同時に行うことができ、製造工程の削減を図ることも可能となる。
【0036】
実験により、温度1600℃、時間30min、雰囲気ガスとしてArを導入して雰囲気圧力を0.95×105Paと、シリコン酸化膜6の膜厚を4μmにすると共にシリコン酸化膜6の上にSiCを配置した条件で活性化のための熱処理を行い、表面荒れについて観察を行った。その結果、シリコン酸化膜6によるキャップ層を設けていない場合には表面荒れ量Raが3.0nmであったのに対し、キャップ層を設けた場合には表面荒れ量Raが0.2nmとなっており、表面荒れ量が1/10程度に低減されていた。このように、実験結果からもシリコン酸化膜6をキャップ層として用いることで、十分に表面荒れを抑制することができることが分かる。
【0037】
また、1700℃、時間30min、雰囲気ガスとしてArを導入し、雰囲気圧力を0.95×105Paとして、シリコン酸化膜6の膜厚を4μmにすると共にシリコン酸化膜6の上にSiCを配した条件で活性化のための熱処理を行い、表面組成異常について観察を行った。その結果、シリコン酸化膜6によるキャップ層を設けていない場合には図7に示すように炭素過剰の組成異常が表面から約10nmまで形成されていたのに対し、キャップ層を2μm設けた場合には図6に示すように表面の組成異常が発生していなかった。
【0038】
このように、実験結果からもシリコン酸化膜6をキャップ層として用いることで、十分に表面組成異常を抑制することができると分かる。
【0039】
(他の実施形態)
上記第1実施形態では、雰囲気圧力に応じてシリコン酸化膜6の膜厚を調整することで、熱処理期間中にシリコン酸化膜6が残存するようにしているが、シリコン酸化膜6が昇華し難い条件とするようにしても良い。
【0040】
例えば、キャップ層となるシリコン酸化膜6に対してシリコン酸化膜を有する基板を向かい合わせて配置し、この状態で活性化を行うようにすることで、シリコン酸化膜6の昇華を抑制することが可能である。
【0041】
また、熱処理中の炉内の雰囲気圧力を1〜10気圧程度となるように制御することによっても可能であり、活性化時の雰囲気をシランもしくはジシランを含むシリコン化合物雰囲気とすることによっても可能である。さらに、活性化時の雰囲気をシリコン酸化膜が生成される雰囲気とすること、例えば、シランとO2、シランとN2O、シランとCO2とH2、SiH2Cl2とN2Oのいずれかの雰囲気としたり、又は、BPSG、BSG、PSG、AsSGのいずれかが生成される周知の雰囲気とすることによっても可能である。
【0042】
なお、上記各実施形態では、半導体装置としてラテラル型のMOSトランジスタを例に挙げて説明しているが、この他の半導体装置、例えばプレーナ型の縦型パワーMOSFET、トレンチゲート型の縦型パワーMOSFET等に関しても本発明を適用することが可能である。また、上記各実施形態ではp型の不純物層(ソース領域4及びドレイン領域5)に関する活性化熱処理について説明しているが、勿論、n型の不純物層の活性化熱処理に適用しても良い。
【図面の簡単な説明】
【図1】本発明の第1実施形態における半導体装置の製造工程を示す図である。
【図2】キャップ層を用いた活性化熱処理後のSiC表面深さ方向AES分析を示す図である。
【図3】本発明の第2実施形態における半導体装置の製造工程を示す図である。
【図4】本発明の第3実施形態における半導体装置の製造工程を示す図である。
【図5】本発明の第4実施形態における半導体装置の製造工程を示す図である。
【図6】キャップ層を用いた活性化熱処理後のSiC表面深さ方向AES分析を示す図である。
【図7】キャップ層を用いなかった活性化熱処理後のSiC表面深さ方向AES分析を示す図である。
【符号の説明】
1…n+型基板、2…n-型エピ層、3…マスク材、4…ソース領域、
5…ドレイン領域、6…シリコン酸化膜、7…ゲート酸化膜、8…ゲート電極、
9…層間絶縁膜、10…ソース電極、11…ドレイン電極、12…カーボン層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to an insulated gate field effect transistor, particularly a vertical power MOSFET for high power.
[0002]
[Prior art]
The impurity layer formation in SiC is performed by ion implantation and activation heat treatment of the implanted ions. In SiC, since impurities, particularly p-type impurities, are difficult to activate by heat treatment, an attempt is made to improve the activation rate of impurities by raising the heat treatment temperature for activation.
[0003]
[Problems to be solved by the invention]
For example, a wafer having an off-angle is used to facilitate the formation of an epitaxial film (hereinafter referred to as an epi film), and the surface of the impurity layer formed on the epi film after the activation heat treatment at 1600 ° C. is performed by AFM. As a result of observation, it was confirmed that stepped surface roughness occurred. When the surface roughness was examined, the surface roughness Ra was 3.0 nm. Further, after performing the activation heat treatment at 1700 ° C., the surface of the impurity layer formed on the epi film was examined by AES (Auger electron analysis). As a result, a composition abnormality was confirmed on the surface as shown in FIG. This abnormal composition layer was formed from the surface to about 10 nm, and carbon was excessive as compared with the original composition ratio of silicon carbide.
[0004]
Such surface roughness and surface composition ratio abnormality are considered to occur due to migration that occurs during the activation heat treatment. That is, in the case of a wafer having an off angle, since there are fine steps on the surface, it is most unstable in terms of energy during activation heat treatment (particularly, activation heat treatment of p-type impurities that require high-temperature heat treatment). Si occurs at the edge portion of a step, and migration and composition ratio abnormality occur due to this Si loss, and the atom causing the migration and composition ratio abnormality recrystallizes while forming a stable (0001) plane. Therefore, surface roughness occurs.
[0005]
As a method for suppressing such surface roughness and composition ratio abnormality, a method of covering the impurity implantation region with a Si cap as disclosed in Japanese Patent Laid-Open No. 10-174284 has been proposed. Since it is very high as 1500-1700 degreeC and exceeds 1420 degreeC which is melting | fusing point of Si, it cannot obtain the surface roughness suppression effect.
[0006]
In view of the above, an object of the present invention is to apply a method for manufacturing a silicon carbide semiconductor device capable of suppressing surface roughness and composition ratio abnormality due to heat treatment for impurity activation in SiC.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, after ion implantation is performed on the silicon carbide semiconductor (2), the implanted ions are activated by heat treatment, and the impurity layer (4, 5) is activated. In the method for manufacturing a silicon carbide semiconductor device including the step of forming an impurity layer, the cap layer (6) made of a silicon oxide film is disposed on the silicon carbide semiconductor, and then the impurity layer is formed by the cap layer. The activation is performed with the substrate having the silicon oxide film facing the cap layer so that the silicon oxide film constituting the cap layer is not easily sublimated. To do.
[0008]
As described above, when a cap layer made of a silicon oxide film is used, it effectively serves as a cap layer even at a high temperature, and surface roughness due to heat treatment for impurity activation and composition ratio abnormality can be suppressed. In addition, since the silicon oxide film can reduce excess carbon by reacting with excess carbon on the surface of the silicon carbide semiconductor in a high-temperature atmosphere of 1200 ° C. or higher, surface roughness due to heat treatment for activating the impurities can be reduced. Abnormal composition ratio can be suppressed .
However, since the silicon oxide film sublimates and disappears according to the atmospheric pressure at the time of activation, the thickness of the cap layer is adjusted according to the atmospheric pressure at the time of activation, as shown in
[0009]
Specifically, in the invention according to
[0010]
Furthermore, as shown in
[0011]
In the invention described in
[0012]
As another high temperature resistant material, carbon as shown in claim 7 and silicon carbide as shown in
[0013]
In addition, as shown in
[0014]
In the invention according to
[0015]
The invention according to
[0016]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a manufacturing process of a semiconductor device to which an embodiment of the present invention is applied, and a method for manufacturing a semiconductor device in this embodiment will be described based on this drawing.
[0018]
[Step shown in FIG. 1 (a)]
First, an n + type substrate 1 made of SiC is prepared. Here, a wafer having an off angle is used as the n + -
[0019]
[Step shown in FIG. 1B]
After the
[0020]
[Steps shown in FIGS. 1C and 1D]
First, after removing the
[0021]
Thereafter, the substrate having undergone the above steps is placed in a heating furnace for heat treatment, for example, a lamp annealing apparatus capable of shortening the temperature rising / falling time, an inert gas (for example, Ar) is introduced into the heating furnace as an atmospheric gas, and the atmospheric pressure Adjust. Then, heat treatment is performed with the
[0022]
At this time, since the cap layer is composed of the
[0023]
However, since the
[0024]
In the experiment, Ar was introduced as an atmosphere gas at a temperature of 1600 ° C. for 30 minutes, and the heat treatment for activation was performed under the conditions of an atmospheric pressure of 0.95 × 10 5 Pa, and surface roughness was observed. . As a result, the surface roughness Ra was 3.0373 nm when the cap layer formed of the
[0025]
In addition, Ar was introduced as an atmospheric gas at 1700 ° C. for 30 minutes, and heat treatment for activation was performed under the conditions of an atmospheric pressure of 0.95 × 10 5 Pa, and the surface composition abnormality was observed. As a result, when the cap layer made of the
[0026]
In the heat treatment under the above conditions, since the
[0027]
[Steps shown in FIGS. 1E and 1F]
First, as shown in FIG. 1E, the
[0028]
As described above, by using the
[0029]
(Second Embodiment)
FIG. 3 shows a manufacturing process of a semiconductor device according to the second embodiment of the present invention. However, FIG. 3 shows only the steps different from the first embodiment. In the first embodiment, the gate oxide film 7 is newly formed after removing the
[0030]
(Third embodiment)
FIG. 4 shows a manufacturing process of a semiconductor device according to the third embodiment of the present invention. However, FIG. 4 shows only the steps different from the first embodiment. In the first embodiment, after the ion implantation of the p-type impurity for the
[0031]
First, as shown in FIG. 4A, an n −
[0032]
In this way, the
[0033]
(Fourth embodiment)
FIG. 5 shows a manufacturing process of a semiconductor device according to the fourth embodiment of the present invention. However, FIG. 5 shows only the steps different from those in the first to third embodiments. In the first to third embodiments, only the
[0034]
In this manner, by forming the
[0035]
Here, although the
[0036]
Through experiments, Ar was introduced as an atmospheric gas at a temperature of 1600 ° C. for 30 minutes, the atmospheric pressure was 0.95 × 10 5 Pa, the thickness of the
[0037]
Further, Ar is introduced as an atmospheric gas at 1700 ° C. for 30 minutes, the atmospheric pressure is set to 0.95 × 10 5 Pa, the thickness of the
[0038]
Thus, it can be seen from the experimental results that the surface composition abnormality can be sufficiently suppressed by using the
[0039]
(Other embodiments)
In the first embodiment, the thickness of the
[0040]
For example, the sublimation of the
[0041]
It is also possible to control the atmospheric pressure in the furnace during the heat treatment to be about 1 to 10 atmospheres, and it is also possible to change the atmosphere at the time of activation to a silicon compound atmosphere containing silane or disilane. is there. Further, the activation atmosphere is an atmosphere in which a silicon oxide film is generated, for example, silane and O 2 , silane and N 2 O, silane and CO 2 and H 2 , SiH 2 Cl 2 and N 2 O. It is possible to use any atmosphere or a known atmosphere in which any one of BPSG, BSG, PSG, and AsSG is generated.
[0042]
In each of the above embodiments, a lateral type MOS transistor is described as an example of the semiconductor device. However, other semiconductor devices such as a planar type vertical power MOSFET and a trench gate type vertical power MOSFET are described. The present invention can also be applied to the above. In each of the above embodiments, the activation heat treatment for the p-type impurity layer (the
[Brief description of the drawings]
FIG. 1 is a diagram showing manufacturing steps of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an AES analysis in the SiC surface depth direction after activation heat treatment using a cap layer.
FIG. 3 is a diagram showing a manufacturing process of a semiconductor device in a second embodiment of the present invention.
FIG. 4 is a diagram showing a manufacturing process of a semiconductor device in a third embodiment of the present invention.
FIG. 5 is a diagram showing a manufacturing process of a semiconductor device in a fourth embodiment of the present invention.
FIG. 6 is a diagram showing an AES analysis in a SiC surface depth direction after activation heat treatment using a cap layer.
FIG. 7 is a diagram showing an AES analysis in a SiC surface depth direction after activation heat treatment without using a cap layer.
[Explanation of symbols]
DESCRIPTION OF
5 ... Drain region, 6 ... Silicon oxide film, 7 ... Gate oxide film, 8 ... Gate electrode,
9 ... interlayer insulating film, 10 ... source electrode, 11 ... drain electrode, 12 ... carbon layer.
Claims (12)
前記不純物層形成工程では、前記炭化珪素半導体にシリコン酸化膜からなるキャップ層(6)を配置したのち、該キャップ層によって前記不純物層の表面を覆った状態で、かつ前記キャップ層を構成するシリコン酸化膜が昇華し難い状態となるように前記キャップ層に対してシリコン酸化膜を有する基板を向かい合わせた状態で前記活性化を行うことを特徴とする炭化珪素半導体装置の製造方法。A silicon carbide semiconductor device including an impurity layer forming step of forming an impurity layer (4, 5) by activating the implanted ions by performing ion implantation on the silicon carbide semiconductor (2) and then performing heat treatment In the manufacturing method of
In the impurity layer forming step, after a cap layer (6) made of a silicon oxide film is disposed on the silicon carbide semiconductor, the silicon constituting the cap layer is covered with the surface of the impurity layer by the cap layer. A method of manufacturing a silicon carbide semiconductor device , wherein the activation is performed in a state where a substrate having a silicon oxide film faces the cap layer so that the oxide film is hardly sublimated .
前記不純物層形成工程では、前記炭化珪素半導体にシリコン酸化膜からなるキャップ層(6)を配置したのち、該キャップ層によって前記不純物層の表面を覆った状態で、かつ前記キャップ層を構成するシリコン酸化膜が昇華し難い状態となるようにシランもしくはジシランを含むシリコン化合物雰囲気で前記活性化を行うことを特徴とする炭化珪素半導体装置の製造方法。A silicon carbide semiconductor device including an impurity layer forming step of forming an impurity layer (4, 5) by activating the implanted ions by performing ion implantation on the silicon carbide semiconductor (2) and then performing heat treatment In the manufacturing method of
In the impurity layer forming step, after a cap layer (6) made of a silicon oxide film is disposed on the silicon carbide semiconductor, the silicon constituting the cap layer is covered with the surface of the impurity layer by the cap layer. A method for manufacturing a silicon carbide semiconductor device , wherein the activation is performed in a silicon compound atmosphere containing silane or disilane so that the oxide film is hardly sublimated .
前記不純物層形成工程では、前記炭化珪素半導体にシリコン酸化膜からなるキャップ層(6)を配置したのち、該キャップ層によって前記不純物層の表面を覆った状態で、かつ前記キャップ層を構成するシリコン酸化膜が昇華し難い状態となるようにシリコン酸化膜が生成される雰囲気で前記活性化を行うことを特徴とする炭化珪素半導体装置の製造方法。A silicon carbide semiconductor device including an impurity layer forming step of forming an impurity layer (4, 5) by activating the implanted ions by performing ion implantation on the silicon carbide semiconductor (2) and then performing heat treatment In the manufacturing method of
In the impurity layer forming step, after a cap layer (6) made of a silicon oxide film is disposed on the silicon carbide semiconductor, the silicon constituting the cap layer is covered with the surface of the impurity layer by the cap layer. A method for manufacturing a silicon carbide semiconductor device , wherein the activation is performed in an atmosphere in which a silicon oxide film is generated so that the oxide film is hardly sublimated .
前記不純物層形成工程では、前記炭化珪素半導体にシリコン酸化膜からなるキャップ層(6)を配置したのち、該キャップ層によって前記不純物層の表面を覆った状態で、かつ前記キャップ層を構成するシリコン酸化膜が昇華し難い状態となるように前記キャップ層の表面に耐高温の別材料(12)を形成することでダブルキャップ構造とした状態で前記活性化を行うことを特徴とする炭化珪素半導体装置の製造方法。A silicon carbide semiconductor device including an impurity layer forming step of forming an impurity layer (4, 5) by activating the implanted ions by performing ion implantation on the silicon carbide semiconductor (2) and then performing heat treatment In the manufacturing method of
In the impurity layer forming step, after a cap layer (6) made of a silicon oxide film is disposed on the silicon carbide semiconductor, the silicon constituting the cap layer is covered with the surface of the impurity layer by the cap layer. A silicon carbide semiconductor , wherein the activation is performed in a double cap structure by forming another high temperature resistant material (12) on the surface of the cap layer so that the oxide film is not easily sublimated. Device manufacturing method.
前記不純物層形成工程では、前記炭化珪素半導体にシリコン酸化膜からなるキャップ層(6)を配置したのち、該キャップ層によって前記不純物層の表面を覆った状態で、かつ前記キャップ層を構成するシリコン酸化膜が昇華し難い状態となるように前記キャップ層の表面に耐高温の炭化珪素を生成させながら前記活性化を行うことを特徴とする炭化珪素半導体装置の製造方法。A silicon carbide semiconductor device including an impurity layer forming step of forming an impurity layer (4, 5) by activating the implanted ions by performing ion implantation on the silicon carbide semiconductor (2) and then performing heat treatment In the manufacturing method of
In the impurity layer forming step, after a cap layer (6) made of a silicon oxide film is disposed on the silicon carbide semiconductor, the silicon constituting the cap layer is covered with the surface of the impurity layer by the cap layer. A method of manufacturing a silicon carbide semiconductor device, wherein the activation is performed while generating high-temperature resistant silicon carbide on the surface of the cap layer so that the oxide film is hardly sublimated .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001120165A JP4961633B2 (en) | 2001-04-18 | 2001-04-18 | Method for manufacturing silicon carbide semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001120165A JP4961633B2 (en) | 2001-04-18 | 2001-04-18 | Method for manufacturing silicon carbide semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002314071A JP2002314071A (en) | 2002-10-25 |
JP4961633B2 true JP4961633B2 (en) | 2012-06-27 |
Family
ID=18970257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001120165A Expired - Fee Related JP4961633B2 (en) | 2001-04-18 | 2001-04-18 | Method for manufacturing silicon carbide semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4961633B2 (en) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7462540B2 (en) | 2004-02-06 | 2008-12-09 | Panasonic Corporation | Silicon carbide semiconductor device and process for producing the same |
JP4708722B2 (en) * | 2004-03-25 | 2011-06-22 | 新日本無線株式会社 | Method for manufacturing silicon carbide semiconductor device |
US7118970B2 (en) * | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
US8242511B2 (en) * | 2005-06-20 | 2012-08-14 | Nippon Telegraph And Telephone Corporation | Field effect transistor using diamond and process for producing the same |
JP5037165B2 (en) * | 2007-02-22 | 2012-09-26 | 三菱電機株式会社 | Manufacturing method of semiconductor device |
WO2008120469A1 (en) | 2007-03-29 | 2008-10-09 | Panasonic Corporation | Method for manufacturing silicon carbide semiconductor element |
JP5621185B2 (en) * | 2008-06-02 | 2014-11-05 | 日産自動車株式会社 | Semiconductor device manufacturing method and semiconductor device |
JP2010034481A (en) * | 2008-07-31 | 2010-02-12 | Sumitomo Electric Ind Ltd | Method of manufacturing semiconductor device, and semiconductor device |
JP2010135552A (en) * | 2008-12-04 | 2010-06-17 | Mitsubishi Electric Corp | Method of manufacturing silicon carbide semiconductor device |
JP5991629B2 (en) * | 2009-07-21 | 2016-09-14 | ローム株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP5659882B2 (en) * | 2011-03-09 | 2015-01-28 | 住友電気工業株式会社 | Manufacturing method of semiconductor device |
JP6376729B2 (en) * | 2013-05-21 | 2018-08-22 | ローム株式会社 | Manufacturing method of semiconductor device |
JP6614083B2 (en) * | 2016-09-26 | 2019-12-04 | 豊田合成株式会社 | Method of manufacturing nitride semiconductor device |
CN109979829A (en) * | 2017-12-27 | 2019-07-05 | 无锡华润微电子有限公司 | Silicon carbide activates method for annealing |
JP7458217B2 (en) * | 2020-03-19 | 2024-03-29 | 株式会社東芝 | Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator |
CN113178384B (en) * | 2021-06-30 | 2022-03-18 | 绍兴中芯集成电路制造股份有限公司 | SiC-based ohmic contact structure and method for manufacturing same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS551155A (en) * | 1978-06-19 | 1980-01-07 | Mitsubishi Electric Corp | Method of fabricating semiconductor device |
JP3146694B2 (en) * | 1992-11-12 | 2001-03-19 | 富士電機株式会社 | Silicon carbide MOSFET and method of manufacturing silicon carbide MOSFET |
JP3567937B2 (en) * | 1992-12-26 | 2004-09-22 | 株式会社半導体エネルギー研究所 | Method for manufacturing thin film transistor |
JPH0786199A (en) * | 1993-09-16 | 1995-03-31 | Fuji Electric Co Ltd | Fabrication of silicon carbide semiconductor device |
JP3721588B2 (en) * | 1994-10-04 | 2005-11-30 | 富士電機デバイステクノロジー株式会社 | Method for manufacturing silicon carbide semiconductor device |
JP3580052B2 (en) * | 1996-10-17 | 2004-10-20 | 株式会社デンソー | Method for manufacturing silicon carbide semiconductor device |
JP3944970B2 (en) * | 1997-10-27 | 2007-07-18 | 富士電機デバイステクノロジー株式会社 | Method for manufacturing silicon carbide semiconductor device |
JP3661409B2 (en) * | 1998-05-29 | 2005-06-15 | 新日本無線株式会社 | Method for manufacturing silicon carbide semiconductor device |
JP3956487B2 (en) * | 1998-06-22 | 2007-08-08 | 富士電機デバイステクノロジー株式会社 | Method for manufacturing silicon carbide semiconductor device |
JP3760688B2 (en) * | 1999-08-26 | 2006-03-29 | 富士電機ホールディングス株式会社 | Method for manufacturing silicon carbide semiconductor device |
JP2002016013A (en) * | 2000-06-27 | 2002-01-18 | Nissan Motor Co Ltd | Method of manufacturing silicon carbide semiconductor device |
-
2001
- 2001-04-18 JP JP2001120165A patent/JP4961633B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002314071A (en) | 2002-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4961633B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP4600438B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
US7569496B2 (en) | Method for manufacturing SiC semiconductor device | |
US7718519B2 (en) | Method for manufacturing silicon carbide semiconductor element | |
US8697555B2 (en) | Method of producing semiconductor device and semiconductor device | |
US8377811B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP4483900B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JPS62177909A (en) | Manufacture of semiconductor device | |
JP2005353771A (en) | MANUFACTURING METHOD OF SiC SEMICONDUCTOR DEVICE | |
WO2012120731A1 (en) | Production method for semiconductor device | |
JP5057903B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP3972450B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP3956487B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP3963154B2 (en) | Method for manufacturing silicon carbide Schottky barrier diode | |
JP2009272328A (en) | Method and apparatus for manufacturing silicon oxide semiconductor element | |
JP3944970B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP4100070B2 (en) | Manufacturing method of semiconductor device | |
JP3539417B2 (en) | Silicon carbide semiconductor device and method of manufacturing the same | |
KR950027916A (en) | Manufacturing Method of Semiconductor Device | |
JP6686581B2 (en) | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device | |
WO2021161509A1 (en) | Method for manufacturing nitride semiconductor device | |
JP4792645B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP6853621B2 (en) | Manufacturing method of silicon carbide semiconductor device | |
JP2017108080A (en) | Method of manufacturing nitride semiconductor device | |
KR100446954B1 (en) | Fabrication method of silicon carbide semiconducting devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070601 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110623 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120312 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |