JP4934886B2

JP4934886B2 - 電源回路

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Publication number: JP4934886B2
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Inventors: 孝司高浜
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Description

本発明は、第１電源部が第１電源電圧を第１被電源供給部に出力するタイミングを、第２電源部が第２電源電圧を第２被電源供給部に出力するタイミングよりも遅延させる電源回路に関する。

図３および図４は、ＡＶアンプ等のオーディオ機器に適用される電源回路１０１，１０２を示す概略回路図である。ＡＶアンプには、音声処理または映像処理等を実行するためのコア部５と、ＤＶＤプレーヤやディスプレイ装置等の外部機器との間で音声データ、映像データ及び／又は制御データ等を送受信するための入出力インターフェース部（Ｉ／Ｆ部）６とが設けられている。電源回路１０１は、商用交流電源電圧から生成された入力電圧（例えば５Ｖ入力電圧）から、コア部５を動作するための電源電圧ＶＤＤを生成するコア部用電源部２と、Ｉ／Ｆ部６を動作するための電源電圧ＶＤＤＩＯを生成するＩ／Ｆ部用電源部３とを備えている。電源電圧ＶＤＤは、コア部５の耐熱性及び耐圧性等を考慮し、比較的低い電圧（例えば、１．８Ｖ）に設定され、電源電圧ＶＤＤＩＯは、Ｉ／Ｆ部６を正常に動作させるために、ＶＤＤよりも高い電圧値（例えば、３．３Ｖ）に設定される。

電源回路１０１においては次のような問題がある。ＡＶアンプに商用交流電源が供給開始されたとき、電源電圧ＶＤＤＩＯが定常状態（３．３Ｖ）に達する前に、電源電圧ＶＤＤが定常状態（１．８Ｖ）に達すると、コア部５からＩ／Ｆ部６に対して電流が流れてしまい、コア部５及び／又はＩＦ部６の破損につながる。そのため、商用交流電源が供給開始された際に、Ｉ／Ｆ部用電源部３が電源電圧ＶＤＤＩＯを出力した後、所定時間経過後に、コア部用電源部２が電源電圧ＶＤＤを出力するように、タイミングを制御する必要がある。

このようなタイミング制御方法として、以下の２つの方法が提案されている。１つめは、図３において、コア部用電源ＩＣ７に設けられた制御端子ＣＥ１に、５Ｖ入力電圧を所定の時定数を有する時定数回路（抵抗Ｒ１，コンデンサＣ２）を介して供給する。同様に、Ｉ／Ｆ部用電源ＩＣ８に設けられた制御端子ＣＥ２に、５Ｖ入力電圧を所定の時定数を有する時定数回路（抵抗Ｒ４，コンデンサＣ６）を介して供給する。そして、各時定数回路の時定数をコア部用電源部２の方が大きくなるように調整することによって、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力するタイミングを、Ｉ／Ｆ部用電源ＩＣ８が電源電圧ＶＤＤＩＯを出力タイミングよりも遅くする。

しかし、コア部用電源部２の時定数を大きくするためにコンデンサＣ２の容量を大きくすると、コストが上がると共に、５Ｖ入力電圧が低下したときに、電源電圧ＶＤＤが低下するタイミングが遅くなり、その後ただちに５Ｖ入力電圧が増加したときに、電源電圧ＶＤＤが電源電圧ＶＤＤＩＯよりも大きくなり、電源電圧ＶＤＤが電源電圧ＶＤＤＩＯよりも先に出力されたのと同じ状況が生じてしまう。また、コア部用電源部２の時定数を大きくするために抵抗の抵抗値を大きくすると、５Ｖ入力電圧が小さくなってしまうので、５Ｖ入力電圧を上げる必要がある。

２つめは、図４に示すように、コア部用電源ＩＣ７、及び、Ｉ／Ｆ部用電源ＩＣ８に設けられた制御端子ＣＥ１、ＣＥ２にマイコン２０４から制御電圧を供給することによって、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力するタイミングを、Ｉ／Ｆ部用電源ＩＣ８が電源電圧ＶＤＤＩＯを出力するタイミングよりも遅くする方法である。しかし、この方法によると、制御電圧を供給するためのポートをマイコン２０４に設ける必要があり、コストが上がる。さらに、マイコンと各制御端子との配線が断線すると、電源電圧ＶＤＤと電源電圧ＶＤＤＩＯとの出力タイミングを制御できなくなる。

特開９−２８５００９号公報

本発明は上記従来の課題を解決するためになされたものであり、その目的は、制御端子に直接接続されている時定数を大きくすることなく、マイコンによって制御することなく、第１電源部が第１電源電圧を第１被電源供給部に出力するタイミングを、第２電源部が第２電源電圧を第２被電源供給部に出力するタイミングよりも遅延させる電源回路を提供することである。

本発明の好ましい実施形態による電源回路は、第１入力電圧に基づいて、第１被電源供給部に供給する第１電源電圧を生成する第１電源部と、第２入力電圧に基づいて、第２被電源供給部に供給する第２電源電圧を生成する第２電源部と、前記第２電源部から出力される前記第２電源電圧が入力されることにより、前記第１電源部が前記第１電源電圧を前記第１被電源供給部に出力するタイミングを、前記第２電源部が前記第２電源電圧を前記第２被電源供給部に出力するタイミングよりも遅延させるタイミング制御部とを備え、前記第１電源部が、前記第１入力電圧が入力される制御端子を有し、前記制御端子に入力される前記第１入力電圧に応じて前記第１電源電圧を出力し、前記タイミング制御部が、前記第２電源部から前記第２電源電圧が前記タイミング制御部に入力開始されたとき前記制御端子に前記第１入力電圧が入力されることを禁止し、前記第２電源部から前記第２電源電圧が前記タイミング制御部に入力開始されてから所定時間経過後に、前記制御端子に前記第１入力電圧が入力されることを許可する。

タイミング制御部が、第２電源電圧が出力されてから所定時間経過するまでは、第１入力電圧が制御端子に入力されることを禁止しているので、第１電源電圧が出力されることはない。そして、第２電源電圧が出力されてから所定時間経過後に、第１入力電圧が制御端子に入力されることを許可するので、所定時間経過後に第１電源電圧が出力される。従って、第１電源電圧が第２電源電圧よりも先に出力されることを防止することができる。しかも、従来のように、制御端子に直接接続されている抵抗やコンデンサの値を大きくする必要がない。さらに、制御端子にマイコンから制御電圧を供給する必要もない。なお、第１入力電圧及び第２入力電圧は、同じ電圧でも異なる電圧でもよい。

好ましくは、前記タイミング制御部が、オン状態になることにより前記第１入力電圧が前記制御端子に入力されることを禁止し、オフ状態になることにより前記第１入力電圧が前記制御端子に入力されることを許可するスイッチ素子と、前記第２電源電圧によって充電され、前記第２電源電圧が前記タイミング制御部に入力開始されたときに前記スイッチ素子の制御電極に前記スイッチ素子をオン状態にする電圧を供給し、前記第２電源電圧が前記タイミング制御部に入力開始されてから所定時間経過後に、前記スイッチ素子の制御電極に前記スイッチ素子をオフ状態にする電圧を供給する時定数手段とを有する。

この場合、第２電源電圧がタイミング制御部に入力されたときに、時定数手段がスイッチ素子に供給する電圧が増加し、スイッチ素子がオン状態になることによって、制御端子に第１入力電圧が入力されることが禁止される。また、時定数手段が第２電源電圧によって充電されることにより、第２電源電圧がタイミング制御部に入力されてから所定時間経過後に、時定数手段がスイッチ素子に供給する電圧が低下し、スイッチ素子がオフ状態になることによって、制御端子に第１入力電圧が入力されることが許可される。

好ましくは、前記タイミング制御部がスイッチ素子とコンデンサとを有し、前記コンデンサの一端が前記第２電源部の出力端子に接続され、前記コンデンサの他端が前記スイッチ素子の制御電極に接続され、前記スイッチ素子の第１電極が前記制御端子に接続され、前記スイッチ素子の第２電極が接地電位に接続されている。

好ましくは、前記第２電源電圧が前記タイミング制御部に入力開始されたとき、前記コンデンサの他端の電圧が前記スイッチ素子をオン状態に制御する電圧まで増加し、その後、所定時定数に応じて前記コンデンサの他端の電圧によって前記コンデンサが充電されることにより、前記コンデンサの他端の電圧が前記スイッチ素子をオフ状態に制御する電圧まで低下する。

好ましくは、前記第１入力電圧及び前記第２入力電圧が低下したとき、前記コンデンサの充電電圧が前記第２電源部側に放電されることによって、その後、前記第１入力電圧及び前記第２入力電圧が増加したときに、前記コンデンサの他端の電圧が前記スイッチ素子をオン状態に制御する電圧まで増加し、さらにその後、所定時定数に応じて前記コンデンサの他端の電圧によって前記コンデンサが充電されることにより、前記コンデンサの他端の電圧が前記スイッチ素子をオフ状態に制御する電圧まで低下する。

この場合、第１入力電圧及び第２入力電圧が低下した後、増加する場合であっても、第１電源電圧が第２電源電圧を上回ることがなく、第１電源電圧を出力するタイミングを、第２電源電を出力するタイミングよりも遅くすることができる。

制御端子に接続されている時定数を大きくすることなく、マイコンによって制御することなく、第１電源部が第１電源電圧を第１被電源供給部に出力するタイミングを、第２電源部が第２電源電圧を第２被電源供給部に出力するタイミングよりも遅延させることができる。

以下、本発明の好ましい実施形態について説明するが、本発明はこれらの実施形態には限定されない。図１は、本発明の好ましい実施形態による電源回路１を示す概略回路図である。電源回路１は、例えばＡＶアンプ等のオーディオ機器に適用される。ＡＶアンプには、音声処理または映像処理等を実行するためのコア部５（第１被電源供給部）と、ＤＶＤプレーヤやディスプレイ装置等の外部機器との間で音声データ、映像データ及び／又は制御データ等を送受信するための入出力インターフェース部（Ｉ／Ｆ部）６（第２被電源供給部）とが設けられている。また、図示しないが、ＡＶアンプは、商用交流電源が供給され、商用交流電源電圧を整流平滑し、例えば５Ｖ入力電圧（図１では５Ｖと記載する）を供給する電源回路を備えている。なお、後述するＩ／Ｆ部用電源部３には、５Ｖ入力電圧ではなく、３．３Ｖ入力電圧が供給されてもよい。

電源回路１は、５Ｖ入力電圧からコア部５を動作するための電源電圧ＶＤＤを生成するコア部用電源部２（第１電源部）と、５Ｖ入力電圧からＩ／Ｆ部６を動作するための電源電圧ＶＤＤＩＯを生成するＩ／Ｆ部用電源部３（第２電源部）と、コア部用電源部２が電源電圧ＶＤＤを出力するタイミングを、Ｉ／Ｆ部用電源部３が電源電圧ＶＤＤＩＯを出力するタイミングよりも遅くするタイミング制御回路４とを備えている。電源電圧ＶＤＤは、コア部５の耐熱性及び耐圧性等を考慮し、比較的低い電圧（例えば、１．８Ｖ）に設定され、電源電圧ＶＤＤＩＯは、Ｉ／Ｆ部６を正常に動作させるために、電源電圧ＶＤＤよりも高い電圧値（例えば、３．３Ｖ）に設定される。

コア部用電源部２は、コア部用電源回路（以下、コア部用電源ＩＣという。）７と、抵抗Ｒ１と、コンデンサＣ１〜Ｃ３とを有する。

コア部用電源ＩＣ７は、入力端子ＶＩＮ１と出力端子ＶＯＵＴ１とを有し、入力端子ＶＩＮ１に５Ｖ入力電圧が入力され、出力端子ＶＯＵＴ１から３．３Ｖの電源電圧ＶＤＤを出力する回路である。また、コア部用電源ＩＣ７は、制御端子ＣＥ１を有しており、制御端子ＣＥ１に入力される制御電圧（本例では、５Ｖ入力電圧）に基づいて、出力端子ＶＯＵＴ１から電源電圧ＶＤＤを出力する。例えば、特に限定されないが、コア部用電源ＩＣ７は、制御端子ＣＥ１に入力される制御電圧が所定の閾値未満の場合には電源電圧ＶＤＤを出力せずに、制御端子ＣＥ１に入力される制御電圧が所定の閾値以上の場合には電源電圧ＶＤＤを出力する。または、コア部用電源ＩＣ７は、制御端子ＣＥ１に入力される制御電圧に略比例して電源電圧ＶＤＤを出力してもよい。

コア部用電源ＩＣ７の入力端子ＶＩＮ１は、５Ｖ入力電圧の電源ラインと、抵抗Ｒ１の一端と、コンデンサＣ１の一端とに接続されている。制御端子ＣＥ１は、抵抗Ｒ１の他端と、コンデンサＣ２の一端とに接続されている。コンデンサＣ１の他端と、コンデンサＣ２の他端とは接地電位に接続されている。出力端子ＶＯＵＴ１は、コア部５に接続され、かつ、コンデンサＣ３を介して接地電位に接続されている。

なお、後述するように、電源電圧ＶＤＤが出力されるタイミングを制御する時定数は主としてタイミング制御回路４のコンデンサＣ４，抵抗Ｒ２，Ｒ３によって決定されるので、制御端子ＣＥ１に直接接続されているコンデンサＣ２の容量や抵抗Ｒ１の抵抗値を小さくすることができる。従って、５Ｖ入力電圧が低下し、直後に増加したときに、電源電圧ＶＤＤの低下が時定数の影響により遅くなり、電源電圧ＶＤＤが電源電圧ＶＤＤＩＯよりも大きくなることを防止することができる。

Ｉ／Ｆ部用電源部３は、Ｉ／Ｆ部用電源回路（以下、Ｉ／Ｆ部用電源ＩＣという。）８と、抵抗Ｒ４と、コンデンサＣ５〜Ｃ７とを有する。

Ｉ／Ｆ部用電源ＩＣ８は、入力端子ＶＩＮ２と出力端子ＶＯＵＴ２とを有し、入力端子ＶＩＮ２に５Ｖ入力電圧が入力され、出力端子ＶＯＵＴ２から１．８Ｖの電源電圧ＶＤＤＩＯを出力する回路である。また、Ｉ／Ｆ部用電源ＩＣ８は、制御端子ＣＥ２を有しており、制御端子ＣＥ２に入力される制御電圧に基づいて、出力端子ＶＯＵＴ２から電源電圧ＶＤＤＩＯを出力する。例えば、特に限定されないが、Ｉ／Ｆ部用電源ＩＣ８は、制御端子ＣＥ２に入力される制御電圧が所定の閾値未満の場合には電源電圧ＶＤＤＩＯを出力せずに、制御端子ＣＥ２に入力される制御電圧が所定の閾値以上の場合には電源電圧ＶＤＤＩＯを出力する。または、Ｉ／Ｆ部用電源ＩＣ８は、制御端子ＣＥ２に入力される制御電圧に略比例して電源電圧ＶＤＤＩＯを出力してもよい。

Ｉ／Ｆ部用電源ＩＣ８の入力端子ＶＩＮ２は、５Ｖ入力電圧の電源ラインと、抵抗Ｒ４の一端と、コンデンサＣ５の一端とに接続されている。制御端子ＣＥ２は、抵抗Ｒ４の他端と、コンデンサＣ６の一端とに接続されている。コンデンサＣ５の他端と、コンデンサＣ６の他端とは接地電位に接続されている。出力端子ＶＯＵＴ２は、Ｉ／Ｆ部６に接続され、かつ、コンデンサＣ７を介して接地電位に接続されている。

タイミング制御回路４は、Ｉ／Ｆ部用電源ＩＣ８から出力される電源電圧ＶＤＤＩＯがタイミング制御回路４に入力されたときにコア部用電源ＩＣ７に電源電圧ＶＤＤを出力させず、電源電圧ＶＤＤＩＯがタイミング制御回路４に入力されてから所定時間経過後に、コア部用電源ＩＣ７から電源電圧ＶＤＤが出力されるように制御する。

詳細には、タイミング制御回路４は、電源電圧ＶＤＤＩＯがタイミング制御回路４に入力されてから所定時間経過するまでは、コア部用電源ＩＣ７の制御端子ＣＥ１を接地電位に接続することによって、５Ｖ入力電圧が制御端子ＣＥ１に入力されることを禁止し、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力することを禁止する。一方、タイミング制御回路４は、電源電圧ＶＤＤＩＯが入力されてから所定時間経過した後、制御端子ＣＥ１の接地電位への接続を開放することによって、制御端子ＣＥ１に５Ｖ入力電圧が入力されることを許可し、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力することを許可する。

タイミング制御回路４は、トランジスタＱ１と、抵抗Ｒ２、Ｒ３と、ダイオードＤ１と、コンデンサＣ４とを有する。トランジスタＱ１は、供給されるベース電圧（Ａ点電圧）に基づいてオン状態又はオフ状態になることによって、コア部用電源ＩＣ７の制御端子ＣＥ１を接地電位に接続させる（５Ｖ入力電圧が制御端子ＣＥ１に入力されることを禁止する）か、５Ｖ入力電圧が制御端子ＣＥ１に入力されることを許可するかを切り換える。

コンデンサＣ４は、トランジスタＱ１のベース電圧を変化させ、トランジスタＱ１のオン状態及びオフ状態を制御する。電源電圧ＶＤＤＩＯが入力された直後にはＡ点電圧がＶＤＤＩＯまで上昇することによりトランジスタＱ１をオン状態に制御し、その後、Ａ点電圧（電源電圧ＶＤＤＩＯ）によってコンデンサＣ４が充電されることにより、Ａ点電圧が低下し、所定時間経過後にトランジスタＱ１がオフ状態になるように制御する。

すなわち、トランジスタＱ１がオフ状態になるまでの上記所定時間は、コンデンサＣ４と抵抗Ｒ２、Ｒ３との時定数によって決定される。従って、コンデンサＣ４と抵抗Ｒ２、Ｒ３の各値を調整することによって、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力するタイミングを制御することができる。なお、時定数を決定するコンデンサＣ４及び抵抗Ｒ２，Ｒ３は制御端子ＣＥ１に直接接続されていないので、後述するように、５Ｖ入力電圧が低下したときにも、制御端子ＣＥ１に入力される５Ｖ入力電圧が大きい時定数によって低下しないことを防止できる。

トランジスタＱ１のコレクタは、コア部用電源ＩＣ７の制御端子ＣＥ１に接続され、エミッタは接地電位に接続され、ベースは抵抗Ｒ２，Ｒ３の各一端に接続されている。抵抗Ｒ２の他端は接地電位に接続され、抵抗Ｒ３の他端はダイオードＤ１のカソードとコンデンサＣ４の一端に接続され、ダイオードＤ１のアノードは接地電位に接続されている。コンデンサＣ４の他端は、Ｉ／Ｆ部用電源ＩＣ８の出力端子ＶＯＵＴ２に接続されている。

以上の構成を有する電源回路１についてその動作を説明する。図２は、電源回路１の各部の波形を示すタイミングチャートである。時刻ｔ１において、商用交流電源が供給開始されると、コア部用電源部２及びＩ／Ｆ部用電源部３に５Ｖ入力電圧が入力される。

Ｉ／Ｆ部用電源部３において、５Ｖ入力電圧が入力されることにより、抵抗Ｒ４とコンデンサＣ６とに基づく時定数に応じて、Ｉ／Ｆ部用電源ＩＣ８の制御端子ＣＥ２に入力される電圧が増加する。これに応じて、Ｉ／Ｆ部用電源ＩＣ８が出力する電源電圧ＶＤＤＩＯは増加し、時刻ｔ２において定常状態である３．３Ｖに達する。

タイミング制御回路４において、Ｉ／Ｆ部用電源ＩＣ８から出力される電源電圧ＶＤＤＩＯがコンデンサＣ４に供給され、コンデンサＣ４の一端Ａの電圧が時刻ｔ１〜ｔ２に上昇する。Ａ点の電圧が上昇したことに伴い、トランジスタＱ１のベース−エミッタ間電圧が導通開始電圧以上になると、トランジスタＱ１がオン状態になる。その結果、タイミング制御回路４は、コア部用電源ＩＣ７の制御端子ＣＥ１を接地電位に接続させる。

コア部用電源部２において、５Ｖ入力電圧が入力されるが、コア部用電源ＩＣ７の制御端子ＣＥ１とコンデンサＣ２との接続ノードが接地電位に接続されているので、コンデンサＣ２は５Ｖ入力電圧によって充電されず、制御端子ＣＥ１に供給される電圧は接地電位（０Ｖ）に維持される。その結果、コア部用電源ＩＣ７は、電源電圧ＶＤＤを出力しない（電源電圧ＶＤＤが０Ｖである）。

時刻ｔ２〜ｔ３において、Ａ点の電圧によって、抵抗Ｒ２、Ｒ３、コンデンサＣ４の各値によって決定される時定数に従って、コンデンサＣ４が充電される。従って、コンデンサＣ４の充電に伴い、Ａ点の電圧は上記時定数に従って時刻ｔ２〜ｔ３に徐々に低下する。Ａ点電圧が低下することにより、トランジスタＱ１のベース−エミッタ間電圧が導通開始電圧未満になると、トランジスタＱ１がオフ状態になる。その結果、タイミング制御回路４は、コア部用電源ＩＣ７の制御端子ＣＥ１を接地電位から開放させることにより、５Ｖ入力電圧がコア部用電源ＩＣ７の制御端子ＣＥ１に入力されることを許可する。

時刻ｔ３〜ｔ４において、コア部用電源部２に５Ｖ入力電圧が入力されることにより、抵抗Ｒ１とコンデンサＣ２とによって決定される時定数に応じて、コンデンサＣ２が充電されて、コア部用電源ＩＣ７の制御端子ＣＥ１に入力される電圧が増加する。これに応じて、コア部用電源ＩＣ７が出力端子ＶＯＵＴ１から電源電圧ＶＤＤを出力するようになり、時刻ｔ４において電源電圧ＶＤＤが定常状態１．８Ｖに達する。

以上のように、Ｉ／Ｆ部用電源ＩＣ８が電源電圧ＶＤＤＩＯを出力した後、所定時間経過後に、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力するように、電源電圧ＶＤＤの出力タイミングを制御することができる。

次に、商用交流電源の電圧値が低下し、その後直ちに、商用交流電源の電圧値が増加する場合の動作を説明する。このような場合においても、Ｉ／Ｆ部用電源ＩＣ８が電源電圧ＶＤＤＩＯを出力した後、所定時間経過後に、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力することができる。

商用交流電源電圧が低下すると、コア部用電源部２及びＩ／Ｆ用電源部３に入力される５Ｖ入力電圧が低下する。時刻ｔ５において、５Ｖ入力電圧が３．３Ｖ未満になると、Ｉ／Ｆ部用電源ＩＣ８が出力する電源電圧ＶＤＤＩＯが５Ｖ入力電圧と同じ電圧値で低下する（例えば、５Ｖ入力電圧が３Ｖのとき、電源電圧ＶＤＤＩＯも３Ｖ）。一方、コア部用電源部２においては５Ｖ入力電圧が１．８Ｖ未満になると、コア部用電源ＩＣ７が出力する電源電圧ＶＤＤは５Ｖ入力電圧と同じ電圧値で低下する（なお、図２では５Ｖ入力電圧が１．８Ｖ未満になる前に増加する場合を示しているので、時刻ｔ５〜ｔ６において電源電圧ＶＤＤは低下していない）。

時刻ｔ６において、Ｉ／Ｆ部用電源ＩＣ８が出力する電源電圧ＶＤＤＩＯが低下したことにより、コンデンサＣ４の充電電圧がコンデンサＣ４からコンデンサＣ７（Ｉ／Ｆ部用電源ＩＣ８の出力端子ＶＯＵＴ２）側へと瞬間的に放電される。

続いて、商用交流電源電圧が増加すると、コア部用電源部２及びＩ／Ｆ用電源部３に入力される５Ｖ入力電圧が増加する。５Ｖ入力電圧が増加すると、Ｉ／Ｆ部用電源ＩＣ８が出力する電源電圧ＶＤＤＩＯが時刻ｔ６〜ｔ７にかけて増加し、時刻ｔ７で定常状態３．３Ｖに達する。電源電圧ＶＤＤＩＯが増加すると、タイミング制御回路４において、コンデンサＣ４のＡ点電圧もｔ６〜ｔ７にかけて増加する。

時刻ｔ６から少し時間経過し、Ａ点電圧が増加開始すると、トランジスタＱ１のベース−エミッタ間電圧が導通開始電圧以上になり、トランジスタＱ１がオン状態になる。その結果、コア部用電源ＩＣ７の制御端子ＣＥ１が接地電位に接続された状態になり、制御端子ＣＥ１に入力される電圧が接地電位になる。これに伴い、コア部用電源ＩＣ７から電源電圧ＶＤＤが出力されないようになる。

時刻ｔ７〜ｔ８において、Ａ点の電圧によって、抵抗Ｒ２、Ｒ３、コンデンサＣ４の各値によって決定される時定数に従って、コンデンサＣ４が充電される。従って、コンデンサＣ４の充電に伴い、Ａ点の電圧は上記時定数に従って時刻ｔ７〜ｔ８に徐々に低下する。Ａ点電圧が低下することにより、トランジスタＱ１のベース−エミッタ間電圧が導通開始電圧未満になると、トランジスタＱ１がオフ状態になる。その結果、タイミング制御回路４は、コア部用電源ＩＣ７の制御端子ＣＥ１を接地電位から開放させることにより、５Ｖ入力電圧がコア部用電源ＩＣ７の制御端子ＣＥ１に入力されることを許可する。

時刻ｔ８〜ｔ９において、コア部用電源部２に５Ｖ入力電圧が入力されることにより、抵抗Ｒ１とコンデンサＣ２とによって決定される時定数に応じて、コンデンサＣ２が充電されて、コア部用電源ＩＣ７の制御端子ＣＥ１に入力される電圧が増加する。これに応じて、コア部用電源ＩＣ７が出力端子ＶＯＵＴ１から出力する電源電圧ＶＤＤが増加し、時刻ｔ９において定常状態１．８Ｖに達する。

以上のように、商用交流電源電圧が低下し、その後増加した場合にも、Ｉ／Ｆ部用電源ＩＣ８が電源電圧ＶＤＤＩＯを出力した後、所定時間経過後に、コア部用電源ＩＣ７が電源電圧ＶＤＤを出力するように、電源電圧ＶＤＤの出力タイミングを制御することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれらの実施形態には限定されない。例えば、スイッチ素子の種類はトランジスタに限定されない。また、タイミング制御回路４の各素子の接続構成は上記の実施形態に限定されない。

本発明は、ＡＶアンプ等のオーディオ機器の電源回路として好適に採用され得る。

本発明の好ましい実施形態による電源回路１を示す回路図である。電源回路１の動作を示すタイミングチャートである。従来の電源回路１０１を示す回路図である。従来の電源回路２０１を示す回路図である。

符号の説明

１電源回路
２コア部用電源部
３Ｉ／Ｆ部用電源部
４タイミング制御回路
５コア部
６Ｉ／Ｆ部
７コア部用ＩＣ
８Ｉ／Ｆ部用ＩＣ
Ｑ１トランジスタ
Ｃ４コンデンサ

Claims

第１入力電圧に基づいて、第１被電源供給部に供給する第１電源電圧を生成する第１電源部と、
第２入力電圧に基づいて、第２被電源供給部に供給する第２電源電圧を生成する第２電源部と、
前記第２電源部から出力される前記第２電源電圧が入力されることにより、前記第１電源部が前記第１電源電圧を前記第１被電源供給部に出力するタイミングを、前記第２電源部が前記第２電源電圧を前記第２被電源供給部に出力するタイミングよりも遅延させるタイミング制御部とを備え、
前記第１電源部が、前記第１入力電圧に応じて充電される第１コンデンサと、前記第１コンデンサと共に前記第１コンデンサが充電される際の時定数を決定する第１抵抗と、前記第１コンデンサの一端が接続され前記第１コンデンサの充電電圧が入力される制御端子とを有し、前記制御端子に入力される前記第１コンデンサの充電電圧に応じて前記第１電源電圧を出力し、
前記タイミング制御部が、第２コンデンサと、前記第２コンデンサと共に前記第２コンデンサが充電される際の時定数を決定する第２抵抗と、スイッチ素子とを含み、前記第２コンデンサの一端が前記第２電源部の出力端子に接続され、前記第２コンデンサの他端が前記スイッチ素子の制御電極に接続され、前記スイッチ素子の第１電極が前記制御端子および前記第１コンデンサの一端に接続され、前記スイッチ素子の第２電極が接地電位に接続されており、
前記第２電源部から前記第２電源電圧が前記タイミング制御部に入力開始されたとき、前記第２コンデンサの他端の電圧が増加し、前記スイッチ素子がオン状態になることにより前記制御端子および前記第１コンデンサの一端を接地電位に接続させ、その結果、前記制御端子に前記第１コンデンサの充電電圧が入力されることを禁止し、
その後、前記第２コンデンサおよび前記第２抵抗による時定数に応じて、前記第２コンデンサの他端の電圧によって前記第２コンデンサが充電され、前記第２コンデンサの他端の電圧が低下し、前記スイッチ素子がオフ状態になることにより前記制御端子および前記第１コンデンサの一端を接地電位から開放させ、前記第１コンデンサおよび前記第１抵抗による時定数に応じて、前記第１コンデンサが充電され、その結果、前記第２電源部から前記第２電源電圧が前記タイミング制御部に入力開始されてから所定時間経過後に、前記制御端子に前記第１コンデンサの充電電圧が入力されることを許可する、電源回路。
前記タイミング制御部が、カソードが前記第２コンデンサの他端に接続され、アノードが接地電位に接続されたダイオードをさらに含み、
前記第１入力電圧及び前記第２入力電圧が低下したとき、前記第２コンデンサの充電電圧が前記第２電源部側に放電されることによって、その後、前記第１入力電圧及び前記第２入力電圧が増加したときに、前記第２コンデンサの他端の電圧が増加し、前記スイッチ素子がオン状態になり、その後、前記第２コンデンサの他端の電圧が低下し、前記スイッチ素子がオフ状態になる、請求項１に記載の電源回路。