JP4931813B2 - 半導体構造を形成するための方法 - Google Patents

Description

本発明はシリコン−ゲルマニウム（ＳｉＧｅ）エピタキシャル（ＥＰＩ）成長に関し、詳細には、シリコン−ゲルマニウム・エピタキシャル成長における歩留りの向上に関する。

ＮＰＮデバイスを形成するための製造プロセスは一般に、ウェーハ上の単結晶シリコン層から開始される。次いでこの単結晶シリコン層内に、第１および第２の浅いトレンチ分離（ＳＴＩ）領域を形成する。ＮＰＮデバイスのコレクタは、後にこの第１のＳＴＩ領域と第２のＳＴＩ領域の間に挟まれた第１の単結晶シリコン領域内に置かれる。次に、単結晶シリコン領域ならびに第１および第２のＳＴＩ領域の上面に、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）を付着させる。このＳｉＧｅ付着の結果、第１の単結晶シリコン領域の上面から第２の単結晶シリコン領域が成長する。さらにこのＳｉＧｅ付着の結果、第１および第２のＳＴＩ領域の上面からそれぞれ第１および第２のポリシリコン領域が成長する。ＮＰＮデバイスのエミッタおよびベースは第２の単結晶シリコン領域内に置かれる。

第１の単結晶シリコン領域と第１のＳＴＩ領域は共通の第１の境界面を有する。第１の単結晶シリコン領域と第２のＳＴＩ領域は共通の第２の境界面を有する。これらの第１および第２の共通境界面の上縁は大きな材料応力が存在する場所である。この大きな材料応力の結果としてクラックが生じることがあり、このクラックは、第１および第２の単結晶シリコン領域内へ伝播し、ＮＰＮデバイスのコレクタとエミッタの間に電気的な短絡を引き起こす。これによってＮＰＮデバイスの歩留りは低下する。

したがって、従来技術において開示されているものよりも相対的に高い歩留りを有するＮＰＮデバイスを製造する方法が求められている。

本発明は、（ａ）第１の複数の同一の半導体構造を形成するステップを含み、第１の複数の同一の半導体構造がそれぞれ、（ｉ）第１の共通の境界面を介して互いに物理的にじかに接触した第１の領域および第２の領域を形成するステップと、（ｉｉ）第１および第２の領域の上に成長材料を同時に付着させて、第１および第２の領域からそれぞれ第３および第４の領域を、第３の領域と第４の領域の間の第２の共通の境界面が第１の共通境界面から成長するように成長させるステップとによって形成され、第１の領域と第３の領域が同じ材料を含み、第１および第３の領域が単結晶原子配置を有し、第１の領域が、第４の領域とは異なる原子配置を有し、成長材料を付着させるステップが第１の付着条件下で実行され、さらに、（ｂ）第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にない場合に、第２の複数の同一の半導体構造を形成するステップであって、第２の複数の同一の半導体構造がそれぞれ、成長材料を付着させるステップが第２の付着条件下で実行されることを除けばステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成されるステップを含む、半導体構造を形成するための方法を提供する。

本発明はさらに、（ａ）第１の複数の同一の半導体構造を形成するステップを含み、第１の複数の同一の半導体構造がそれぞれ、（ｉ）第１の単結晶半導体領域ならびに第１および第２の浅いトレンチ分離領域を半導体基板上に形成するステップであって、第１の単結晶半導体領域が、第１の浅いトレンチ分離領域と第２の浅いトレンチ分離領域の間に挟まれたステップと、（ｉｉ）（Ａ）第１の単結晶半導体領域の上に成長材料を付着させて、第１の単結晶半導体領域から第２の単結晶半導体領域を成長させ、同時に（Ｂ）第１および第２の浅いトレンチ分離領域の上に成長材料を付着させて、第１および第２の浅いトレンチ分離領域からそれぞれ第１および第２のポリシリコン領域を成長させるステップとによって形成され、第２の単結晶半導体領域と第１のポリシリコン領域が互いに物理的にじかに接触し、第２の単結晶半導体領域と第２のポリシリコン領域が互いに物理的にじかに接触し、成長材料を付着させるステップが第１の付着条件下で実行され、さらに、（ｂ）第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にない場合に、第２の複数の同一の半導体構造を形成するステップであって、第２の複数の同一の半導体構造がそれぞれ、成長材料を付着させるステップが第２の付着条件下で実行されることを除けばステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成されるステップを含む、半導体構造を形成するための方法を提供する。

本発明はさらに、（ａ）第１の複数の同一の半導体構造を形成するステップを含み、第１の複数の同一の半導体構造がそれぞれ、（ｉ）シリコン基板を用意するステップと、（ｉｉ）基板上に単結晶シリコン層を形成するステップと、（ｉｉｉ）単結晶シリコン領域内に第１および第２の浅いトレンチ分離領域を形成するステップであって、第１および第２の浅いトレンチ分離領域が、第１の浅いトレンチ分離領域と第２の浅いトレンチ分離領域の間に挟まれた第１の単結晶シリコン領域を画定するステップと、（ｉｖ）第１および第２の浅いトレンチ分離領域の上に、ポリシリコンのシード層を成長させるステップと、（ｖ）（Ａ）第１の単結晶シリコン領域の上にシリコンおよびゲルマニウムを付着させて第２の単結晶シリコン領域を成長させ、同時に（Ｂ）第１および第２の浅いトレンチ分離領域の上にシリコンおよびゲルマニウムを付着させて、それぞれ第１および第２のポリシリコン領域を成長させるステップとによって形成され、第２の単結晶シリコン領域と第１のポリシリコン領域が互いに物理的にじかに接触し、第２の単結晶シリコン領域と第２のポリシリコン領域が互いに物理的にじかに接触し、シリコンおよびゲルマニウムを付着させるステップが第１の付着条件下で実行され、さらに、（ｂ）第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にない場合に、第２の複数の同一の半導体構造を形成するステップであって、第２の複数の同一の半導体構造がそれぞれ、成長材料を付着させるステップが第２の付着条件下で実行されることを除けばステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成されるステップを含む、半導体構造を形成するための方法を提供する。

本発明はさらに、半導体構造設計の製造条件を決定するための方法であって、（ａ）半導体構造設計の歩留りと、付着温度と、前駆体流量との間の関係を得るステップを含み、半導体構造設計が、（ｉ）第１の共通の境界面を介して互いに物理的にじかに接触した第１の領域および第２の領域と、（ｉｉ）それぞれ第１および第２の領域の上にあって、第１および第２の領域の上に成長材料を同時に付着させるステップによって成長させた第３および第４の領域であって、第３の領域と第４の領域の間の第２の共通の境界面が第１の共通境界面から成長するように成長させた第３および第４の領域とを含み、第１の領域と第３の領域が同じ材料を含み、第１および第３の領域が単結晶原子配置を有し、第１の領域が、第４の領域とは異なる原子配置を有し、成長材料を付着させる前記ステップが、ある付着温度およびある前駆体流量の下で実行され、さらに、（ｂ）半導体構造設計の標的歩留りを選択するステップと、（ｃ）それらの下で成長材料を付着させるステップが、半導体構造設計に基づき標的歩留りを有する複数の同一の半導体構造を形成すると思われる所望の付着温度および所望の前駆体流量を決定するステップであって、所望の付着温度および所望の前駆体流量が前記関係に基づいて決定されるステップとを含む方法を提供する。

本発明は、従来技術において開示されているものよりも相対的に高い歩留りを有する半導体デバイスを製造できるという利点を提供する。

構造
図１は、単結晶Ｓｉ（シリコン）領域１２０ならびに２つの浅いトレンチ分離（ＳＴＩ）領域１３０ａおよび１３０ｂをＳｉ基板１１０上に形成した後の半導体構造１００の断面を示す、本発明の実施形態に基づく断面図である。より具体的には、構造１００の製造プロセスはＳｉ基板１１０から開始される。次いでＳｉ基板１１０の上に、単結晶Ｓｉ層１２０／１３０ａ／１３０ｂを形成する。単結晶Ｓｉ層１２０／１３０ａ／１３０ｂは例えば、Ｓｉ基板１１０上にエピタキシャル成長させることができる。次に、最初に単結晶Ｓｉ層１２０／１３０ａ／１３０ｂ内に２つの浅いトレンチ１３０ａおよび１３０ｂをエッチングし、次いで浅いトレンチ１３０ａおよび１３０ｂに例えば二酸化シリコン（ＳｉＯ_２）を充填することによって、単結晶Ｓｉ層１２０／１３０ａ／１３０ｂ内にＳＴＩ領域１３０ａおよび１３０ｂを形成する。単結晶Ｓｉ領域１２０はＳＴＩ領域１３０ａと１３０ｂの間に挟まれ、ＳＴＩ領域１３０ａおよび１３０ｂによって画定される。

図２は、ＳＴＩ領域１３０ａおよび１３０ｂの上にそれぞれポリシリコン・シード層１４０ａおよび１４０ｂを形成した後の半導体構造１００の断面を示す、本発明の実施形態に基づく断面図である。より具体的には、最初に、図１の構造１００の上面全体（すなわち単結晶Ｓｉ領域１２０の上面ならびにＳＴＩ領域１３０ａおよび１３０ｂの上面）に、例えば物理蒸着ステップを使用して、ポリシリコン・シード層１４０ａ／１４０ｃ／１４０ｂを付着させる。次に、ポリシリコン・シード層１４０ａ／１４０ｃ／１４０ｂの単結晶Ｓｉ領域１２０の上の部分１４０ｃを、例えばフォトリソグラフィ・マスキングおよび化学エッチングを使用して除去する。一実施形態では、エッチングされる部分１４０ｃの方向１４５の幅が単結晶Ｓｉ領域１２０のそれよりも広い。その結果、部分１４０ｃをエッチングで除去した後、ＳＴＩ領域１３０ａおよび１３０ｂのそれぞれの表面１３２ａおよび１３２ｂが雰囲気に対して露出する。この化学エッチング・ステップ後に残るポリシリコン・シード層１４０ａ／１４０ｃ／１４０ｂの部分は、ＳＴＩ領域１３０ａおよび１３０ｂの上のポリシリコン・シード層１４０ａおよび１４０ｂである。

図３は、単結晶Ｓｉ領域１２０上ならびにＳＴＩ領域１３０ａおよび１３０ｂ上にＳｉＧｅ層１６０ａ／１５０／１６０ｂを成長させた後の半導体構造１００の断面を示す、本発明の実施形態に基づく断面図である。より具体的には、一実施形態ではＳｉＧｅ層１６０ａ／１５０／１６０ｂが、単結晶Ｓｉ領域１２０の上ならびにＳＴＩ領域１３０ａおよび１３０ｂの上にシリコン−ゲルマニウム（ＳｉＧｅ）混合物を同時に付着させることによって形成される。このＳｉＧｅ付着の結果形成されるＳｉＧｅ層１６０ａ／１５０／１６０ｂは実際には、異なる原子配置を有する３つの別個の領域、すなわち単結晶ＥＰＩ（エピタキシャル）ＳｉＧｅ領域１５０ならびに２つのポリシリコンＳｉＧｅ領域１６０ａおよび１６０ｂを含む。より具体的にはこのＳｉＧｅ付着中に、単結晶Ｓｉ領域１２０から、単結晶Ｓｉ領域１２０の上に、ＥＰＩ ＳｉＧｅ領域１５０をエピタキシャル成長させる。同時に、ポリシリコン・シード層１４０ａおよび１４０ｂ、ならびにＳＴＩ領域１３０ａおよび１３０ｂの露出した表面１３２ａおよび１３２ｂ（図２）から、これらの上に、ポリシリコンＳｉＧｅ領域１６０ａおよび１６０ｂを成長させる。その結果、ポリシリコン・シード層１４０ａおよび１４０ｂ（図２）はそれぞれ、ポリシリコンＳｉＧｅ領域１６０ａおよび１６０ｂ（図３）と合体する。

付着条件、ＥＰＩ ＳｉＧｅ／ポリ成長比および歩留り
ＥＰＩ ＳｉＧｅ領域１５０とポリシリコンＳｉＧｅ領域１６０ａは、共通の境界面１６５ａを介して物理的に互いにじかに接触している。共通境界面１６５ａは、ＳＴＩ領域１３０ａの上面１３４ａとの間に境界面成長角α１をなす。ＥＰＩ ＳｉＧｅ領域１５０およびポリシリコンＳｉＧｅ領域１６０ａが成長するとき、共通境界面１６５ａは、単結晶Ｓｉ領域１２０とＳＴＩ領域１３０ａの間の共通境界面１２５ａの上縁１７０ａから成長する。上縁１７０ａはＳＴＩコーナ１７０ａとも呼ばれる。

同様に、ＥＰＩ ＳｉＧｅ領域１５０とポリシリコンＳｉＧｅ領域１６０ｂは、共通の境界面１６５ｂを介して物理的に互いにじかに接触している。共通境界面１６５ｂは、ＳＴＩ領域１３０ｂの上面１３４ｂとの間に境界面成長角α２をなす。ＥＰＩ ＳｉＧｅ領域１５０およびポリシリコンＳｉＧｅ領域１６０ｂが成長するとき、共通境界面１６５ｂは、単結晶Ｓｉ領域１２０とＳＴＩ領域１３０ｂの間の共通境界面１２５ｂの上縁１７０ｂから成長する。上縁１７０ｂはＳＴＩコーナ１７０ｂとも呼ばれる。

一方において、ＳＴＩコーナ１７０ａの材料応力はα１が９０°に近づくにつれて大きくなり、α１が小さくなるにつれて小さくなることを本発明の発明者は観察した。同様にＳＴＩコーナ１７０ｂの材料応力は、α２が９０°に近づくにつれて大きくなり、α２が小さくなるにつれて小さくなる。他方、α１およびα２は、ＥＰＩ ＳｉＧｅ／ポリ成長比（すなわちＥＰＩ ＳｉＧｅ領域１５０の成長速度とポリシリコンＳｉＧｅ領域１６０ａおよび１６０ｂの成長速度の比）に依存する。より具体的には、ＥＰＩ ＳｉＧｅ／ポリ成長比が大きいほど、α１およびα２は小さくなる。さらに、構造１００（図３）の歩留りは、ＳＴＩコーナ１７０ａおよび１７０ｂの材料応力に依存する。より具体的には、ＳＴＩコーナ１７０ａおよび１７０ｂの材料応力が小さいほど、構造１００の歩留りは高くなる。その結果、構造１００の歩留りはＥＰＩ ＳｉＧｅ／ポリ成長比に依存する。より具体的には、ＥＰＩ ＳｉＧｅ／ポリ成長比が大きいほど、構造１００の歩留りは高くなる。

本発明の発明者はさらに、ＥＰＩ ＳｉＧｅ／ポリ成長比がＳｉＧｅ付着の温度（すなわち構造１００の上面および付着させたＳｉＧｅ材料の温度）に依存することを観察した。より具体的には、ＳｉＧｅ付着の温度が高いほど、ＥＰＩ ＳｉＧｅ／ポリ成長比は高くなる。構造１００の歩留りと、ＥＰＩ ＳｉＧｅ／ポリ成長比とＳｉＧｅ付着の温度との間の関係を図４に示す。この図は実験によって集められたデータを示しており、この実験において使用したツール・プラットホーム（図示せず）のチューブ・チャンバ容積は約３立方フィート（約０．０８立方メートル）、ベース圧力は１０^−８〜１０^−９トルである。この実験において使用した前駆体は、流量３０ｓｃｃｍ（standard centimeter cube per minute）のシラン（ＳｉＨ_４）である。図４によれば、ＳｉＧｅ付着の温度が増大する（すなわち１／Ｔ軸に沿って左側へ移動する）と、ＥＰＩ ＳｉＧｅ／ポリ成長比および構造１００の歩留りもともに増大する。

同様に、本発明の発明者はさらに、ＥＰＩ ＳｉＧｅ／ポリ成長比がＳｉＧｅ付着の前駆体の流量に依存することを観察した。より具体的には、ＳｉＧｅ付着の前駆体流量が小さいほど、ＥＰＩ ＳｉＧｅ／ポリ成長比は大きくなる。構造１００の歩留りと、ＥＰＩ ＳｉＧｅ／ポリ成長比と、ＳｉＧｅ付着の前駆体流量との間の関係を図５に示す。この図は、図４に関して使用したプラットホームと同じプラットホームを使用した実験によって集められたデータを示している。この場合も前駆体はシランである。しかしこの実験では、ＳｉＧｅ付着の温度を５１０〜５３０℃の範囲の１つの温度値に固定し、シラン流量を調整した。図５によれば、シラン流量が低下する（すなわち水平軸に沿って左側へ移動する）と、ＥＰＩ ＳｉＧｅ／ポリ成長比および構造１００の歩留りはともに増大する。

図３、４および５を参照して以上を要約すると、ＳｉＧｅ層１６０ａ／１５０／１６０ｂのＳｉＧｅ付着の温度を高くし、またはＳｉＧｅ層１６０ａ／１５０／１６０ｂのＳｉＧｅ付着の前駆体の流量を小さくすることによって、あるいはこの両方を実施することによって、ＥＰＩ ＳｉＧｅ／ポリ成長比は増大する。ＥＰＩ ＳｉＧｅ／ポリ成長比の増大は、α１およびα２を小さくすることによって、ＳＴＩコーナ１７０ａおよび１７０ｂの材料応力を低減させる。その結果、構造１００の歩留りは増大する。言い換えると、ＳＴＩコーナ１７０ａおよび１７０ｂの材料応力を低減させた結果、（クラックが生じた場合に）クラックがＳＴＩコーナ１７０ａおよび１７０ｂから活性領域１２０および１５０内へ広がる可能性が小さくなる。したがって、領域１２０および１５０は半導体デバイスを形成するより良好な場所となる。例えば領域１２０および１５０内にＮＰＮデバイス（図示せず）を製造することができる。例えば、ＮＰＮデバイスのコレクタをＳｉ領域１２０内に置くことができる。ＮＰＮデバイスのベースはコレクタの上の領域１５０内に置くことができる。ＮＰＮデバイスのエミッタはベースの上の領域１５０内に置くことができる。ＳＴＩコーナ１７０ａおよび１７０ｂの低減された材料応力によって、ＮＰＮデバイスのコレクタとエミッタの間の短絡の可能性は小さくなる。

設計方法
一実施形態では、図３の構造１００と同様の第１の複数の同一の半導体構造を製造する。このとき、単結晶Ｓｉ領域１２０ならびにＳＴＩ領域１３０ａおよび１３０ｂの上へのシリコン−ゲルマニウム（ＳｉＧｅ）混合物の付着条件（ＳｉＧｅ付着条件）は、固定されたシラン流量と、第１の付着温度とを含む。次いで、この第１の複数の同一の半導体構造のそれぞれの半導体構造を試験することによって、この第１の複数の同一の半導体構造の第１の歩留りを決定する。次いで、この第１の歩留りが標的歩留りの予め指定された範囲内にある（すなわち第１の歩留りが標的歩留りよりも大きいか、または第１の歩留りが標的歩留りよりも小さい場合でも予め指定された差の範囲内にある）場合、この固定シラン流量と第１の付着温度は満足のいく条件とみなされ、これらを構造１００の大量生産に使用することができる。

第１の歩留りが標的歩留りの予め指定された範囲内にない場合には、図３の構造１００と同様の第２の複数の同一の半導体構造を製造する。このとき、ＳｉＧｅ付着条件は、固定されたシラン流量と、第１の付着温度よりも高い第２の付着温度とを含む。一実施形態では、第２の付着温度の選択が、図３の構造１００が後続の製造ステップを経るときの構造１００の周囲の構造および構造１００自体に対するより高い付着温度の影響を考慮することができる。次いで、この第２の複数の同一の半導体構造のそれぞれの半導体構造を試験することによって、この第２の複数の同一の半導体構造の第２の歩留りを決定する。次いで、この第２の歩留りが標的歩留りの予め指定された範囲内にある場合、この固定シラン流量と第２の付着温度は満足のいく条件とみなされ、これらを大量生産に使用することができる。第２の歩留りが標的歩留りの予め指定された範囲内にない場合には、図３の構造１００に類似の第３の複数の同一の半導体構造を、よりいっそう高い第３の付着温度で製造し、構造１００の大量生産に使用することができる満足のいく付着条件が見つかるまで以上のプロセスを繰り返す。

代替実施形態では、ＳｉＧｅ付着温度をある固定付着温度に固定し、シラン流量を調整する。一実施形態では、次のより低いシラン流量の選択が、ＳｉＧｅ付着速度に対するより低いシラン流量の影響を考慮することができる。前述の手順と同様の手順によって、この固定付着温度と、最後の複数の同一の半導体構造に対応する最後のシラン流量とを含む、構造１００の大量生産に使用することができる満足のゆく付着条件を決定することができる。

他の代替実施形態では、第１の複数の同一の半導体構造の第１の歩留りを決定した後に、その第１の歩留りを、標的歩留りと比較するのではなしに、関連するＳｉＧｅ付着条件（ＳｉＧｅ付着温度および前駆体流量）とともに記録する。次いで、第２の複数の同一の半導体構造の第２の歩留りを決定し、それを、関連ＳｉＧｅ付着条件とともに記録する。次いで、第３の複数の同一の半導体構造の第３の歩留りを決定し、それを関連ＳｉＧｅ付着条件とともに記録し、次いで同様の手順を、Ｎ番目の複数の同一の半導体構造のＮ番目の歩留りを決定し（Ｎは整数）、それを関連ＳｉＧｅ付着条件とともに記録するまで繰り返す。その結果、図３の構造１００の歩留りを、関連ＳｉＧｅ付着条件の関数として得ることができる。例えば一実施形態では、構造１００の歩留りならびにその関連付着温度および前駆体流量を、軸Ｏｚが関数「歩留り」を表し、ＯｘおよびＯｙが変量「付着温度」および「前駆体流量」を表す３軸系Ｏｘｙｚ（図示せず）上にプロットすることができる。その結果、関数「歩留り」はＯｘｙｚ空間内の面（以後これを歩留り面と呼ぶ）の形状を有する。

次いで、構造１００の標的歩留りを選択し、この標的歩留りに関連した、大量生産に対して使用することができる前駆体流量および付着温度を、先に決定した関数から決定することができる。一実施形態では、Ｎ個の歩留りのうちの最大の歩留りを標的歩留りとして選択することができる。図４には、２つの異なるＳｉＧｅ付着条件に対応する２つの歩留り値（１．００および１．０３２）が示されている。同様に図５には、２つの異なるＳｉＧｅ付着条件に対応する正規化された２つの歩留り値（１．００および１．０７）が示されている。

上記の歩留り面の例では、平面ｚ（＝選択された標的歩留り）（図示せず）が歩留り面を横切って歩留り曲線を画定し、この曲線上で、選択された標的歩留りに対応する一対の関連付着温度と前駆体流量を任意に選択することができる。一実施形態では標的付着温度を選択することができる。標的付着温度は平面ｘ（＝標的付着温度）によって表すことができ、この面は歩留り曲線と第１の点で交差する。この第１の点に関連した前駆体流量と標的付着温度とが、構造１００の標的歩留りを決定する付着条件となる。

代替実施形態では標的前駆体流量を選択することができる。標的前駆体流量は平面ｙ（＝標的前駆体流量）によって表すことができ、この面は第２の点で歩留り曲線と交差する。この第２の点に関連した付着温度と標的前駆体流量とが、構造１００の標的歩留りを決定する付着条件となる。

以上に説明した実施形態ではＳｉＧｅ付着が使用されるが、これは例でしかない。本発明は他の任意の付着物に対して適用可能である。使用される前駆体はシランに限定されない。

本明細書では本発明の特定の実施形態を例示を目的に記述したが、当業者には多くの修正および変更が明白であろう。したがって添付の請求項は、このような全ての修正および変更を、本発明の真の趣旨および範囲に含まれるものとして包含する。

一連の製造ステップのうちの一ステップが実行された後の半導体構造の断面を示す、本発明の実施形態に基づく図である。 一連の製造ステップのうちの一ステップが実行された後の半導体構造の断面を示す、本発明の実施形態に基づく図である。 一連の製造ステップのうちの一ステップが実行された後の半導体構造の断面を示す、本発明の実施形態に基づく図である。 図１〜３の半導体構造の構造および歩留りに対するＳｉＧｅ付着温度の影響を示す、本発明の実施形態に基づく図である。 図１〜３の半導体構造の構造および歩留りに対するシラン流量の影響を示す、本発明の実施形態に基づく図である。

Claims (13)

1. 半導体構造を形成するための方法であって、
   （ａ）第１の複数の同一の半導体構造を形成するステップであって、前記第１の複数の同一の半導体構造がそれぞれ、
   （ｉ）第１の共通の境界面を介して互いに直接に接触した第１の領域および第２の領域を形成するステップと、
   （ｉｉ）前記第１および第２の領域の上に成長材料を同時に付着させて、前記第１および第２の領域からそれぞれ第３および第４の領域を、前記第３の領域と前記第４の領域の間の第２の共通の境界面が前記第１の共通境界面から成長するように成長させるステップと
   によって形成され、
   前記第１の領域と前記第３の領域が同じ材料を含み、前記第１および前記第３の領域が単結晶原子配置を有し、
   前記第１の領域が、前記第４の領域とは異なる原子配置を有し、
   前記成長材料を付着させる前記ステップが第１の付着条件下で実行される、
   前記第１の複数の同一の半導体構造を形成するステップと、
   （ｂ）前記第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にないことに応じて、第２の複数の同一の半導体構造を形成するステップであって、前記第２の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第２の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第２の複数の同一の半導体構造を形成するステップと、
   （ｃ）前記第２の複数の同一の半導体構造の第２の歩留りが前記標的歩留りの前記予め指定された範囲内にないことに応じて、第３の複数の同一の半導体構造を形成するステップであって、前記第３の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第３の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第３の複数の同一の半導体構造を形成するステップと、
   を含み、前記第１、第２および第３の付着条件がそれぞれ、第１（Ｔ１）、第２（Ｔ２）および第３（Ｔ３）の温度を含み、Ｔ１＜Ｔ２＜Ｔ３である、前記方法。
2. 半導体構造を形成するための方法であって、
   （ａ）第１の複数の同一の半導体構造を形成するステップであって、前記第１の複数の同一の半導体構造がそれぞれ、
   （ｉ）第１の共通の境界面を介して互いに直接に接触した第１の領域および第２の領域を形成するステップと、
   （ｉｉ）前記第１および第２の領域の上に成長材料を同時に付着させて、前記第１および第２の領域からそれぞれ第３および第４の領域を、前記第３の領域と前記第４の領域の間の第２の共通の境界面が前記第１の共通境界面から成長するように成長させるステップと
   によって形成され、
   前記第１の領域と前記第３の領域が同じ材料を含み、前記第１および前記第３の領域が単結晶原子配置を有し、
   前記第１の領域が、前記第４の領域とは異なる原子配置を有し、
   前記成長材料を付着させる前記ステップが第１の付着条件下で実行される、
   前記第１の複数の同一の半導体構造を形成するステップと、
   （ｂ）前記第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にないことに応じて、第２の複数の同一の半導体構造を形成するステップであって、前記第２の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第２の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第２の複数の同一の半導体構造を形成するステップと
   を含み、前記第１および第２の付着条件がそれぞれ、第１（Ｔ１）および第２（Ｔ２）の温度を含み、Ｔ１＜Ｔ２である、前記方法。
3. 前記第１および第２の付着条件がそれぞれ、第１（Ｆ１）および第２（Ｆ２）の前駆体流量を含み、Ｆ１＞Ｆ２である、請求項２に記載の方法。
4. 前記第１および第３の領域が単結晶シリコンを含む、請求項１に記載の方法。
5. 前記成長材料がシリコンおよびゲルマニウムを含む、請求項１に記載の方法。
6. 前記第２の領域が誘電材料を含む、請求項１に記載の方法。
7. 前記第４の領域がポリシリコン材料を含む、請求項１に記載の方法。
8. 半導体構造を形成するための方法であって、
   （ａ）第１の複数の同一の半導体構造を形成するステップであって、前記第１の複数の同一の半導体構造がそれぞれ、
   （ｉ）第１の共通の境界面を介して互いに直接に接触した第１の領域および第２の領域を形成するステップと、
   （ｉｉ）前記第１および第２の領域の上に成長材料を同時に付着させて、前記第１および第２の領域からそれぞれ第３および第４の領域を、前記第３の領域と前記第４の領域の間の第２の共通の境界面が前記第１の共通境界面から成長するように成長させるステップと
   によって形成され、
   前記第１の領域と前記第３の領域が同じ材料を含み、前記第１および前記第３の領域が単結晶原子配置を有し、
   前記第１の領域が、前記第４の領域とは異なる原子配置を有し、
   前記成長材料を付着させる前記ステップが第１の付着条件下で実行される、
   前記第１の複数の同一の半導体構造を形成するステップと、
   （ｂ）前記第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にないことに応じて、第２の複数の同一の半導体構造を形成するステップであって、前記第２の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第２の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第２の複数の同一の半導体構造を形成するステップと
   を含み、
   前記成長材料を付着させる前記ステップの前に前記第２の領域の上にシード層を形成するステップをさらに含み、前記シード層が前記第４の領域と同じ材料を含み、
   前記シード層を形成する前記ステップが、
   前記第１と第２の両方の領域の上に前記シード層を付着させるステップと、
   前記第１の領域の上の前記シード層の部分を除去するステップと
   を含む、前記方法。
9. 半導体構造を形成するための方法であって、
   （ａ）第１の複数の同一の半導体構造を形成するステップであって、前記第１の複数の同一の半導体構造がそれぞれ、
   （ｉ）第１の単結晶半導体領域ならびに第１および第２の浅いトレンチ分離領域を半導体基板上に形成するステップであって、前記第１の単結晶半導体領域が、前記第１の浅いトレンチ分離領域と前記第２の浅いトレンチ分離領域の間に挟まれたステップと、
   （ｉｉ）（Ａ）前記第１の単結晶半導体領域の上に成長材料を付着させて、前記第１の単結晶半導体領域から第２の単結晶半導体領域を成長させ、同時に（Ｂ）前記第１および第２の浅いトレンチ分離領域の上に前記成長材料を付着させて、前記第１および第２の浅いトレンチ分離領域からそれぞれ第１および第２のポリシリコン領域を成長させるステップと
   によって形成され、
   前記第２の単結晶半導体領域と前記第１のポリシリコン領域が互いに直接に接触し、
   前記第２の単結晶半導体領域と前記第２のポリシリコン領域が互いに直接に接触し、
   前記成長材料を付着させる前記ステップが第１の付着条件下で実行される、
   前記第１の複数の同一の半導体構造を形成するステップと、
   （ｂ）前記第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にないことに応じて、第２の複数の同一の半導体構造を形成するステップであって、前記第２の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第２の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第２の複数の同一の半導体構造を形成するステップと、
   （ｃ）前記第２の複数の同一の半導体構造の第２の歩留りが前記標的歩留りの前記予め指定された範囲内にないことに応じて、第３の複数の同一の半導体構造を形成するステップであって、前記第３の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第３の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第３の複数の同一の半導体構造を形成するステップと
   を含み、前記第１、第２および第３の付着条件がそれぞれ、第１（Ｔ１）、第２（Ｔ２）および第３（Ｔ３）の温度を含み、Ｔ１＜Ｔ２＜Ｔ３である、前記方法。
10. 半導体構造を形成するための方法であって、
    （ａ）第１の複数の同一の半導体構造を形成するステップであって、前記第１の複数の同一の半導体構造がそれぞれ、
    （ｉ）第１の単結晶半導体領域ならびに第１および第２の浅いトレンチ分離領域を半導体基板上に形成するステップであって、前記第１の単結晶半導体領域が、前記第１の浅いトレンチ分離領域と前記第２の浅いトレンチ分離領域の間に挟まれたステップと、
    （ｉｉ）（Ａ）前記第１の単結晶半導体領域の上に成長材料を付着させて、前記第１の単結晶半導体領域から第２の単結晶半導体領域を成長させ、同時に（Ｂ）前記第１および第２の浅いトレンチ分離領域の上に前記成長材料を付着させて、前記第１および第２の浅いトレンチ分離領域からそれぞれ第１および第２のポリシリコン領域を成長させるステップと
    によって形成され、
    前記第２の単結晶半導体領域と前記第１のポリシリコン領域が互いに直接に接触し、
    前記第２の単結晶半導体領域と前記第２のポリシリコン領域が互いに直接に接触し、
    前記成長材料を付着させる前記ステップが第１の付着条件下で実行される、
    前記第１の複数の同一の半導体構造を形成するステップと、
    （ｂ）前記第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にないことに応じて、第２の複数の同一の半導体構造を形成するステップであって、前記第２の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第２の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第２の複数の同一の半導体構造を形成するステップと
    を含み、前記第１および第２の付着条件がそれぞれ、第１（Ｔ１）および第２（Ｔ２）の温度を含み、Ｔ１＜Ｔ２である、前記方法。
11. 前記第１および第２の付着条件がそれぞれ、第１（Ｆ１）および第２（Ｆ２）の前駆体流量を含み、Ｆ１＞Ｆ２である、請求項１０に記載の方法。
12. 半導体構造を形成するための方法であって、
    （ａ）第１の複数の同一の半導体構造を形成するステップであって、前記第１の複数の同一の半導体構造がそれぞれ、
    （ｉ）シリコン基板を用意するステップと、
    （ｉｉ）前記基板上に単結晶シリコン層を形成するステップと、
    （ｉｉｉ）前記単結晶シリコン領域内に第１および第２の浅いトレンチ分離領域を形成するステップであって、前記第１および第２の浅いトレンチ分離領域が、前記第１の浅いトレンチ分離領域と前記第２の浅いトレンチ分離領域の間に挟まれた第１の単結晶シリコン領域を画定するステップと、
    （ｉｖ）前記第１および第２の浅いトレンチ分離領域の上に、ポリシリコンのシード層を成長させるステップと、
    （ｖ）（Ａ）前記第１の単結晶シリコン領域の上にシリコンおよびゲルマニウムを付着させて第２の単結晶シリコン領域を成長させ、同時に（Ｂ）前記第１および第２の浅いトレンチ分離領域の上にシリコンおよびゲルマニウムを付着させて、それぞれ第１および第２のポリシリコン領域を成長させるステップと
    によって形成され、
    前記第２の単結晶シリコン領域と前記第１のポリシリコン領域が互いに直接に接触し、
    前記第２の単結晶シリコン領域と前記第２のポリシリコン領域が互いに直接に接触し、
    シリコンおよびゲルマニウムを付着させる前記ステップが第１の付着条件下で実行される、
    前記第１の複数の同一の半導体構造を形成するステップと、
    （ｂ）前記第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にないことに応じて、第２の複数の同一の半導体構造を形成するステップであって、前記第２の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第２の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第２の複数の同一の半導体構造を形成するステップと、
    （ｃ）前記第２の複数の同一の半導体構造の第２の歩留りが前記標的歩留りの前記予め指定された範囲内にないことに応じて、第３の複数の同一の半導体構造を形成するステップであって、前記第３の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第３の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第３の複数の同一の半導体構造を形成するステップと
    を含み、前記第１、第２および第３の付着条件がそれぞれ、第１（Ｔ１）、第２（Ｔ２）および第３（Ｔ３）の温度を含み、Ｔ１＜Ｔ２＜Ｔ３である、前記方法。
13. 半導体構造を形成するための方法であって、
    （ａ）第１の複数の同一の半導体構造を形成するステップであって、前記第１の複数の同一の半導体構造がそれぞれ、
    （ｉ）シリコン基板を用意するステップと、
    （ｉｉ）前記基板上に単結晶シリコン層を形成するステップと、
    （ｉｉｉ）前記単結晶シリコン領域内に第１および第２の浅いトレンチ分離領域を形成するステップであって、前記第１および第２の浅いトレンチ分離領域が、前記第１の浅いトレンチ分離領域と前記第２の浅いトレンチ分離領域の間に挟まれた第１の単結晶シリコン領域を画定するステップと、
    （ｉｖ）前記第１および第２の浅いトレンチ分離領域の上に、ポリシリコンのシード層を成長させるステップと、
    （ｖ）（Ａ）前記第１の単結晶シリコン領域の上にシリコンおよびゲルマニウムを付着させて第２の単結晶シリコン領域を成長させ、同時に（Ｂ）前記第１および第２の浅いトレンチ分離領域の上にシリコンおよびゲルマニウムを付着させて、それぞれ第１および第２のポリシリコン領域を成長させるステップと
    によって形成され、
    前記第２の単結晶シリコン領域と前記第１のポリシリコン領域が互いに直接に接触し、
    前記第２の単結晶シリコン領域と前記第２のポリシリコン領域が互いに直接に接触し、
    シリコンおよびゲルマニウムを付着させる前記ステップが第１の付着条件下で実行される、
    前記第１の複数の同一の半導体構造を形成するステップと、
    （ｂ）前記第１の複数の同一の半導体構造の第１の歩留りが標的歩留りの予め指定された範囲内にないことに応じて、第２の複数の同一の半導体構造を形成するステップであって、前記第２の複数の同一の半導体構造がそれぞれ、前記成長材料を付着させる前記ステップが第２の付着条件下で実行されることを除けば前記ステップ（ａ）（ｉ）および（ａ）（ｉｉ）と同様のステップを使用して形成される、前記第２の複数の同一の半導体構造を形成するステップと
    を含み、前記第１および第２の付着条件がそれぞれ、第１（Ｔ１）および第２（Ｔ２）の温度を含み、Ｔ１＜Ｔ２である、又は、第１（Ｆ１）および第２（Ｆ２）の前駆体流量を含み、Ｆ１＞Ｆ２である、前記方法。

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