JP4880916B2 - 平板表示装置 - Google Patents
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Description
図1を参照すれば、平板表示装置1000は、平板パネル1100、コラムドライバ1200、ゲートドライバ1300、及び信号制御部1400を含む。
前記信号制御部1400は、ホストコンピュータ(図示せず)からデジタル画像データ及び制御信号を受信する。具体的に、前記信号制御部1400は、デジタル画像データ及び制御信号を一般的なデジタルインターフェース方式、例えばLVDS(low voltage differential signaling)方式で受信する。
図2及び図3を参照すれば、前記信号制御部1400は、例えば6ビットである場合、R、G、B各々3組の信号配線(図示せず)及び1組のクロック配線(図示せず)を通じてデジタル画像データ及び制御信号を伝送する。具体的に、3組×3(R、G、B)=9組の信号配線と1組のクロック配線を通じて前記コラムドライバ1200に伝送する。
図4を参照すれば、前記コラムドライバ1200は、RSDS受信部1210、シフトレジスタ1220、データレジスタ1230、データラッチ1240、D/A変換器1250、及び出力バッファ1260を含む。
また、本発明によると、前記極性制御信号(POL)及び前記ロード信号(LOAD)は、複数のデータバスのうちの互いに異なるデータバスを通じて伝送され、前記極性制御信号(POL)は、前記データ出力制御信号及びデジタル画像データの論理組み合わせによって生成される。
また、本発明によると、前記信号制御部は、電流駆動方式であり、前記平板パネルの中央を基準に隣接するように設置された前記コラムドライバの各々に前記合成信号を出力する。
それでは、本発明の実施例による平板表示装置について、図面を参照して詳細に説明する。
図5を参照すれば、本発明による平板表示装置5000は、平板パネル5100、コラムドライバ5200、ゲートドライバ5300、及び信号制御部5400を含む。
前記LVDS受信部5410は、ホストコンピュータ(図示せず)から受信されたLVDS方式のデジタル画像データ(R、G、B)及び各種制御信号(Hsync、Vsync、CTR)を前記タイミング生成部5420に伝送する。前記タイミング生成部5420は、前記コラムドライバ5200及び前記ゲートドライバ5300に必要な制御信号を生成する。前記電流駆動部5430は、LVDS方式のデジタル画像データ(R、G、B)を電流駆動方式で前記制御信号と合成して、前記コラムドライバ5200に伝送する。
図5及び図6を参照すれば、一群のコラムドライバ素子5210〜5230が信号制御部5400から順に接続されており、他の一群のコラムドライバ素子5240〜5260が、信号制御部5400から順に接続されている。
図5乃至図7を参照すれば、各コラムドライバ素子5210〜5260は、両方向性を有する。つまり、前記コラムドライバ素子5210は、前記信号制御部5400から入力された制御信号及びデータを前記コラムドライバ素子5220及び前記コラムドライバ素子5230に順に伝送する。また、前記コラムドライバ素子5240〜5260も、同一な方式で制御信号及びデータを伝送する。
図5乃至図8を参照して、各コラムドライバ素子5210〜5260の動作を説明する。
前記A区間の間に、前記信号制御部5400は、クロック信号(CLK)、論理ロー(low)を有する第1制御信号(DIO)、及び論理ローを有する第2制御信号を、複数のデータ線(D00〜Dxx)の中から第1データ線(D00)を通じて前記第1コラムドライバ素子5210に伝送する。また、前記信号制御部5400は、極性制御信号(POL)を、前記複数のデータ線(D00〜Dxx)の中から第2データ線(D01)を通じて前記コラムドライバ素子5210に伝送する。
前記コラムドライバ素子5210〜5260の各々に割当てられたデジタル画像データがコラムドライバ素子5210〜5260の各々に全て保存されれば、前記信号制御部5400は、B区間の間に、論理ローを有する第1制御信号(DIO)及び論理ハイを有する第2制御信号をいすれか一つのデータ線を通じてコラムドライバ素子5210〜5260に各々出力する。
図9を参照すれば、前記信号制御部5400は、一つの水平ラインを駆動させるのにかかる時間を減少させるために、高い周波数で多様な制御信号を出力する。具体的に、前記信号制御部5400は、B区間の間に、少なくともSTH幅(2Clock)、STHと第1データとの間隔(0.5Clock)、最後のデータとロード信号との間隔(16Clock)、ロード信号幅(28Clock)、及びロード信号とSTHとの間隔(4Clock)を有する。このように、水平1ラインの駆動期間は、2+0.5+16+28+4Clock=総計50.5Clockを必要とする。
図10を参照すれば、前記信号制御部5400は、他の制御信号(CS)を生成する。具体的には、前記制御信号(CS)が論理ロー(low)であればSTHを認識し、内部内訳(SPEC)によってデータを入力する。最後のデータの入力後、前記制御信号(CS)が論理ハイ(high)であれば直ちにその瞬間にロード信号幅をデータ線に出力する。前記コラムドライバ素子5210〜5260は、内部で前記制御信号(CS)及びロード信号幅を認識し、この値によって動作する。それにより、前記平板表示装置5000は、1ラインのデータを表示するのに十分な駆動マージンを確保することができる。
5211、5213 送受信部(TRX)
5212、5214 入力バッファ
5215 論理回路
5216 データラッチ&MUX
5217 D/A変換器
5218 出力バッファ
5430 電流駆動部
Claims (12)
- 複数のゲート線、複数のデータ線、及び前記ゲート線及びデータ線の交差地点に形成されている複数のスイッチング素子を有する平板パネルと、
外部から入力されるデジタル画像データを受信し、第1制御信号及び第2制御信号を生成し、前記デジタル画像データ及び前記第2制御信号を含む合成信号を合成して、前記第1制御信号、前記合成信号及びゲート制御信号を出力する信号制御部と、
前記第1制御信号及び前記第2制御信号の第1の所定の論理状態の組み合わせに応じて水平ライン開始信号(STH)を認識することにより前記デジタル画像データを受信し、前記第1制御信号及び前記第2制御信号の第2の所定の論理状態の組み合わせに応じてロード信号(LOAD)を認識することにより前記デジタル画像データに対応するアナログデータ電圧を前記データ線の各々に出力するコラムドライバと、
前記ゲート制御信号を前記ゲート線の各々に出力するゲートドライバと、
を含む、平板表示装置。 - 前記信号制御部は、データ出力制御信号をさらに生成し、
前記合成信号は、前記データ出力制御信号によって生成されることを特徴とする、請求項1に記載の平板表示装置。 - 前記合成信号は、極性制御信号(POL)、ロード信号(LOAD、)及び水平ライン開始信号(STH)を含むことを特徴とする、請求項2に記載の平板表示装置。
- 前記極性制御信号(POL)及び前記ロード信号(LOAD)は、前記信号制御部と前記コラムドライバとの間にある複数のデータバスのうちの互いに異なるデータバスを通じて伝送されることを特徴とする、請求項3に記載の平板表示装置。
- 前記極性制御信号(POL)及び前記ロード信号(LOAD)は、データブランク区間に生成されることを特徴とする、請求項4に記載の平板表示装置。
- 前記極性制御信号(POL)は、前記データ出力制御信号及びデジタル画像データの論理組合わせによって生成されることを特徴とする、請求項5に記載の平板表示装置。
- 前記極性制御信号(POL)及びロード信号(LOAD)は、前記第1制御信号の論理ロー(LOW)区間に生成されることを特徴とする、請求項6に記載の平板表示装置。
- 前記信号制御部は、電流駆動方式であることを特徴とする、請求項1に記載の平板表示装置。
- 前記信号制御部は、前記平板パネルの中央地点に形成され、前記地点を基準にして相互対称的に形成された前記コラムドライバに前記合成信号を出力することを特徴とする、請求項8に記載の平板表示装置。
- 前記コラムドライバは、前記平板パネル上に形成され、互いにカスケード(cascaded)接続された複数のコラムドライバ素子を有することを特徴とする、請求項1に記載の平板表示装置。
- 前記合成信号のうちの少なくとも1つの第1合成信号は、前記複数のデータバスの第1データバスを通じて伝送され、
前記第1合成信号は、前記デジタル画像データの一部と前記ロード信号(LOAD)及び水平ライン開始信号(STH)を含む前記第2制御信号とを含むことを特徴とする、請求項4に記載の平板表示装置。 - 前記水平ライン開始信号(STH)、前記デジタル画像データの一部及び前記ロード信号(LOAD)は、前記一期間に連続して前記コラムドライバに伝送されることを特徴とする、請求項11に記載の平板表示装置。
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