半導体集積回路装置の検査技術として、例えばプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、DC動作特性およびAC動作特性のテストを行って良品/不良品を判別するテスト等を含む。
半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ(単に「チップ」ともいう)の面積を小さくし、ウエハ1枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド(バンプ電極)の数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。
また、カンチレバー状の探針を有するプローバを用いて検査を行う場合には、テストパッドの表面に形成された自然酸化膜を破いて探針とテストパッドとを接触させるために、探針をテストパッドの表面でワイピングさせる。探針をワイピングさせたことにより、テストパッド表面の自然酸化膜を破るだけでなく、テストパッドそのものの表面にワイピングによる圧痕が生じる。前述のようにテストパッドの面積が縮小されてきていることから、テストパッドの表面でその圧痕が占める領域は大きくなる。そのため、後の工程でそのテストパッドに接続されたボンディングワイヤの接着力が低下してしまう課題が存在する。さらに、テストパッドの面積が縮小したことにより、ワイピングによって探針の先端がテストパッドから外れ、2個のテストパッド間を短絡してしまうことも懸念される。
また、探針をテストパッドの表面でワイピングさせたことにより、テストパッドの表面の一部が削り取られ、それによって発生した屑が探針の先端に付着してしまうことになる。この屑は、プロービングを繰り返すことによって次第に探針の先端に付着していき、最終的には探針とテストパッドとが電気的接続を確保できなくなってしまうことになる。そのため、所定回数のプロービングを経た後には、所定のクリーニングシートに探針の先端を擦りつけてクリーニングする必要がある。このクリーニング工程が必須となることによって、プローブ検査工程が延びてしまう課題が存在する。プローブ検査工程が延びてしまうことにより、半導体集積回路装置の工期も延びてしまい、半導体集積回路装置の製造コストが増加してしまう課題も存在する。
前述したように、テストパッド数が増加し、さらにテストパッドの狭ピッチ化することによって、プローブ検査の実施が困難になっている。ここで、本発明者らは、図59に示すようなカンチレバー状の探針101が設けられた配線基板102を含むプローバを用い、チップ主面のバンプ電極にその探針101を接触させて検査を行う場合について検討した。
図60は、プローブ検査工程中における図59中の領域Aを拡大して示した要部平面図であり、図61は図60中のC−C線に沿った断面の要部を示した要部断面図である。領域Aにおいては、バンプ電極103の延在する方向と探針101の延在する方向とがほぼ同じ向きとなる。そのため、探針101は、バンプ電極103と接触した後にバンプ電極103の延在する方向(図60および図61中にて矢印で図示)にワイピングすることになる(図62および図63参照)。また、図64は、プローブ検査工程中における図59中の領域Bを拡大して示した要部平面図であり、図65は図64中のD−D線に沿った断面の要部を示した要部断面図である。領域Bにおいては、バンプ電極103の延在する方向と探針101の延在する方向とが交差することになる。そのため、探針101は、バンプ電極103と接触した後にバンプ電極103の延在する方向と交差する方向(図64および図65中にて矢印で図示)にワイピング(オーバードライブ)することになる(図66および図67参照)。それにより、探針101のワイピング後においては、探針101の先端がバンプ電極103上から外れてしまい、探針101が2つのバンプ電極103間を短絡してしまうことが懸念される。
また、DFT(Design For Testability)技術やBIST(Built In Self Test)技術を用い、実際に探針を接触させるテストパッドの数を低減する手段が検討されている。しかしながら、DFT(Design For Testability)技術やBIST(Built In Self Test)技術を用いることにより、新たなテストパッドを設ける必要が生じる。一方、探針がテストパッドに接触する際の衝撃による素子や配線の破壊を防ぐために、テストパッドは、下部に素子や配線が形成されていない入出力領域に配置される。また、半導体集積回路装置の動作の高速化に伴って、ノイズを低減(電源インピーダンスを低減)する目的で、多数の電源パッドをその入出力領域に配置する必要性が増大している。限られたサイズのチップ内では、その入出力領域のサイズも限られてしまうことから、電源パッドの配置によって、DFT技術やBIST技術で用いる上記テストパッドを配置する領域を確保することが困難になってしまう。
本発明の目的は、狭ピッチ化したテストパッドを有する半導体集積回路装置に対する電気的検査を実現できる技術を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
《1》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)第1配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第1配線とに電気的に接続する第2配線と、複数の接触端子の形成領域の近傍であって上記第2配線の非形成領域に配置され、信号伝達には関与しない第1ダミー配線とを含む第1シートを用意する工程;
(b2)上記工程(b1)の後、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な状態に、上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《2》項1記載の半導体集積回路装置の製造方法において、上記複数の電極は、上記チップ領域の外周に沿って複数列で配列され、第1列に含まれる上記電極と第2列に含まれる上記電極とは、上記チップ領域の外周に沿った方向で互い違いに配置される。
《3》項2記載の半導体集積回路装置の製造方法において、上記ダミー配線は、上記第1シートの中心部から上記電極配列部に対応する部位に向かって放射状に形成された配線を含む。
《4》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)第1配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第1配線とに電気的に接続する第2配線と、上記第2配線のうちノイズの影響を受けやすい信号線に沿うように形成されたシールド用メタル配線とを含む第1シートを用意する工程;
(b2)上記工程(b1)の後、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な状態に、上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《5》項4記載の半導体集積回路装置の製造方法において、上記シールド用メタル配線は、グランドレベルに固定される。
《6》項5記載の半導体集積回路装置の製造方法において、上記第2配線のうちノイズの影響を受けやすい信号線は、それと同一配線層の複数のシールド用メタル配線によって挟み込まれるようにシールドされる。
《7》項5記載の半導体集積回路装置の製造方法において、上記第2配線のうちノイズの影響を受けやすい信号線は、その上層又は下層に形成された上記シールド用メタル配線によってシールドされる。
《8》項7記載の半導体集積回路装置の製造方法において、上記シールド用メタル配線は、ノイズの影響を受けやすい信号線の幅よりも広く形成される。
《9》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)第1配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第1配線とを電気的に接続する第2配線と、ネジが貫通可能なネジ穴が形成されるとともに位置決め用マークが形成されたパターンとを有する第1シートを、上記位置決め用マークに基づいて位置決めする工程;
(b2)上記工程(b1)の後、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な状態に、上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《10》項9記載の半導体集積回路装置の製造方法において、上記第2配線は、上記第1シートの中央部から外周に向かって放射状に形成され、その間隙には、信号伝達には関与しない第2ダミー配線が形成される。
《11》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と電気的に接続する第2配線とを含む第1シートのうち上記複数の接触端子が形成された領域の裏面にインバによる第2シートを貼り付ける工程;
(b2)上記複数の接触端子の形成位置に対応する位置に、上記第2シートを貫通するように第1エラストマを設ける工程;
(b3)上記第1エラストマを介して上記複数の接触端子を押圧する際に、上記複数の接触端子元の平坦性を確保可能な第2エラストマを上記第1エラストマの周囲に形成する工程;
(b4)工程(b3)の後、上記第1シートのうち上記複数の接触端子が形成された領域を裏面より押圧可能な状態に、上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《12》項11記載の半導体集積回路装置の製造方法において、上記インバは、主要な成分として42アロイを含む。
《13》項11記載の半導体集積回路装置の製造方法において、上記第1シートにかかるテンションは上記第2エラストマの断面積によって調整される。
《14》項11記載の半導体集積回路装置の製造方法において、上記第1シートにかかるテンションは上記第2エラストマを形成する個数によって調整される。
《15》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)第1配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第1配線とに電気的に接続する第2配線と、第1リングとの接触部位と、上記第1リングより小さな径を有する第2リングとの接触部位とを含み、上記1リングとの接触部位の外側又は上記第2リングとの接触部位の内側に、異なる配線層間の配線を結合するためのスルーホールが形成された第1シートを用意する工程;
(b2)上記工程(b1)の後、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な状態に、上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《16》項15記載の半導体集積回路装置の製造方法において、上記異なる配線層間の配線の結合箇所には複数のスルーホールが設けられる。
《17》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)第1配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第1配線とに電気的に接続する第2配線と、上記複数の接触端子の近傍に形成され、上記第2配線に接続された受動素子による電気回路と含む第1シートを用意する工程;
(b2)上記工程(b1)の後、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な状態に、上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《18》項17記載の半導体集積回路装置の製造方法において、上記受動素子には、抵抗、インダクタ、及びキャパシタの少なくとも一つが含まれる。
《19》項17載の半導体集積回路装置の製造方法において、上記電気回路には、信号伝達系のインピーダンスと整合させるためのインピーダンス整合回路が含まれる。
《20》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)圧接ランドと、上記(c)で外部との間で各種信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを規則的に結合するための第1配線とを有する配線基板に対して、上記複数の電極に接触させるための複数の接触端子と、上記接触端子を上記圧接ランドに電気的に結合させるための第2配線を有する第1シートを用意する工程;
(b2)上記工程(b1)の後、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な状態に、上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《21》項20記載の半導体集積回路装置の製造方法において、上記工程(b1)における上記圧接ランドと上記ポゴ座との配列を、上記半導体ウエハにおける上記複数の電極の配列に対応させる。
《22》項21記載の半導体集積回路装置の製造方法において、上記配線基板は、主要な成分としてガラスエポキシを含む。
《23》以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、上記複数のチップ領域の各々には半導体集積回路が形成され、主面上において上記半導体集積回路と電気的に接続する複数の電極が形成された半導体ウエハを用意する工程;
(b)上記複数の電極に接触可能な複数の接触端子を有するプローブカードを用意する工程;
(c)上記複数の接触端子の先端を上記複数の電極に接触させて上記半導体集積回路の電気的検査を行う工程;
上記工程(b)は以下の工程を含む:
(b1)第1配線が形成された配線基板に対し、上記複数の電極に接触させるための複数の接触端子と、上記複数の接触端子と上記第1配線とに電気的に接続する第2配線とが、上記区画された上記複数のチップ領域に対応して複数個形成された第1シートを用意する工程;
(b2)上記工程(b1)の後、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な状態に上記第1シートを上記配線基板に取り付ける工程(この工程は省略しても良い)。
《24》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第1配線とを含む配線基板;
(b)半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第2配線と、複数の接触端子の形成領域の近傍であって上記第2配線の非形成領域に配置され、信号伝達には関与しない第1ダミー配線とを含む第1シート;
(c)上記第1シートを上記配線基板に取り付けるための第1リング;
(d)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な押圧機構。
《25》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第1配線とを含む配線基板;
(b)半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第2配線と、上記第2配線のうちノイズの影響を受けやすい信号線に沿うように形成されたシールド用メタル配線とを含む第1シート;
(c)上記第1シートを上記配線基板に取り付けるための第1リング;
(d)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な押圧機構。
《26》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第1配線とを含む配線基板;
(b)半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第2配線と、ネジが貫通可能なネジ穴が形成されるとともに位置決め用マークが形成されたパターンとを含む第1シート;
(c)上記第1シートを上記位置決め用マークで位置決めした状態で上記第1シートを上記配線基板にネジ止めするための第1リング;
(d)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を裏面より押圧可能な押圧機構。
《27》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第1配線とを含む配線基板;
(b)半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第2配線とを含む第1シート;
(c)第1シートのうち上記複数の接触端子が形成された領域の裏面に貼り付けられたインバによる第2シート;
(d)上記複数の接触端子の形成位置に対応する位置に、上記第2シートを貫通するように設けられた第1エラストマ;
(e)上記第1エラストマの周囲に形成され、上記第1エラストマを介して上記複数の接触端子を押圧する際に、上記複数の接触端子元の平坦性を確保可能な第2エラストマ;
(f)上記第1シートを上記配線基板に取り付けるための第1リング;
(g)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な押圧機構。
《28》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第1配線とを含む配線基板;
(b)半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と圧接ランドとを電気的に接続可能な第2配線と、第1リングとの接触部位と、上記第1リングより小さな径を有する第2リングとの接触部位とを含み、上記1リングとの接触部位の外側又は上記第2リングとの接触部位の内側に、異なる配線層間の配線を結合するためのスルーホールが形成された第1シート;
(c)上記第1シートを上記配線基板に取り付けるための第1リング;
(d)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な押圧機構。
《29》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第1配線とを含む配線基板;
(b)半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第2配線と、上記複数の接触端子の近傍に形成され、上記第2配線に接続された受動素子による電気回路とを含む第1シート;
(c)上記第1シートを上記配線基板に取り付けるための第1リング;
(d)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な押圧機構。
《30》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを規則的に結合するための第1配線とを含む配線基板;
(b)半導体ウエハの主面に形成された複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第2配線とを含む第1シート;
(c)上記第1シートを上記配線基板に取り付けるための第1リング;
(d)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な押圧機構。
《31》以下の部材を含むプローブカード:
(a)圧接ランドと、外部装置との間で信号のやり取りを可能とするためのポゴ座と、上記圧接ランドと上記ポゴ座とを導通させるための第1配線とを含む配線基板;
(b)複数のチップ領域に区画されるとともに主面上に複数の電極が形成された半導体ウエハにおける上記複数の電極に接触可能な複数の接触端子と、上記複数の接触端子と上記圧接ランドとを電気的に接続可能な第2配線とが、上記区画された上記複数のチップ領域に対応して複数個形成された第1シート;
(c)上記第1シートを上記配線基板に取り付けるための第1リング;
(d)上記配線基板に支持され、上記第1シートのうち上記複数の接触端子が形成された領域を上記第1シートの裏面より押圧可能な押圧機構。
変換回路を内蔵した半導体集積回路を用いたシステムの小型化を図ることができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、狭ピッチ化したテストパッドを有する半導体集積回路装置に対する電気的検査(プローブ検査)を実施できる。
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
ウエハとは、集積回路の製造に用いる単結晶シリコン基板(一般にほぼ平面円形状)、SOI(Silicon On Insulator)基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、TFT(Thin Film Transistor)およびSTN(Super-Twisted-Nematic)液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。
上記接触端子は、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、CVD(Chemical Vapor Deposition)技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって薄膜シートに形成される。
プローブ検査とは、ウエハ工程が完了したウエハに対してプローブカードを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやDC動作特性およびAC動作特性のテストを行って良品/不良品を判別するものである。各チップに分割してから(またはパッケージング完了後)行われる選別等の終テストとは区別される。プローブ検査の後に、ダイシングされることによりチップに分離され、チップ毎に、バーンイン試験や各種動作テストが行われることで良品の選別が行われる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
図1は実施の形態1のプローブカードの下面の要部平面図であり、図2は図1中のA−A線に沿った断面図である。また、図3には上記プローブカードの上面の主要平面図である。
図1および図2に示すように、実施の形態1のプローブカード(第1カード)は、例えば多層配線基板(単に「配線基板」ともいう)1、薄膜シート(薄膜プローブ(第1シート))2およびプランジャ(押圧機構)3などから形成されている。薄膜シート2は、押さえリング(第1リング)4によって多層配線基板1の下面に固定され、プランジャ3は多層配線基板1の上面に取り付けられている。多層配線基板1の中央部には開口部5が設けられ、この開口部5内において、薄膜シート2とプランジャ3とは接着リング(第2リング)6を介して接着されている。また、薄膜シート2の縁辺部は、上記押さえリング4よりもさらに大きな径を有する外周リング4Aによって多層配線基板1に固定されている。
薄膜シート2の下面には、例えば4角錐型または4角錐台型の複数のプローブ(接触端子)7が形成されている。薄膜シート2内には、プローブ7の各々と電気的に接続し、各々のプローブ7から薄膜シート2の端部まで延在する複数の配線(第2配線)が形成されている。この複数の配線は、図4において23で示されるように、薄膜シート2の中央部のプローブ7形成領域から薄膜シート2の縁辺部に向かって放射状に形成される。
多層配線基板1の下面には複数の圧接ランドが形成されている。この複数の圧接ランドは、例えば図55や図57において543で示されるように、多層配線基板1における複数の配線の端部に対応して形成されており、薄膜シート2が多層配線基板1に取付けられた際に、対応する配線の端部に電気的に接続される。複数の圧接ランド543は、多層配線基板1内に形成された配線(第1配線)を通じて多層配線基板1の上面に設けられた複数のポゴ(pogo)座8に電気的に接続されている。ポゴ座8は、図3に示されるように、多層配線基板1の上面に多数形成されており、例えば図55や図57に示されるように、半導体集積回路の電気的な検査を行うに際して、テスタ(図示せず)との間で各種信号のやり取りを可能とするためのポゴ座コンタクト549を受ける機能を有する。ポゴ座コンタクト549は先端の接触ピンを内蔵されたバネで押し当てることによりポゴ座8への電気的な接続を可能とする。実施の形態1において、薄膜シート2は、例えばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート2は柔軟性を有することから、実施の形態1では、チップ(半導体集積回路装置)のパッドにすべてのプローブ7を接触させるために、プローブ7が形成された領域の薄膜シート2を上面(裏面)から押圧具(押圧機構)9を介してプランジャ3が押圧する構造となっている。すなわち、プランジャ3内に配置されたばね3Aの弾性力によって一定の圧力を押圧具9に加えるものである。実施の形態1において、押圧具9の材質としては、42アロイを例示することができる。
尚、チップのパッドにすべてのプローブを接触させるために、プランジャがプローブを押圧する構造のプローブカードについては、例えば特開2001−159643号公報にも記載されている。
実施の形態1において、上記プローブカードを用いてプローブ検査(電気的検査)を行う対象としては、LCD(Liquid Crystal Display)ドライバが形成されたチップを例示することができる。図12は、それら複数のチップ(チップ領域)10が区画されたウエハWHの平面図である。尚、実施の形態1のプローブカードを用いたプローブ検査は、これら複数のチップ10が区画されたウエハWHに対して行うものである。また、図13は、そのチップ10の平面と、その一部を拡大したものを図示している。このチップ10は、例えば単結晶シリコン基板からなり、その主面にはLCDドライバ回路が形成されている。また、チップ10の主面の周辺部には、LCDドライバ回路と電気的に接続する多数のパッド(第1電極)11、12が配置されており、図13中におけるチップ10の上側の長辺および両短辺に沿って配列されたパッド11は出力端子となり、チップ10の下側の長辺に沿って配列されたパッド12は入力端子となっている。LCDドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド11の間隔をできる限り広げるために、パッド11はチップ10の上側の長辺および両短辺に沿って2列で配列され、チップ10の上側の長辺および両短辺に沿って互いの列のパッド11が互い違いに配列されている。実施の形態1において、隣り合うパッド11が配置されているピッチLPは、例えば約45μmである。また、実施の形態1において、パッド11は平面矩形であり、チップ10の外周と交差(直交)する方向に延在する長辺の長さLAは約80μmであり、チップ10の外周に沿って延在する短辺の長さLBは約30μmである。
パッド11、12は、例えばAu(金)から形成されたバンプ電極(突起電極)であり、チップ10の入出力端子(ボンディングパッド)上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図14は、パッド11の斜視図である。パッド11の高さLCは約15μmであり、パッド12も同程度の高さを有する。
また、上記チップ10は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってLCDドライバ回路(半導体集積回路)や入出力端子(ボンディングパッド)を形成し、次いで入出力端子上に上記の方法でパッド11を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、実施の形態1において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。尚、以後プローブ検査(パッド11、12とプローブ7とが接触する工程)を説明する際に、特に明記しない場合には、チップ10はウエハをダイシングする前の各チップ領域を示すものとする。
図15は、上記チップ10の液晶パネルへの接続方法を示す要部断面図である。図15に示すように、液晶パネルは、例えば主面に画素電極14、15が形成されたガラス基板16、液晶層17、および液晶層17を介してガラス基板16と対向するように配置されたガラス基板18などから形成されている。実施の形態1においては、このような液晶パネルのガラス基板16の画素電極14、15に、それぞれパッド11、12が接続するようにチップ10をフェイスダウンボンディングすることによって、チップ10を液晶パネルへ接続することを例示できる。
図5には、図1における上記薄膜シート2の中央部(プローブ7付近)が拡大して示される。また、図9には図1における上記プローブ7が拡大して示される。図10は図9におけるB−B線に沿った要部断面図、図11は図9におけるC−C線に沿った要部断面図である。
上記薄膜シート2における中央部には、プローブ形成領域700が設けられ、ここに複数のプローブ7が矩形状に配置される。配線23は、プローブ形成領域700から薄膜シート2の縁辺部に向かって放射状に形成される。また、実施の形態1のプローブカードにおいては、上記プローブ形成領域700から薄膜シート2の縁辺部に向かって放射状に形成される配線23とは別にダミー配線23Aが形成される。ダミー配線23Aは、上記配線23とは絶縁されており、信号伝達に関与しない。図6は、図5におけるダミー配線23Aが省略したものである。図5、図6から明らかなように、ダミー配線23Aは、上記配線23が存在しないところに形成される。図6に示されるようにダミー配線23Aが存在しない場合、配線23が形成されたところでは薄膜シート2の剛性が大きいのに対して、配線23が形成されたところでは薄膜シート2の剛性が小さくなっているため、プローブ形成領域700の内側と外側とでは薄膜シート2の剛性のバランスが崩れてしまう。この結果、プローブ形成領域700に形成されたプローブ7とチップのパッドとの接触状態に不具合を生ずることがある。例えばウエハのチップ領域の外周に沿って電極が複数列配列される場合には、プローブ形成領域700に形成されたプローブ7もそれに対応してプローブ形成領域700に複数列形成されることになるが(図4参照)、図6に示されるようにダミー配線23Aが存在しない場合には、プローブ形成領域700の内側と外側とでは薄膜シート2の剛性のバランスが崩れてしまい、特にプローブ形成領域700の内側のプローブとチップのパッドとの接触状態が不完全になる虞がある。これに対して図5に示されるように、上記配線23が存在しないところにダミー配線23Aが設けられた場合には、プローブ形成領域700の内側と外側とで薄膜シート2の剛性が均一化されるため、プローブ7とチップのパッドとの接触状態を良好に保つことができる。
上記プローブ7は、図9に示されるように、薄膜シート2中にて平面六角形状にパターニングされた金属膜21A、21Bの一部であり、金属膜21A、21Bのうちの薄膜シート2の下面に4角錐型または4角錐台型に飛び出した部分である。プローブ7は、薄膜シート2の主面において上記チップ10に形成されたパッド11、12の位置に合わせて配置されており、図9ではパッド11に対応するプローブ7の配置について示している。これらプローブ7のうち、プローブ7Aは、2列で配列されたパッド11のうちの相対的にチップ10の外周に近い配列(以降、第1列と記す)のパッド11に対応し、プローブ7Bは、2列で配列されたパッド11のうちの相対的にチップ10の外周から遠い配列(以降、第2列と記す)のパッド11に対応している。また、最も近い位置に存在するプローブ7Aとプローブ7Bとの間の距離は、図9が記載された紙面の左右方向の距離LXと上下方向の距離LYとで規定され、距離LXは前述の隣り合うパッド11が配置されているピッチLPの半分の約22.5μmとなる。また、実施の形態1において、距離LYは、約100μmとなる。
金属膜21A、21Bは、例えば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜21A、21B上にはポリイミド膜22が成膜され、ポリイミド膜22上には各金属膜21と電気的に接続する配線(第2配線)23が形成されている。配線23は、ポリイミド膜22に形成されたスルーホール24の底部で金属膜21A、21Bと接触している。また、ポリイミド膜22および配線23上には、ポリイミド膜25が成膜されている。
上記したように、金属膜21A、21Bの一部は4角錐型または4角錐台型に形成されたプローブ7A、7Bとなり、ポリイミド膜22には金属膜21A、21Bに達するスルーホール24が形成される。そのため、プローブ7Aが形成された金属膜21Aおよびスルーホール24の平面パターンと、プローブ7Bが形成された金属膜21Bおよびスルーホール24の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜21Aと金属膜21Bとが接触してしまい、プローブ7A、7Bからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、実施の形態1では、図9に示すように、プローブ7Bが形成された金属膜21Bおよびスルーホール24の平面パターンは、プローブ7Aが形成された金属膜21Aおよびスルーホール24の平面パターンを180°回転したパターンとしている。それにより、平面でプローブ7Aおよびスルーホール24が配置された金属膜21Aの幅広の領域と、平面でプローブ7Bおよびスルーホール24が配置された金属膜21Bの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜21Aおよび金属膜21Bの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜21Aと金属膜21Bとが接触してしまう不具合を防ぐことができる。
上記ダミー配線23Aは、図11に示されるように、配線23と同一の配線層を使って形成される。また、上記ダミー配線23Aは、図7に示されるように、薄膜シート2の中心部からプローブ形成領域700に向かって放射状に形成しても良いし、図8に示されるように、プローブ形成領域700の近傍域にのみ形成し、薄膜シート2の中心部においては上記ダミー配線23Aの形成を省略しても良い。
実施の形態1では、パッド11が2列で配列されている場合について説明したが、1列で配列されているチップも存在する。そのようなチップに対しては、図16に示すように、上記金属膜21Aの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート2を用いることで対応することができる。また、パッド11の数がさらに多い場合には、3列以上で配列されている場合もある。図17は3列で配列されたパッド11に対応した薄膜シート2の要部平面図であり、図18は4列で配列されたパッド11に対応した薄膜シート2の要部平面図である。チップ10のサイズが同じであれば、パッド11の配列数が増えるに従って、図9を用いて説明した距離LXがさらに狭くなるので、上記金属膜21A、21Bを含む金属膜が接触してしまうことがさらに懸念される。そこで、図17および図18に示すように、金属膜21A、21B、21C、21Dを、例えば図9に示した金属膜21Aの平面パターンを45°回転させたものとすることで、金属膜21A、21B、21C、21Dが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図9に示した金属膜21Aの平面パターンを45°回転させた例について説明したが、45°に限定するものではなく、金属膜21A、21B、21C、21Dの互いの接触を防ぐことができるのであれば他の回転角でもよい。尚、金属膜21Cには、プローブ7Bが対応するパッド11よりさらにチップ10内の内側に配置されたパッド11に対応するプローブ7Cが形成され、金属膜21Dには、プローブ7Cが対応するパッド11よりさらにチップ10内の内側に配置されたパッド11に対応するプローブ7Dが形成されている。
ここで、図19は図18中のD−D線に沿った要部断面図であり、図20は図18中のE−E線に沿った要部断面図である。図19に示したように、4列のパッド11に対応するプローブ7A〜7Dを有する金属膜21A〜21Dを配置した場合には、金属膜21A〜21Dのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、上記距離LXが狭くなることによって、金属膜21A〜21
Dのそれぞれ同士が接触する虞が生じるのと共に、金属膜21A〜21Dに電気的に接続する配線同士も接触する虞が生じるからである。そこで、実施の形態1においては、図19および図20に示すように、それら配線を2層の配線層(配線23、26)から形成することを例示することができる。この場合において、ダミー配線23Aは、配線23、26と同様に2層の配線層を用いて形成することができる。
尚、配線26およびポリイミド膜25上には、ポリイミド膜27が形成されている。相対的に下層の配線23はポリイミド膜22に形成されたスルーホール24の底部で金属膜21A、21Cと接触し、相対的に上層の配線26はポリイミド膜22、25に形成されたスルーホール28の底部で金属膜21B、21Dと接触している。それにより、同一の配線層においては、隣り合う配線23または配線26の間隔を大きく確保することが可能となるので、隣り合う配線23または配線26が接触してしまう不具合を防ぐことができる。また、パッド11が5列以上となり、それに対応するプローブ数が増加して上記距離LXが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。
次に、上記の実施の形態1の薄膜シート2の構造について、その製造工程と併せて図21〜図23を用いて説明する。図21〜図30は、図9〜図11を用いて説明した2列のパッド11(図13参照)に対応したプローブ7A、7Bを有する薄膜シート2の製造工程中の要部断面図である。尚、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ7(プローブ7A〜7D)と同様のプローブの構造および製造工程については、特願平6−22885号、特開平7−283280号公報、特開平8−50146号公報、特開平8−201427号公報、特願平9−119107号、特開平11−23615号公報、特開2002−139554号公報、特開平10−308423号公報、特願平9−189660号、特開平11−97471号公報、特開2000−150594号公報、特願2002−289377号、特願2002−294376号、特願2003−189949号、および特願2003−75429号にも記載がある。
まず、図21に示すように、厚さ0.2mm〜0.6mm程度のシリコンからなるウエハ(第1基板)31を用意し、熱酸化法によってこのウエハ31の両面に膜厚0.5μm程度の酸化シリコン膜32を形成する。続いて、フォトレジスト膜をマスクとしてウエハ31の主面側の酸化シリコン膜32をエッチングし、ウエハ31の主面側の酸化シリコン膜32にウエハ31に達する開口部を形成する。次いで、残った酸化シリコン膜32をマスクとし、強アルカリ水溶液(例えば水酸化カリウム水溶液)をもちいてウエハ31を異方的にエッチングすることによって、ウエハ31の主面に(111)面に囲まれた4角錐型または4角錐台型の穴(第1穴部)33を形成する。
次に、図22に示すように、上記穴33の形成時にマスクとして用いた酸化シリコン膜32をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ31に熱酸化処理を施すことにより、穴33の内部を含むウエハ31の全面に膜厚0.5μm程度の酸化シリコン膜34を形成する。次いで、穴33の内部を含むウエハ31の主面に導電性膜35を成膜する。この導電性膜35は、例えば膜厚0.1μm程度のクロム膜および膜厚1μm程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜35上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜21A、21B(図9〜図11参照)が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
次に、導電性膜35を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜35上に硬度の高い導電性膜37、38を順次堆積する。実施の形態1においては、導電性膜37をロジウム膜とし、導電性膜38をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜37、38から前述の金属膜21A、21Bを形成することができる。また、穴33内の導電性膜37、38が前述のプローブ7A、7Bとなる。尚、導電性膜35は、後の工程で除去される。
金属膜21A、21Bにおいては、後の工程で前述のプローブ7A、7Bが形成された時に、ロジウム膜から形成された導電性膜37が表面となり、導電性膜37がパッド11に直接接触することになる。そのため、導電性膜37としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜37はパッド11に直接接触するため、プローブ7A、7Bによって削り取られたパッド11の屑が導電性膜37に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜37としては、パッド11を形成する材料が付着し難い材質を選択することが好ましい。そこで、実施の形態1においては、導電性膜37として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる(ただし、クリーニング工程を排除するわけではない)。このような導電性膜37は、膜厚が厚くなるほど強度および耐磨耗性を増すので、プローブ7A、7Bの寿命を延ばすためにはできるだけ厚く成膜することが好ましい。しかしながら、ロジウム膜である導電性膜37は成膜中のめっき応力が大きく、このめっき応力は膜厚が厚くなるほど大きくなる。このめっき応力は、酸化シリコン膜34と導電性膜35との界面に作用するので、めっき応力が大きくなると酸化シリコン膜34と導電性膜35とが剥離してしまう不具合が懸念される。そのため、酸化シリコン膜34と導電性膜35とが剥離しない範囲で可能な限り導電性膜37を厚く成膜することが好ましい。実施の形態1では、この導電性膜37の膜厚を1μm程度以上かつ電解めっき法で形成できる実用的な最大膜厚(例えば4μm程度)とし、好ましくは2μm〜3.5μm程度とし、さらに好ましくは2.5μm程度とすることを例示できる。本発明者らが行った実験によれば、この導電性膜37の膜厚を約2μmとした時に、導電性膜37の耐磨耗性は、プローブ検査において約100万回のプローブ7A、7Bとパッド12との接触に耐え得るものであった。また、ニッケル膜である導電性膜38も導電性膜37ほどではないが成膜中にめっき応力を生じる。そのため、導電性膜38についても酸化シリコン膜34と導電性膜35とが剥離しない範囲の膜厚で成膜することが好ましい。
次に、上記金属膜21A、21B(導電性膜37、38)の成膜に用いたフォトレジスト膜を除去した後、図23に示すように、金属膜21A、21Bおよび導電性膜35を覆うようにポリイミド膜(第1ポリイミド膜)22(図10および図11も参照)を成膜する。続いて、そのポリイミド膜22に金属膜21A、21Bに達する前述のスルーホール(第1開口部)24を形成する。このスルーホール24は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
次に、図24に示すように、スルーホール24の内部を含むポリイミド膜22上に導電性膜(第2金属膜)42を成膜する。この導電性膜42は、例えば膜厚0.1μm程度のクロム膜および膜厚1μm程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜42上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜42に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜42上に導電性膜(第2金属膜)43を成膜する。実施の形態1においては、導電性膜43として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
次に、上記フォトレジスト膜を除去した後、導電性膜43をマスクとして導電性膜42をエッチングすることにより、導電性膜42、43からなる配線23を形成する。配線23は、スルーホール24の底部にて金属膜21A、21Bと電気的に接続することができる。
尚、上記ダミー配線23Aも上記配線23と同様に形成される。
次に、図25に示すように、ウエハ31の主面に前述のポリイミド膜(第2ポリイミド膜)25を成膜する。このポリイミド膜25は、後の工程でウエハ31の主面に固着される金属シートの接着層として機能する。
次に、図26に示すように、ポリイミド膜25の上面に金属シート(第2シート)45を固着する。この金属シート45としては、線膨張率が低く、かつシリコンから形成されたウエハ31の線膨張率に近い材質を選ぶものであり、実施の形態1では、例えば42アロイ(ニッケル42%かつ鉄58%の合金で、線膨張率4ppm/℃)またはインバ(Invar;ニッケル36%かつ鉄64%の合金で、線膨張率1.5ppm/℃)を例示することができる。また、金属シート45を用いる代わりにウエハ41と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、例えば鉄とニッケルとコバルトとの合金、またはセラミックと樹脂との混合材料などでもよい。このような金属シート45を固着するには、ウエハ31の主面に位置合わせしつつ重ね合わせ、10〜200kgf/cm2程度で加圧しながらポリイミド膜25のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。
このような金属シート45をポリイミド膜25を用いて固着することによって、形成される薄膜シート2の強度の向上を図ることができる。また、金属シート45を固着しない場合には、プローブ検査時の温度に起因する薄膜シート2および検査対象のウエハの膨張または収縮によって、プローブ7A、7Bと対応するパッド11との相対的な位置がずれてしまい、プローブ7A、7Bが対応するパッド11と接触できなくなってしまう不具合が懸念される。一方、実施の形態1によれば、金属シート45を固着したことにより、プローブ検査時の温度に起因する薄膜シート2および検査対象のウエハの膨張量または収縮量を揃えることができる。それにより、プローブ7A、7Bと対応するパッド11との相対的な位置がずれてしまうことを防ぐことが可能となる。すなわち、プローブ7A、7Bと対応するパッド11とがプローブ検査時の温度に関係なく常に電気的接触を保つことが可能となる。また、様々な状況下での薄膜シート2と検査対象のウエハとの相対的な位置制度を確保することが可能となる。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして金属シート45をエッチングし、プローブ7A、7B上の金属シート45に開口部(第2開口部)46を形成する。実施の形態1において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。
次に、上記フォトレジスト膜を除去した後、図27に示すように、開口部46内に、エラストマ(弾性材)48を形成する。この時、エラストマ48は所定量が開口部46の上部へ出るように形成する。実施の形態1においては、エラストマ48を形成する方法として、開口部46内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができる。エラストマ48は、多数のプローブ7A、7Bの先端がパッド11に接触する際の衝撃を緩和しつつ、個々のプローブ7A、7Bの先端の高さのばらつきを局部的な変形によって吸収し、パッド11の高さのばらつきに倣った均一な食い込みによってプローブ7A、7Bとパッド11との接触を実現する。
次に、図28に示すように、例えばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ31の裏面の酸化シリコン膜34を除去する。続いて、強アルカリ水溶液(例えば水酸化カリウム水溶液)を用いたエッチングにより、薄膜シート2を形成するための型材であるウエハ31を除去する。次いで、酸化シリコン膜34および導電性膜35を順次エッチングにより除去する。この時、酸化シリコン膜34はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜35に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜35に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ7A、7Bを形成する導電性膜37(図22参照)であるロジウム膜がプローブ7A、7Bの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ7A、7Bにおいては、プローブ7A、7Bが接触するパッド11の材料であるAuなどが付着し難く、Niより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
次に、図29に示すように、例えば42アロイから形成された押圧具50をエラストマ48上に接着して実施の形態1の薄膜シート2を製造する。
上記の工程によって製造した実施の形態1の薄膜シート2は、金属シート45が接着されたことにより剛性が向上している。
(実施の形態2)
次に、実施の形態2について説明する。
信号配線の中にはノイズを嫌うものがある。それを放置すると、隣接配線や電源ラインからノイズの影響を受けてしまい、プローブ検査(電気検査)において半導体集積回路本来の機能を正しく検査することができなくなる。そこで、実施の形態2のプローブカードにおいては、例えば図30に示されるように、複数の配線23において、特にノイズを嫌う信号配線を挟み込むようにシールド用メタルライン300を形成する。シールド用メタルライン300は、上記配線23と同一の配線層とされる。この複数のシールド用メタルライン300の一端は、配線23の端部を包囲するように短絡されるとともに、適宜箇所例えば押さえリング4又は外周リング4Aなどにおいてでグランドライン(電源電圧の0Vライン)に接続される。複数のシールド用メタルライン300によって挟み込まれた信号配線は、上記シールド用メタルライン300によってシールドされるため、ノイズの影響が低減される。それにより、プローブ検査(電気検査)においては半導体集積回路本来の機能を正しく検査することができる。
また、図31に示されるように、特にノイズを嫌う信号配線30の真下の配線層を使ってシールド用メタルライン300を形成することができる。シールド機能を十分に発揮させるには、シールド用メタルライン300の幅W1を信号配線30の幅W2より広く形成すると良い。また、図示しないが、信号配線30の真上の配線層を使ってシールド用メタルライン300を形成し、信号配線30を上下のシールド用メタルライン300で挟み込むようにすれば良い。
(実施の形態3)
次に、実施の形態3について説明する。
薄膜は露光によりパターニングが可能であり、抵抗や、キャパシタ、インダクタを作り込むことができる。そこで、実施の形態3のプローブカードにおいては、例えば図32に示されるように、上記薄膜シート2おけるプローブ形成領域700の内側を利用して、インピーダンスマッチング回路321やキャパシタ322を形成することができる。
上記キャパシタ322は、図33に示されるように、複数の配線23に含まれるグランドライン(GNDライン)231と電源ライン(Vddライン)232との間に形成され、グランドライン231や電源ライン232に含まれるノイズを上記キャパシタ322で低減することができる。上記キャパシタ331は、互いに異なる配線層を利用して形成した電極332,333とが対向配置されることで作られる。電極332は電源ライン232に導通され、電極333はグランドライン231に導通される。電極332,333間の絶縁膜はポリイミドなどによって形成される。層間膜厚L=ポリイミドの比誘電率を3.4、誘電率ε=8.84×10−12とすると、キャパシタ322の静電容量Cは、C=ε・(S/L)より、10μm角の膜厚10μmで、3.0fFの容量を作成することができる。
上記インピーダンスマッチング回路321は、信号伝達系において信号の反射を抑えるために挿入され、その定数は信号源との関係で決定される。上記インピーダンスマッチング回路321は、図34に示されるように抵抗341とインダクタ342との並列接続回路とされる。この並列接続回路は信号ライン233とプローブ7との間に配置される。抵抗341、インダクタ342は配線層を利用して形成される。インダクタ342は、1mm角の渦巻きパターンで約350nHの自己インダクタンスを得ることができる。インピーダンスマッチング回路321のインピーダンスは、抵抗341とインダクタ342との値で調整することができる。抵抗341の値は、抵抗を形成する信号配線の長さに比例し、信号配線の長さに比例する。インピーダンスマッチング回路321が設けられることにより、信号伝達系のインピーダンスがマッチングされることで信号の反射が抑えられることから、プローブ検査(電気検査)においては半導体集積回路本来の機能を正しく検査することができる。
(実施の形態4)
次に、実施の形態4について説明する。
プローブカードを用意する工程において、検査対象とされるウエハに対応する薄膜シート2を配線基板1に正しい位置関係で取り付ける必要があるが、薄膜シート2の中央部に形成されたプローブ7の微細な配列と配線基板1との位置関係を目視により確認して配線基板1に対する薄膜シート2の位置決めを行うのは容易ではない。
そこで、実施の形態4では、薄膜シート2の取り付けの際の位置決めの容易化を図るため、薄膜シート2のねじ穴形成パターンを利用する。例えば図35に示されるように、薄膜シート2において、押さえリング4(図1、図2、図3参照)と接触する位置には、複数のねじ穴形成パターン35−1〜35−12が形成されている。この複数のねじ穴形成パターン35−1〜35−12のうち、35−1,35−12で示されるものが図36に拡大して示される。これから明らかなように、ねじ穴形成パターン35−12にのみ、その一端に位置決め用の角部(位置決め用マーク)350が形成される。この角部350により、薄膜シート2の取り付け方向が特定される。例えば配線基板1における薄膜シート2の取り付け面に、上記位置決め用の角部350に対応する三角マーク353を形成しておき、その三角マーク353に上記位置決め用の角部350を合わせることにより、配線基板1に対する薄膜シート2の位置決めを容易に行うことができる。この位置決め後に、薄膜シート2が押さえリング4で抑えられ、上記ねじ穴形成パターン35−1〜35−12におけるネジ穴を利用して、薄膜シート2と押さえリング4とがネジによって配線基板に取付けられる。尚、上記位置決め用の角部350は、ねじ穴351の位置よりも薄膜シート2の縁側となるようにする。ねじ穴351の位置よりも薄膜シート2の縁側は、薄膜シート2の中心部側に比べると、薄膜シート2の剛性が低く、そのために、上記位置決め用の角部350が形成されても、それによって薄膜シート2が破れる心配はない。
また、薄膜シート2において、複数の配線23が薄膜シート2の中央部から外周に向かって放射状に形成される場合には、配線23が形成されない領域(非配線領域)ができやすく、それによって薄膜シート2における剛性のバランスが崩れ、場合によっては薄膜シート2の破れを生ずることがある。そこで、薄膜シート2の非配線領域には、信号伝達には関与しないダミー配線23A(破線で示す)を形成することで、薄膜シート2における剛性のバランスを確保すると良い。
(実施の形態5)
次に、実施の形態5について説明する。
図37に示されるように薄膜シート2の裏面にエストラマ48が貼り付けられただけではプローブ7A(7B)の高さを均一化するのは困難であるとともに、熱膨張係数の影響でプローブ7A(7B)の位置とパッドの位置がずれることにある。このため、上記実施の形態1ではシリコンに近い熱膨張係数を持つ42アロイを材料とする金属シート(インバ)45を貼り付け、弾性を有するエラストマ48でプローブ7A(7B)を押圧するようにしている(図29参照)。しかしながら、薄膜シート2には例えば図38に示されるように、薄膜シート2の中心部から縁辺に向かうテンション381がかかるため、最外縁プローブ7Aの真上に位置するエストラマ48Aを圧縮する力が加わることから、その外縁でのプローブ7Aのコンタクト信頼性が低下する現象を生ずる。
そこで図39に示されるように、上記最外縁プローブ7Aの外側近傍にダミーのエラストマ480を形成している。この場合、ダミーエラストマ480は、上記薄膜シート2にかかるテンションにより矢印382方向に圧縮されて変形するが、上記エラストマ48Aが不所望に圧縮されるのが回避される。これにより、プローブの信頼性が向上する。ダミーエラストマ480の幅が狭すぎるとエラストマ量不足により薄膜シート2のテンションに負けてしまう。そこで、ダミーエラストマ480の幅は概ね300μm以上を確保するのが望ましい。
また、図40に示されるようにプローブ7A(7B)が併設される場合には(図9参照)、図41に示されるように、その両側にダミーエラストマを設けるようにしても良い。
さらに、図42に示されるように、エラストマ48の高さを、金属シート(インバ)45との厚みに合わせ、押圧具50で、エラストマ48及び金属シート(インバ)45の双方を押圧するようにすれば、図38に示されるような金属シート(インバ)45の変形が阻止され、上記エラストマ48Aが不所望に圧縮されるのが回避されるので、プローブの信頼性の向上を図ることができる。この場合、図39に示されるダミーのエラストマ480に相当するものは不要とされる。
プローブ7の位置に対応するエラストマは針元エラストマと称する。この針元エラストマとダミーエラストマとの関係は、図43〜図46に示されるように、プローブ7の配置状況等に応じて種々の態様が考えられる。図43では、プローブ形成領域700のプローブ配置に対応して針元エラストマ48A、48B、48C、48Dが矩形状に配置され、それを包囲するように、ダミーエラストマ480A、480B、480C、480Dが配置されることで、針元エラストマ48A、48B、48C、48Dの変形が阻止される。また、チップサイズが大きい場合には、プローブ形成領域700のコーナー部に、円状のダミーエラストマ481A、481B、481C、481Dを形成することによって、針元エラストマ48A、48B、48C、48Dの変形防止を図るようにすると良い。針元エラストマ48A、48B、48C、48Dと、それに対応するダミーエラストマ480A、480B、480C、480Dとの間隔は、特に制限されないが、300μm以上とされる。このとき、円状のダミーエラストマ481A、481B、481C、481Dの直径は50〜400μmの範囲で選択ことができる。チップサイズが比較的小さい場合は、円状のダミーエラストマ481A、481B、481C、481Dの効果が期待できないので、円状のダミーエラストマ481A、481B、481C、481Dは不要とされる(図44参照)。また、上記ダミーエラストマ480A、480B、480C、480Dの端部を結合することで、図45に示されるように、ダミーエラストマ480を矩形状に形成しても良い。プローブ形成領域700におけるコーナー部のプローブ間隔が200μm以下の場合には、図46に示されるように、針元エラストマ48及びダミーエラストマ480の双方を矩形状に形成すると良い。
ウエハ上の多数個のチップ領域を同時に測定する場合には、同時測定の対象となるチップ領域の数に対応して複数のプローブ形成領域700が形成される。このとき、ダミーエラストマは、個々のプローブ形成領域700毎に形成するのではなく、図47に示されるように、同時測定の対象となるチップ領域の数に対応して形成された複数のプローブ形成領域700を包囲するようにダミーエラストマ480を形成すると良い。
また、上記のようにダミーエラストマによりプローブの沈みを緩和できるが、形成するダミーエラストマの寸法によっては逆効果となる場合がある。例えば、図48に示されるように、薄膜シート2にかかるテンションによりインバ45が変形されることでダミーエストラマ480がインバ45から突出される。このダミーエストラマ480の突出量が大きい場合には、薄膜シート2を押し出すように作用する。この場合、その近傍のプローブ7Aが飛び出してしまい、コンタクト性に悪影響を及ぼす。
そこで、図49に示されるように、ダミーエラストマ480が設けられるインバ45の形状を適正に保ち、薄膜シート2に必要以上のテンションがかからないようにするため、ダミーエラストマ480を形成する穴を小さくするか、ダミーエラストマ480の内部に空洞を持たせることで、ダミーエラストマ480の薄膜シート2のテンションに抗する力を調整すると良い。例えば、図50に示されるように、プローブ形成領域700のコーナー部の円状ダミーエラストマ481A〜481Dなどは、径を小さくする他、小さな空洞501を複数個設けたり、正面から見て楕円形状となるような空洞502を設けることで、薄膜シート2のテンションに抗する力を弱めることができる。
また、ウエハ上の多数のチップ領域を同時に測定する場合には、同時測定対象とされるチップ炉湯域の数に比例して薄膜シート2の面積が大きくなるため、測定対象が1個のチップ領域の場合に比べて大きなテンションを、薄膜シート2にかける必要がある。このため、薄膜シート2にかかるテンションに起因するインバ変形を抑えるのが難しくなることが考えられる。薄膜シート2にかかるテンションに起因するインバ変形は、特にプローブ形成領域700のコーナー部で顕著とされるので、図51に示されるように、プローブ形成領域700のコーナー部を中心にダミーエラストマを追加すると良い。
(実施の形態6)
次に、実施の形態6について説明する。
半導体集積回路の入出力信号の数が増加すると、それに伴って薄膜シート2における信号線数が増加するため、薄膜シート2においては多層配線が行われる。多層配線が行われるとき、互いに異なる配線層間を電気的に導通するための手段としてスルーホールが設けられる。ところで、薄膜シート2において強いテンションがかかっている箇所に上記スルーホールが設けると、スルーホールで断線を生ずる可能性が高くなり、多層配線の信頼性が低下する虞がある。薄膜シート2において特に強いテンションがかかるのは、図52において、押さえリング4(図1,図2参照)に接触される領域40と、接着リング6(図1,図2参照)に接触される領域60のとの間であるため、それ以外のところにスルーホールを形成すれば良い。つまり、薄膜シート2において、押さえリング4に接触される領域40及びその外側、及び接着リング6に接触される領域60及びその内側にスルーホールを形成すれば良い。また、そのとき、接続の確実性を高めるため、図53に示されるように第1配線層531と第2配線層532との接続には、複数個のスルーホール533〜536を用いると良い。このようにスルーホールの形成位置や、その数を決定することにより、薄膜シート2における多層配線の信頼性の向上を図ることができる。
(実施の形態7)
次に、実施の形態7について説明する。
図54は、実施の形態7の比較対象とされるプローブカードの配線基板1における主要部の平面図であり、図55は、図54におけるF−F線に沿った要部断面図である。
薄膜シート2の配線23の端部544は、配線基板1に設けられた圧着ランド543に接触される。この圧着ランド543はスルーホール547、ジャンパ線541、及び基板内配線548を介してポゴ座8に結合される。ポゴ座8は、ポゴ座コンタクト549を介してテスタ(図示せず)に結合される。また、電源配線は、ジャンパ線545を介して、配線基板1上の電源ランド542に結合される。かかる構成では、配線基板1として汎用品が用いられていたため、配線基板1上に多数のジャンパ線541,545が存在する。ポゴ座と半導体集積回路におけるパッドと必ずしも適合しておらず、薄膜シート2の設計の都度、ジャンパ線541,545の引き回しについて再検討を余儀なくされる。
図56は、実施の形態7のプローブカードの配線基板1における主要部の平面図であり、図57は、図56におけるG−G線に沿った要部断面図である。
圧接ランドとポゴ座8とを結合するための基板内配線548を規則的に形成し、特に信号配線についてはジャンパ線を不要としている。信号配線においてジャンパ線が不要とされることにより、互いに隣接するジャンパ線でのクロストークが生じ難くなり、電気的特性が改善される。
(実施の形態8)
次に、実施の形態8について説明する。
実施の形態8においては、図12に示されるウエハWHにおける複数の半導体集積回路(チップ10の領域)に対して同時検査を可能とするため、薄膜シート1においては、それぞれプローブ(接触端子)が形成された領域581〜584が、上記複数のチップ領域に対応して複数個形成されている。これによれば、4個のチップ領域に対して同時にプローブ検査を行うことができる。領域581〜584についは、実施の形態1〜7で既に説明したとおりであるので、その詳細な説明を省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
検査対象とされる半導体ウエハの主面上の電極は、バンプ電極の他にボンディングパッドでも良い。
また、本発明は、DFT技術やBIST技術の適用を妨げるものではない。
本発明の半導体集積回路装置の製造方法は、例えば半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。