JP4634973B2 - Semiconductor memory device - Google Patents
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Description
本発明は、半導体記憶装置に関するもので、特にNANDセル、NORセル、DINORセル及びANDセル型EEPROM等の不揮発性半導体記憶装置に好適なものである。 The present invention relates to a semiconductor memory device, and is particularly suitable for a nonvolatile semiconductor memory device such as a NAND cell, NOR cell, DINOR cell, and AND cell type EEPROM.
半導体記憶装置の一種として、電気的書き替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROMは、高集積化が図れるものとして注目されている。 As a kind of semiconductor memory device, an EEPROM that can be electrically rewritten is known. In particular, a NAND cell type EEPROM in which a plurality of memory cells are connected in series to form a NAND cell block has been attracting attention as being capable of high integration.
NANDセル型EEPROMにおける一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFET−MOS構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共有する形で直列接続されてNANDセルを構成し、これを一単位としてビット線に接続するものである。このようなNANDセルがマトリックス配列されてメモリセルアレイが構成される。上記メモリセルアレイは、通常、p型半導体基板、またはp型ウェル領域内に集積形成される。 One memory cell in the NAND cell type EEPROM has a FET-MOS structure in which a floating gate (charge storage layer) and a control gate are stacked on a semiconductor substrate via an insulating film. A plurality of memory cells are connected in series so that adjacent memory cells share a source / drain to form a NAND cell, which is connected as a unit to a bit line. Such NAND cells are arranged in a matrix to form a memory cell array. The memory cell array is usually integrated in a p-type semiconductor substrate or a p-type well region.
上記メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリセルの制御ゲート電極及び選択ゲートトランジスタのゲート電極は、それぞれメモリセルアレイの行方向に沿って連続的に延設され、制御ゲート線(ワード線)及び選択ゲート線として用いられる。 The drains on one end side of the NAND cells arranged in the column direction of the memory cell array are commonly connected to the bit line via the selection gate transistors, respectively, and the source on the other end is also connected to the common source line via the selection gate transistor. Yes. The control gate electrode of the memory cell and the gate electrode of the selection gate transistor are continuously extended along the row direction of the memory cell array, and are used as a control gate line (word line) and a selection gate line.
このようなNANDセル型EEPROMの動作は、次の通りである。まず、データの書き込み動作は、ビット線コンタクトから最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線コンタクト側にあるメモリセルの制御ゲート及び選択ゲートには中間電位Vmc(=10V程度)を印加し、ビット線にはデータに応じて0Vまたは中間電位Vmb(=8V程度)を与える。ビット線に0Vが与えられたとき、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートに電子注入が生じる。これにより、その選択されたメモリセルのしきい値電圧は正方向にシフトする。この状態を“1”とする。これに対し、ビット線に中間電位Vmbが与えられたときは電子注入が起こらず、従ってしきい値電圧は変化せず、負に止まる。この状態が“0”である。 The operation of such a NAND cell type EEPROM is as follows. First, the data write operation is performed in order from the memory cell farthest from the bit line contact. A high voltage Vpp (about 20V) is applied to the control gate of the selected memory cell, and an intermediate potential Vmc (= about 10V) is applied to the control gate and the selection gate of the memory cell on the bit line contact side. Then, 0V or an intermediate potential Vmb (= about 8V) is applied to the bit line according to the data. When 0V is applied to the bit line, the potential is transmitted to the drain of the selected memory cell, and electrons are injected from the drain to the floating gate. As a result, the threshold voltage of the selected memory cell is shifted in the positive direction. This state is set to “1”. On the other hand, when the intermediate potential Vmb is applied to the bit line, electron injection does not occur, so the threshold voltage does not change and remains negative. This state is “0”.
データ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。すなわち、選択されたNANDセルブロック内の全ての制御ゲートを0Vとし、ビット線、ソース線、p型ウェル領域(もしくはp型半導体基板)、非選択NANDセルブロック中の制御ゲート及び全ての選択ゲートに20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルで浮遊ゲート中の電子がp型ウェル領域(もしくはp型半導体基板)に放出され、しきい値電圧が負方向にシフトする。 Data erasure is performed simultaneously on all the memory cells in the selected NAND cell block. That is, all the control gates in the selected NAND cell block are set to 0 V, the bit line, the source line, the p-type well region (or p-type semiconductor substrate), the control gates in the non-selected NAND cell block and all the select gates. A high voltage of about 20V is applied. As a result, electrons in the floating gate are emitted to the p-type well region (or p-type semiconductor substrate) in all the memory cells in the selected NAND cell block, and the threshold voltage is shifted in the negative direction.
一方、データ読み出し動作は、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電圧Vccとして、選択メモリセルで電流が流れるか否かを検出することにより行われる。 On the other hand, in the data read operation, the control gate of the selected memory cell is set to 0 V, and the control gates and select gates of the other memory cells are set to the power supply voltage Vcc to detect whether a current flows in the selected memory cell. Is done.
次に、このようなNANDセル型EEPROMにおけるメモリセルアレイ、ブロック配置及びNANDセルの構成等について詳しく説明する。 Next, a memory cell array, block arrangement, NAND cell configuration, etc. in such a NAND cell type EEPROM will be described in detail.
図32は、上述した従来のNANDセル型EEPROMにおけるメモリセルアレイ中のブロック配置を示している。図32では、メモリセルアレイ1中の全ブロック1−0〜1−Nが同一構成のNANDセル(NAND−Aセルと称する)にて構成されている。各ブロック1−0〜1−Nにはそれぞれ、選択ゲート線SG1,SG2と制御ゲート線CG(1)〜CG(8)が接続されており、ロウデコーダからこれら選択ゲート線SG1,SG2と制御ゲート線CG(1)〜CG(8)に供給されたロウアドレスに応じてブロック及びNANDセルの行が選択される。
FIG. 32 shows a block arrangement in the memory cell array in the above-described conventional NAND cell type EEPROM. In FIG. 32, all the blocks 1-0 to 1-N in the
図33は、上記図32に示したメモリセルアレイ1の一部の詳細な構成例を示しており、NANDセルがマトリックス配列されたメモリセルアレイの等価回路図である。図32に示したメモリセルアレイ1中の各ブロック1−0〜1−Nは、図33における破線部の領域1−L(L=0〜N)に相当する。ここでは、同一のワード線や選択ゲート線を共有するNANDセル群をブロックと呼び、図33中の破線で囲まれた領域1−Lが1個のブロックと定義することにする。各NANDセルの選択ゲートトランジスタS1のドレインはビット線BL1,BL2,…,BLmに接続され、選択ゲートトランジスタS2のソースは共通ソース線CSに接続されている。そして、上記選択ゲートトランジスタS1のソースとS2のドレイン間に、メモリセルM1,M2,…,M8が直列接続される。読み出し・書き込み等の動作は、通常、選択ゲートトランジスタS1,S2によって複数のブロックのうち1個を選択(選択ブロックと呼ぶ)して行われる。
FIG. 33 shows a detailed configuration example of a part of the
図34及び図35はそれぞれ、上記図33に示した回路における一つのNANDセルを抽出して詳細に示している。図34(a),(b)はNANDセル部分のパターン平面図と等価回路図であり、図35(a),(b)はそれぞれ図34(a)に示したパターンのA−A’線及びB−B’線に沿った断面構成図である。素子分離酸化膜12で囲まれたp型シリコン基板(またはp型ウェル領域)11には、複数のNANDセルからなるメモリセルアレイが形成されている。この例では、一つのNANDセルには8個のメモリセルM1,M2,…,M8が直列接続されている。
FIGS. 34 and 35 respectively show one NAND cell in the circuit shown in FIG. 33 in detail. FIGS. 34A and 34B are a pattern plan view and an equivalent circuit diagram of the NAND cell portion, and FIGS. 35A and 35B are AA ′ lines of the pattern shown in FIG. 34A, respectively. FIG. 6 is a cross-sectional configuration diagram along the line BB ′. In a p-type silicon substrate (or p-type well region) 11 surrounded by the element
各メモリセルM1,M2,…,M8はそれぞれ、基板11上にゲート絶縁膜13を介して浮遊ゲート14(141,142,…,148)が形成され、この上に絶縁膜15を介して制御ゲート16(161,162,…,168)が形成されて構成されている。これらのメモリセルのソース,ドレインであるn型拡散層19(191,192,…,199)は、隣接するもの同士共用する形で接続され、これによりメモリセルM1,M2,…,M8が直列接続されている。
Each of the memory cells M 1 , M 2 ,..., M 8 has a floating gate 14 (14 1 , 14 2 ,..., 14 8 ) formed on the
上記NANDセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同一工程で形成された選択ゲート149,169及び1410,1610が設けられている。上記選択ゲート149と169及び1410と1610はそれぞれ、図示しない領域で電気的に接続されており、選択ゲートトランジスタS1,S2のゲート電極として働く。このように素子形成された基板11上は、CVD酸化膜(層間絶縁膜)17により覆われ、このCVD酸化膜17上にビット線18が配設されている。上記ビット線18は、NANDセルの一端のドレイン側拡散層190にコンタクトされている。行方向に並ぶNANDセルの制御ゲート14は、共通に制御ゲート線CG(1),CG(2),…,CG(8)として配設されている。これら制御ゲート線はワード線として働く。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG1,SG2として配設されている。また、ビット線18と制御ゲート線・選択ゲート専用配線層との間にソース線用配線層22が配設され、NANDセルのソース側拡散層1910(ビット線コンタクトと反対側の端)にコンタクトされている。
Select
このように、従来はメモリセルアレイ内の各ブロックにおいて、全て同一寸法で同一構成のメモリセルが形成されていた。 Thus, conventionally, memory cells having the same dimensions and the same configuration have been formed in each block in the memory cell array.
ところで、図32に示したようなメモリセルアレイでは、各ブロックが規則的に並んでいるため、制御ゲート線CG(1)〜CG(8)と選択ゲート線SG1,SG2はメモリセルアレイ全体としてほぼ周期的に並んでおり、従ってメモリセルアレイ1の内部に位置するブロック(図32中のブロック1−1〜ブロック1−(N−1)に相当)ではワード線等の加工精度は比較的高くなる。しかしながら、メモリセルアレイ端に位置するブロック(図32中のブロック1−0,ブロック1−Nに相当)中の特にメモリセルアレイ1の外周近傍(図33の選択ゲート線SG2近傍)では、配線パターンの周期性が崩れるため、エッチングの条件が均一にならず、加工精度が低下する。
By the way, in the memory cell array as shown in FIG. 32, since the blocks are regularly arranged, the control gate lines CG (1) to CG (8) and the selection gate lines SG 1 and SG 2 are arranged as a whole memory cell array. Therefore, the processing accuracy of the word lines and the like is relatively high in the blocks located in the memory cell array 1 (corresponding to the blocks 1-1 to 1- (N-1) in FIG. 32). Become. However, in particular near the outer periphery of the
通常、メモリセルアレイ端のブロックは加工精度の低下を懸念して不使用ブロックとするが、この場合にも充分な対策とはならず、図32のブロック1−0,1−N中の選択ゲート線SG2の断線、あるいは選択ゲート線SG2の配線幅の増加によるソース線コンタクト部とのショート等が発生し、問題となっていた。一般に、選択ゲート線SG1,SG2は、ブロックの選択・非選択に応じてレベルが設定される配線であり、ブロックの非選択時にはビット線やソース線とNANDセルを非選択状態とすることにより、書き込み・読み出し等の動作時の非選択ブロックによる影響をなくしている。しかしながら、断線した場合には上記した非導通状態の実現が困難になり、この場合にはビット線からのリーク電流の発生やビット線とソース線の負荷容量の増加、ビット線とソース線間のショート等の問題が発生し、動作マージンの低下や動作不良を招くことになる。また、選択ゲート線SG2がソース線コンタクト部とショートした場合にも、ソース線電圧や選択ゲート線SG2電圧が変動し、不良を招くことになる。 Usually, the block at the end of the memory cell array is a non-use block in consideration of a decrease in processing accuracy. However, in this case as well, there is no sufficient countermeasure, and the selection gate in the blocks 1-0 and 1-N in FIG. disconnection of the line SG 2, or short circuit or the like occurs between the source line contact portion due to the increase of the line width of the select gate line SG 2, which has been a problem. In general, the selection gate lines SG 1 and SG 2 are wirings whose levels are set according to the selection / non-selection of a block. When a block is not selected, the bit line, the source line, and the NAND cell are set in a non-selected state. This eliminates the influence of non-selected blocks during operations such as writing and reading. However, when disconnection occurs, it is difficult to realize the above-described non-conduction state. In this case, leakage current from the bit line is generated, load capacity of the bit line and the source line is increased, and between the bit line and the source line. A problem such as a short circuit occurs, leading to a decrease in operation margin and malfunction. Further, even when the select gate line SG 2 is short-circuited with the source line contact portion, the source line voltage and the select gate line SG 2 voltage fluctuates, which leads to poor.
上述した配線パターンの周期性の崩れによる加工精度の低下の問題は、より高い精度が望まれる場合には、メモリセルアレイ全体のみならず、一つのNANDセルに対しても同様に言える。次に、図36及び図37を用いて一つのNANDセルに着目した場合の加工精度の低下について詳しく説明する。図36(a),(b)は、メモリセルアレイの一つのNANDセル部分のパターン平面図と等価回路図であり、図37(a),(b)はそれぞれ図36(a)のA−A’線及びB−B’線に沿った断面構成図である。図36(a),(b)及び図37(a),(b)において図34(a),(b)及び図35(a),(b)と同一構成部分には同じ符号を付してその詳細な説明は省略する。 The problem of the reduction in processing accuracy due to the disruption of the periodicity of the wiring pattern described above can be applied not only to the entire memory cell array but also to one NAND cell when higher accuracy is desired. Next, a decrease in processing accuracy when attention is paid to one NAND cell will be described in detail with reference to FIGS. FIGS. 36A and 36B are a pattern plan view and an equivalent circuit diagram of one NAND cell portion of the memory cell array, and FIGS. 37A and 37B are respectively A-A in FIG. It is a section lineblock diagram along a 'line and a BB' line. 36 (a), (b) and FIGS. 37 (a), (b), the same components as those in FIGS. 34 (a), (b), 35 (a), (b) are denoted by the same reference numerals. Detailed description thereof will be omitted.
ここでは、図36(a),(b)及び図37(a),(b)における選択ゲート線SG1,SG2の線幅をWsg1,Wsg2、制御ゲート線CG(1),CG(2),…,CG(8)の線幅をそれぞれWcg1,Wcg2,…,Wcg8、制御ゲート線間のスペースをそれぞれScg12,Scg23,…,Scg78、制御ゲート線と選択ゲート線間のスペースをSsg1,Ssg2にてそれぞれ表している。これら図36(a),(b)及び図37(a),(b)に示すNANDセルが上記図34(a),(b)及び図35(a),(b)に示したNANDセルと異なるのは、ソース線用の配線層22が設けられていない点である。
Here, the line widths of the selection gate lines SG 1 and SG 2 in FIGS. 36A and 36B and FIGS. 37A and 37B are set to Wsg1 and Wsg2, and the control gate lines CG (1) and CG (2). ,..., CG (8) have line widths Wcg1, Wcg2,..., Wcg8, spaces between control gate lines Scg12, Scg23,..., Scg78, respectively, and spaces between control gate lines and select gate lines Ssg1, Represented by Ssg2. The NAND cells shown in FIGS. 36A, 36B, 37A, and 37B are the NAND cells shown in FIGS. 34A, 34B, 35A, and 35B. The difference is that the
このようなNANDセルにおいて、従来はNANDセル内の全制御ゲート線幅の加工の狙い目が同一であった。つまり、図36(a)及び図37(a)において、Wcg1=Wcg2=,…,=Wcg8であった。また、制御ゲート線間のスペースも全て同一、つまりScg12=Scg23=,…,=Scg78となっていた。一方、選択ゲート線幅は、選択ゲートトランジスタS1やS2のカットオフ特性を向上(SG1=SG2=0V時のリーク電流低減)させる目的で、選択ゲート線幅が制御ゲート線幅より少し太くなるように設定されていた。 In such a NAND cell, conventionally, the aim of processing all the control gate line widths in the NAND cell is the same. That is, in FIGS. 36A and 37A, Wcg1 = Wcg2 =,..., = Wcg8. The spaces between the control gate lines are all the same, that is, Scg12 = Scg23 =,. On the other hand, the selection gate line width is larger than the control gate line width for the purpose of improving the cutoff characteristics of the selection gate transistors S 1 and S 2 (reducing leakage current when SG 1 = SG 2 = 0V). It was set to be a little thicker.
更に、選択ゲート線SG1やSG2は配線層14が連続している(選択ゲート線方向の隣接した選択ゲートトランジスタ間にて配線層14が接続されている)のに対し、各制御ゲート線CGでは配線層14がメモリセル間にて分断されている(図36(a)の斜線部参照)。このため、制御ゲート線部の配線層14の加工時における選択ゲート線部の配線層14へのダメージを低減するために、スペースSsg1やSsg2をScg12〜Scg78に比べて大きくする場合もあった。
Further, while the select gate lines SG 1 and SG 2 is a
このように、従来のNANDセルでは、制御ゲート線CG(1)〜CG(8)の間は線幅・スペースともに周期的(同一寸法)に配列されていたが、制御ゲート線の配列部以外の領域(図36(a)の制御ゲート線CG(1)より上側の領域や制御ゲート線CG(8)より下側の領域に相当)では配線配列の周期性が崩れていた。このため、隣接配線との周期性が保たれている制御ゲート線GG(2)〜CG(7)と比較して、CG線配列部の両端の制御ゲート線CG(1)やCG(8)の加工が不安定、つまり加工精度が低下するという問題があった。加工精度が低下すると、加工ばらつきにより、選択ゲート線に隣接した制御ゲート線の線幅、つまり対応するメモリセルのチャネル長がばらつくことになる。 As described above, in the conventional NAND cell, the line width and the space are periodically arranged (same dimension) between the control gate lines CG (1) to CG (8), but other than the control gate line arrangement part. In this region (corresponding to the region above the control gate line CG (1) in FIG. 36A and the region below the control gate line CG (8)), the periodicity of the wiring arrangement is broken. Therefore, compared to the control gate lines GG (2) to CG (7) in which the periodicity with the adjacent wiring is maintained, the control gate lines CG (1) and CG (8) at both ends of the CG line array portion. However, there was a problem that the machining was unstable, that is, the machining accuracy was lowered. When the processing accuracy is lowered, the line width of the control gate line adjacent to the selection gate line, that is, the channel length of the corresponding memory cell varies due to processing variations.
加工精度が低下した場合の最も大きな問題は、上記した両端の制御ゲート線CG(1)やCG(8)の線幅が狙い目よりも細くなる場合である。図38を用いてこの説明をする。制御ゲート線CG(1)が狙い目の線幅にある場合には、図38(a)に示すように、メモリセルのカットオフ特性が良好なため、“1”データ(浮遊ゲートに負電荷が注入された状態)を持つメモリセルにはゲート電圧が0Vの際には電流(リーク電流IL)が流れない。一方、制御ゲート線CG(1)が狙い目よりも細くなった場合には、メモリセルM1のチャネル長が短くなるため、メモリセルのカットオフ特性が低下(本来オフすべき状態でのリーク電流(図38(b)参照)が増大)するため、このメモリセルに書き込んだデータに拘わらず、つまり浮遊ゲート141中の電荷量に拘わらず、常にメモリセルM1に電流ILが流れる状態となり、常に“0”データが読み出されることになる。従って、正常なデータの書き込み・読み出しができなくなるという問題があった。制御ゲート線CG(1)の場合と同様に制御ゲート線CG(8)の線幅が狙い目より細くなった場合にも同じ問題が発生していた。この問題をなくすため制御ゲート線幅を8本とも一様に太くすると、メモリセルサイズが大きくなるという新たな問題が生じる。 The biggest problem when the processing accuracy is lowered is when the line widths of the control gate lines CG (1) and CG (8) at both ends described above are narrower than intended. This will be described with reference to FIG. When the control gate line CG (1) has the target line width, as shown in FIG. 38 (a), since the cut-off characteristic of the memory cell is good, “1” data (negative charge is applied to the floating gate). When the gate voltage is 0V, no current (leakage current IL) flows in the memory cell having the state in which is injected). On the other hand, if the control gate lines CG (1) becomes thinner than aim first is because the channel length of the memory cell M 1 is shortened, the leakage of a state to be cut-off characteristics is decreased (original off of the memory cell current order (FIG. 38 (b) refer) is increased) to state this regardless written to the data in the memory cell, i.e. regardless of the amount of charge in the floating gate 14 1, a current flows IL always the memory cell M 1 Thus, “0” data is always read out. Accordingly, there is a problem that normal data writing / reading cannot be performed. Similar to the case of the control gate line CG (1), the same problem occurs when the line width of the control gate line CG (8) becomes narrower than the target. In order to eliminate this problem, if all the control gate line widths are uniformly increased, a new problem arises that the memory cell size increases.
ところで、上述したようなNANDセルにおいて、従来は、メモリセルアレイ内からロウデコーダ内への制御ゲート線と選択ゲート線との接続には、それぞれ図39(a),(b)のような配線構造を用いていた。通常、異なる配線層間を接続するためのコンタクトを取る際に、RIE等によるエッチング工程において、コンタクトを取る配線層が帯電して配線の電位の絶対値が高くなる場合がある。この時には、pn接合に接続されていない配線は電圧降下を起こす電流パスがないため、高い電位が保たれることになる。この際、特に問題となるのが、メモリセルの制御ゲートに相当する制御ゲート線である。 Incidentally, in the NAND cell as described above, conventionally, a wiring structure as shown in FIGS. 39A and 39B is used to connect the control gate line and the selection gate line from the memory cell array to the row decoder. Was used. Usually, when making contact for connecting between different wiring layers, the wiring layer to be contacted is charged in an etching process such as RIE, and the absolute value of the potential of the wiring may increase. At this time, the wiring that is not connected to the pn junction does not have a current path that causes a voltage drop, and thus a high potential is maintained. At this time, the control gate line corresponding to the control gate of the memory cell is particularly problematic.
一般に、NAND型EEPROM等のメモリセルでは、従来は制御ゲート線はpn接合に接続しておらず、製造工程中に高い電位がかかる。また、データの書き込みや消去時に、制御ゲート線とp型ウェル領域間に20V程度という高い電位差がかかる。更に、トンネル電流を用いて、浮遊ゲートへの電子の注入・放出を100,000回以上行えることが要求される。このように、制御ゲート線とp型ウェル領域の間にある絶縁膜(配線層16i(i=1〜8)と配線層14i(i=1〜8)の間の酸化膜、及び配線層14i(i=1〜8)とp型ウェル領域の間の酸化膜に相当)には大変高い電界がかかる。しかも、データは浮遊ゲート中の電荷により決定するため、浮遊ゲートの電荷保持特性が極めて重要であり、リーク電流による浮遊ゲートからの電荷の抜けは許されない。従って、制御ゲート線とp型ウェル領域の間にある絶縁膜の信頼性が極めて重要である。 In general, in a memory cell such as a NAND-type EEPROM, the control gate line is not conventionally connected to a pn junction, and a high potential is applied during the manufacturing process. Further, when data is written or erased, a high potential difference of about 20 V is applied between the control gate line and the p-type well region. Furthermore, it is required that the tunnel current can be used to inject and emit electrons to the floating gate 100,000 times or more. As described above, the insulating film (the wiring film 16 i (i = 1 to 8) and the wiring layer 14 i (i = 1 to 8) between the control gate line and the p-type well region, and the wiring) A very high electric field is applied to the layer 14 i (corresponding to an oxide film between the p-type well region) and i (i = 1 to 8). In addition, since data is determined by the charge in the floating gate, the charge retention characteristics of the floating gate are extremely important, and leakage of charge from the floating gate due to leakage current is not allowed. Therefore, the reliability of the insulating film between the control gate line and the p-type well region is extremely important.
ところが、従来は、制御ゲート線と選択ゲート線をメモリセルアレイからロウデコーダ内のトランジスタQNに接続する際に、制御ゲート線より上層に位置する2種類の配線層22,18を用いて配線を行っていた。このため、製造工程中に制御ゲート線としての配線層16iにコンタクトを取る工程が2回(図39(a)中の(ア)と(イ)に相当)もあった。この場合には、(ア)のコンタクト加工時に制御ゲート線が帯電するばかりでなく、既に配線層16iと配線層22がコンタクト(ア)により接続されているため、(イ)の加工時にも制御ゲート線が帯電することになる。このため、制御ゲート線に高い電圧がかかる時間が長くなり、制御ゲート線へ印加されるストレスが大きくなり、酸化膜の膜質が悪化するという問題があった。この結果、メモリセルの保持しているデータの信頼性が低下し、データ破壊の危険が高くなる。
However, conventionally, when the control gate line and the selection gate line are connected from the memory cell array to the transistor QN in the row decoder, wiring is performed using two types of wiring layers 22 and 18 positioned above the control gate line. It was. For this reason, there were two steps (corresponding to (a) and (b) in FIG. 39A) for making contact with the wiring layer 16i as the control gate line during the manufacturing process. In this case, not only the control gate line is charged during the contact processing (A), but also the
一方、選択ゲート線の場合には、印加される電圧が最高でも10V程度であることに加え、浮遊ゲートを持たない(配線層14j(j=9,10)は連続的に配設され、メモリセルアレイの内外にて直接電圧を印加されている)ため、通常は多少のストレスが印加されても信頼性上は大きな問題とならない。 On the other hand, in the case of the selection gate line, in addition to the applied voltage being about 10 V at the maximum, the floating gate (wiring layer 14 j (j = 9, 10) is continuously arranged, Since voltage is directly applied inside and outside the memory cell array), even if some stress is applied, there is no significant problem in terms of reliability.
このように、従来のNANDセル型EEPROM等の半導体記憶装置においては、メモリセルアレイ端のブロックの加工精度が低下し、動作マージン低下や動作不良が発生するという問題があった。 As described above, in the conventional semiconductor memory device such as the NAND cell type EEPROM, there is a problem that the processing accuracy of the block at the end of the memory cell array is lowered, and the operation margin is lowered and the operation failure occurs.
また、従来のNANDセル型EEPROM等の半導体記憶装置においては、選択ゲート線に隣接した制御ゲート線の加工精度が他の制御ゲート線に比べて低く、線幅が狙い目より細くなった場合には、正常なデータの書き込み・読み出しが行えなくなるという問題があった。また、この問題をなくすため制御ゲート線幅を一様に太くすると、メモリセルサイズが大きくなるという問題があった。 Further, in a conventional semiconductor memory device such as a NAND cell type EEPROM, the processing accuracy of the control gate line adjacent to the selection gate line is lower than that of other control gate lines, and the line width becomes narrower than the target. However, there is a problem that normal data writing / reading cannot be performed. Further, if the control gate line width is uniformly increased to eliminate this problem, there is a problem that the memory cell size increases.
更に、従来のNANDセル型EEPROM等の半導体記憶装置においては、製造工程中に制御ゲート線に印加されるストレスが大きいため、メモリセルの浮遊ゲートまわりの絶縁膜の信頼性が低下し、データ破壊の危険が高くなるという問題があった。 Further, in a conventional semiconductor memory device such as a NAND cell type EEPROM, since the stress applied to the control gate line during the manufacturing process is large, the reliability of the insulating film around the floating gate of the memory cell is lowered, and data destruction is caused. There was a problem that the risk of getting higher.
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メモリセルアレイ端領域の加工精度の低下に起因した不良を防ぐことができ、チップサイズをほとんど増加させることなく、動作の信頼性が高く且つ歩留まりも高いチップを実現できる半導体記憶装置を提供することにある。 The present invention has been made in view of the above circumstances, and the object of the present invention is to prevent defects due to a decrease in processing accuracy of the end region of the memory cell array without increasing the chip size. Another object of the present invention is to provide a semiconductor memory device capable of realizing a chip with high operation reliability and high yield.
また、本発明の他の目的は、ワード線まわりの配線の周期性の崩れに起因した加工精度の低下により起こる、極端に線幅が細いワード線の発生を防ぐことができ、チップサイズの大幅な増加を招くことなく、データ書き込み・読み出しの信頼性が高いチップを実現できる半導体記憶装置を提供することにある。 Another object of the present invention is to prevent the generation of word lines with extremely narrow line widths caused by a decrease in processing accuracy due to the disruption of the periodicity of the wiring around the word lines. An object of the present invention is to provide a semiconductor memory device capable of realizing a chip with high data writing / reading reliability without causing a significant increase.
本発明の更に他の目的は、製造工程においてメモリセルに印加されるストレスを低減したり、ロウデコーダのパターン面積を縮小することができ、動作の信頼性や歩留まりが高い安価なチップを実現できる半導体記憶装置を提供することにある。 Still another object of the present invention is to reduce the stress applied to the memory cells in the manufacturing process and to reduce the pattern area of the row decoder, and to realize an inexpensive chip with high operational reliability and yield. A semiconductor memory device is provided.
本発明の請求項1に記載した半導体記憶装置は、メモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記メモリセルユニット中の選択トランジスタのゲートが連続的に延設されて形成された選択ゲート線と、前記メモリセルユニット中のメモリセルのゲートが連続的に延設されて形成された制御ゲート線と、前記メモリセルアレイの前記選択ゲート線及び前記制御ゲート線を選択し、電位を制御するロウデコーダと、前記制御ゲート線を構成する配線層よりも上層に位置する第1の配線層とを備え、1つの前記メモリセルユニットに接続される複数の前記制御ゲート線に含まれる第1の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる全ての配線層より前記第1の配線層は上層に位置し、前記第1の配線層を用いて前記選択ゲート線をメモリセルアレイ端から前記ロウデコーダ中のトランジスタへ接続するとともに、前記複数の制御ゲート線に含まれる第2の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる全ての配線層より前記第1の配線層は上層に位置し、前記第2の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続には前記第1の配線層と接続された配線を用いることを特徴とする。
According to a first aspect of the present invention, there is provided a semiconductor memory device in which a memory cell array in which a plurality of memory cells connected to each other is arranged in an array and a gate of a selection transistor in the memory cell unit extends continuously. A selection gate line, a control gate line formed by continuously extending a gate of a memory cell in the memory cell unit, and the selection gate line and the control gate line of the memory cell array. And a plurality of the controls connected to one memory cell unit, and a row decoder for controlling the potential and a first wiring layer positioned above the wiring layer constituting the control gate line. From all the wiring layers used for connection from the memory cell array end of the first control gate line included in the gate line to the transistor in the row decoder The first wiring layer is located in an upper layer and connects the selection gate line from the memory cell array end to the transistor in the row decoder using the first wiring layer and is included in the plurality of control gate lines. The first wiring layer is positioned above all wiring layers used for connection from the memory cell array end of the second control gate line to the transistors in the row decoder, and the memory cell array end of the second control gate line A wiring connected to the first wiring layer is used for connection to the transistor in the row decoder .
請求項2に記載したように、請求項1に記載した半導体記憶装置において、前記制御ゲート線を構成する配線層よりも上層に位置し、かつ前記第1の配線層よりも下層に位置する第2の配線層を備え、前記第2の配線層はメモリセルアレイ内の制御ゲート線を構成する配線層に他の配線層を介することなく直接接続可能であり、前記第1の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる配線層は、前記第2の配線層もしくは前記第2の配線層より下層に位置する配線層により形成されることを特徴とする。 According to a second aspect of the present invention, in the semiconductor memory device according to the first aspect, the first layer is located above the wiring layer that constitutes the control gate line, and is located below the first wiring layer. The second wiring layer can be directly connected to a wiring layer constituting a control gate line in the memory cell array without any other wiring layer, and the memory of the first control gate line A wiring layer used for connection from the end of the cell array to the transistor in the row decoder is formed by the second wiring layer or a wiring layer located below the second wiring layer .
請求項3に記載したように、請求項2に記載した半導体記憶装置において、前記第1の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる配線層の配線長のうち、前記第2の配線層による配線の配線長が最も長いことを特徴とする。 According to a third aspect of the present invention, in the semiconductor memory device according to the second aspect, of the wiring length of the wiring layer used for connection from the memory cell array end of the first control gate line to the transistor in the row decoder The wiring length of the second wiring layer is the longest .
請求項4に記載したように、請求項1ないし3いずれか1つの項に記載の半導体記憶装置において、前記選択ゲート線のメモリセルアレイから前記ロウデコーダ中のトランジスタへの接続に用いる配線長のうち、前記第1の配線層による配線の配線長が最も長いことを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor memory device according to any one of the first to third aspects, of the wiring length used for connecting the memory cell array of the selection gate line to the transistor in the row decoder. The wiring length of the wiring by the first wiring layer is the longest .
更に、本発明の請求項5に記載した半導体記憶装置は、メモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記メモリセルユニット中の選択トランジスタのゲートが連続的に延設されて形成された選択ゲート線と、前記メモリセルユニット中のメモリセルのゲートが連続的に延設されて形成された制御ゲート線と、前記メモリセルアレイの前記選択ゲート線及び前記制御ゲート線を選択し、電位を制御するロウデコーダと、前記制御ゲート線を構成する配線層よりも上層に位置する第1の配線層とを備え、1つの前記メモリセルユニットに接続される複数の前記制御ゲート線に含まれる第1の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる全ての配線層より前記第1の配線層は上層に位置し、前記第1の配線層を用いて前記選択ゲート線をメモリセルアレイ端から前記ロウデコーダ中のトランジスタへ接続するとともに、前記複数の前記制御ゲート線に含まれる第2の制御ゲート線をメモリセルアレイ端から前記ロウデコーダ中のトランジスタに接続する第1の配線が、前記ロウデコーダ中のトランジスタのソース・ドレイン以外のpn接合に接続されており、前記第1の配線の中には前記第1の配線層の配線が含まれていることを特徴とする。 Further, according to a fifth aspect of the present invention, there is provided a semiconductor memory device in which a memory cell array in which a plurality of memory cell units connected to each other is arranged in an array and a gate of a selection transistor in the memory cell unit is continuous. A selection gate line formed extending in a row, a control gate line formed by continuously extending gates of memory cells in the memory cell unit, the selection gate line and the control in the memory cell array A row decoder that selects a gate line and controls a potential, and a first wiring layer positioned above a wiring layer that constitutes the control gate line, and a plurality of connected to one memory cell unit All wirings used for connection from the memory cell array end of the first control gate line included in the control gate line to the transistors in the row decoder The first wiring layer is positioned above the layer, and the selection gate line is connected from the end of the memory cell array to the transistor in the row decoder using the first wiring layer, and the plurality of control gate lines A first wiring for connecting a second control gate line included in the memory cell array end to a transistor in the row decoder is connected to a pn junction other than a source / drain of the transistor in the row decoder ; The first wiring includes the wiring of the first wiring layer .
請求項6に記載したように、請求項5記載の半導体記憶装置において、前記ロウデコーダ中のトランジスタのソース・ドレイン以外のpn接合との接続を持たない第2の配線により、前記選択ゲート線がメモリセルアレイから前記ロウデコーダ中のトランジスタまで接続されていることを特徴とする。 According to a sixth aspect of the present invention, in the semiconductor memory device according to the fifth aspect, the selection gate line is connected by a second wiring that has no connection with a pn junction other than the source / drain of the transistor in the row decoder. The memory cell array is connected to the transistors in the row decoder.
請求項7に記載したように、請求項6に記載の半導体記憶装置において、前記第1の配線を構成する配線層のうち最上層の配線層は、前記第2の配線を構成する配線層のうち最上層の配線層と同一の配線層であることを特徴とする。 According to a seventh aspect of the present invention, in the semiconductor memory device according to the sixth aspect , the uppermost wiring layer of the wiring layers constituting the first wiring is a wiring layer constituting the second wiring. Of these, the wiring layer is the same as the uppermost wiring layer.
請求項8に記載したように、請求項6に記載の半導体記憶装置において、前記第1の配線を構成する配線層のうち最上層の配線層は、前記第2の配線を構成する配線層のうち最上層の配線層より下層に位置する配線層であることを特徴とする。
The semiconductor memory device according to
更にまた、請求項9に記載したように、請求項5ないし8いずれか1つの項に記載の半導体記憶装置において、前記第1の配線は、p型拡散層とn型拡散層の両方に接続されていることを特徴とする。
Furthermore, as described in
請求項10に記載したように、請求項5ないし9いずれか1つの項に記載の半導体記憶装置において、前記第1の配線層は、メモリセルアレイ内の制御ゲート線を構成する配線層に他の配線層を介することなく直接接続可能な配線層より上層に位置する配線層であることを特徴とする。 According to a tenth aspect of the present invention, in the semiconductor memory device according to any one of the fifth to ninth aspects, the first wiring layer is a wiring layer that forms a control gate line in the memory cell array. characterized in that it is a wiring layer positioned on the upper layer than can be connected directly to wiring layers without using a wiring layer.
請求項11に記載したように、請求項6ないし10いずれか1つの項に記載の半導体記憶装置において、前記第2の配線は、メモリセルアレイ内の制御ゲート線を構成する配線層に他の配線層を介することなく直接接続可能な配線層より上層に位置する配線層を含むことを特徴とする。
The semiconductor memory device according to any one of
請求項12に記載したように、請求項1ないし10いずれか1つの項に記載の半導体記憶装置において、前記メモリセルユニットは、NAND型EEPROMであることを特徴とする。 According to a twelfth aspect of the present invention, in the semiconductor memory device according to any one of the first to tenth aspects, the memory cell unit is a NAND type EEPROM.
請求項1のような構成によれば、制御ゲート線にコンタクトを取る回数を1回にできるので、製造工程中の制御ゲート線へのストレスを低減でき、浮遊ゲートまわりの絶縁膜の信頼性を向上させることができる。これによって、チップサイズの増加を招くことなく、動作の信頼性の高い動作を備えたチップを実現することができる。 According to the configuration of the first aspect, since the number of contacts with the control gate line can be reduced to one, the stress on the control gate line during the manufacturing process can be reduced, and the reliability of the insulating film around the floating gate can be improved. Can be improved. As a result, a chip having an operation with high reliability can be realized without increasing the chip size.
請求項2に示すように、制御ゲート線を構成する配線層よりも上層に位置し、かつ第1の配線層よりも下層に位置する第2の配線層を備え、第2の配線層はメモリセルアレイ内の制御ゲート線を構成する配線層に他の配線層を介することなく直接接続可能であり、第1の制御ゲート線のメモリセルアレイ端からロウデコーダ中のトランジスタへの接続に用いる配線層は、第2の配線層もしくは前記第2の配線層より下層に位置する配線層により形成することができる。 According to a second aspect of the present invention , the second wiring layer is provided above the wiring layer constituting the control gate line and below the first wiring layer, and the second wiring layer is a memory. The wiring layer constituting the control gate line in the cell array can be directly connected without passing through another wiring layer, and the wiring layer used for connection from the memory cell array end of the first control gate line to the transistor in the row decoder is it can be formed by a wiring layer positioned below than the second wiring layer or the second wiring layer.
請求項3に示すように、第1の制御ゲート線のメモリセルアレイ端からロウデコーダ中のトランジスタへの接続に用いる配線層の配線長のうち、第2の配線層による配線の配線長が最も長いことが好ましく、請求項4に示すように、選択ゲート線のメモリセルアレイからロウデコーダ中のトランジスタへの接続に用いる配線長のうち、第1の配線層による配線の配線長が最も長いことが好ましい。 According to a third aspect of the present invention, the wiring length of the wiring by the second wiring layer is the longest among the wiring length of the wiring layer used for connection from the memory cell array end of the first control gate line to the transistor in the row decoder. Preferably, among the wiring lengths used for connection from the memory cell array of the selection gate line to the transistors in the row decoder, it is preferable that the wiring length of the wiring by the first wiring layer is the longest. .
請求項5のような構成によれば、制御ゲート線にコンタクトを取る回数を1回にでき、且つコンタクトの加工工程中に制御ゲートが高電圧に帯電するのを防止するためのpn接合による電流パスを形成するので、製造工程中の制御ゲート線へのストレスを低減することができ、浮遊ゲートまわりの絶縁膜の信頼性を向上させることができる。この結果、チップサイズの増加を招くことなく、動作の信頼性の高い動作を備えたチップを実現することができる。 According to the configuration of the fifth aspect, the number of times of contact with the control gate line can be reduced to one, and the current due to the pn junction for preventing the control gate from being charged to a high voltage during the contact processing step. Since the path is formed, stress on the control gate line during the manufacturing process can be reduced, and the reliability of the insulating film around the floating gate can be improved. As a result, a chip having a highly reliable operation can be realized without increasing the chip size.
請求項6に示すように、ロウデコーダ中のトランジスタのソース・ドレイン以外のpn接合との接続を持たない第2の配線により、選択ゲート線をメモリセルアレイからロウデコーダ中のトランジスタまで接続した場合でも、上記トランジスタのソース・ドレイン領域を利用して制御ゲートが高電圧に帯電するのを防止するための電流パスを形成することができる。 According to the sixth aspect of the present invention, even when the selection gate line is connected from the memory cell array to the transistor in the row decoder by the second wiring having no connection with the pn junction other than the source / drain of the transistor in the row decoder. A current path for preventing the control gate from being charged to a high voltage can be formed by using the source / drain regions of the transistor.
請求項7に示すように、第1の配線を構成する配線層のうち最上層の配線層を、第2の配線を構成する配線層のうち最上層の配線層と同一の配線層で形成すれば、同一の製造工程で両配線層を形成可能である。 According to a seventh aspect of the present invention, the uppermost wiring layer of the wiring layers constituting the first wiring is formed of the same wiring layer as the uppermost wiring layer of the wiring layers constituting the second wiring. For example, both wiring layers can be formed in the same manufacturing process.
請求項8に示すように、第1の配線を構成する配線層のうち最上層の配線層は、第2の配線を構成する配線層のうち最上層の配線層より下層に位置する配線層でも形成可能であり、この場合には第1の配線と第2の配線を重ねて形成でき、パターン面積を縮小できる。 The uppermost wiring layer of the wiring layers constituting the first wiring may be a wiring layer located below the uppermost wiring layer of the wiring layers constituting the second wiring. In this case, the first wiring and the second wiring can be formed to overlap each other, and the pattern area can be reduced.
請求項9に示すように、第1の配線をp型拡散層とn型拡散層の両方に接続すれば、製造工程中の配線間のコンタクト加工時に配線が帯電しようとした場合に、帯電が正の場合と負の場合の両方に対して電荷を放電する電流パスが形成されるため、エッチング工程中の帯電に起因したメモリセルへの印加ストレスを大幅に低減できる。しかも、pn接合の順方向電流を用いれば逆方向電流よりも電流量が大きく、より高い印加ストレスの緩和の効果が得られる。
As shown in
請求項10に示すように、第1の配線層は、メモリセルアレイ内の制御ゲート線を構成する配線層に他の配線層を介することなく直接接続可能な配線層より上層に位置する配線層で形成できる。
As shown in
請求項11に示すように、第2の配線は、メモリセルアレイ内の制御ゲート線を構成する配線層に他の配線層を介することなく直接接続可能な配線層より上層に位置する配線層を含んで構成できる。 According to another aspect of the present invention, the second wiring includes a wiring layer located above the wiring layer that can be directly connected to the wiring layer constituting the control gate line in the memory cell array without passing through another wiring layer. Can be configured.
請求項12に示すように、上記メモリセルユニットとしては、例えばNAND型EEPROMが好適である。 As the memory cell unit, for example, a NAND type EEPROM is suitable.
本発明によれば、メモリセルアレイ端領域の加工精度の低下に起因した不良を防ぐことができる。従って、チップサイズをほとんど増加させることなく、従来に比べて、動作の信頼性が高くまた歩留まりも高いチップを実現できる半導体記憶装置が得られる。 According to the present invention, it is possible to prevent a defect due to a decrease in processing accuracy of the memory cell array end region. Therefore, it is possible to obtain a semiconductor memory device capable of realizing a chip with higher operational reliability and higher yield than the conventional one without increasing the chip size.
また、ワード線まわりの配線の周期性の崩れに起因した加工精度低下により起こる極端に線幅が細いワード線の発生を防ぐことができる。従って、チップサイズの大幅な増加を招くことなく、従来に比べて、データ書き込み・読み出しの信頼性が高いチップを実現できる半導体記憶装置が得られる。 In addition, it is possible to prevent the occurrence of a word line having an extremely narrow line width caused by a reduction in processing accuracy due to the disruption of the periodicity of the wiring around the word line. Therefore, it is possible to obtain a semiconductor memory device capable of realizing a chip with higher data writing / reading reliability than the conventional one without causing a significant increase in chip size.
更に、製造工程においてメモリセルに印加されるストレスを低減したり、ロウデコーダのパターン面積を縮小することができる。従って、従来に比べて、動作の信頼性や歩留まりが高い安価なチップを実現できる半導体記憶装置が得られる。 Furthermore, the stress applied to the memory cell in the manufacturing process can be reduced, and the pattern area of the row decoder can be reduced. Therefore, it is possible to obtain a semiconductor memory device capable of realizing an inexpensive chip having higher operation reliability and yield than conventional ones.
以下、本発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る半導体記憶装置について説明するためのもので、NANDセル型EEPROMにおけるメモリセルアレイのブロック配置を示している。図1では、メモリセルアレイ2の両端のブロック2−0,2−Nを構成するNANDセル(NAND−Bセル)と、メモリセルアレイ2内の他のブロック2−1〜2−(N−1)を構成するNANDセル(NAND−Aセル)が異なる構成を有している。各ブロック2−0〜2−Nにはそれぞれ、選択ゲート線SG1,SG2と制御ゲート線CG(1)〜CG(8)が接続されており、これら選択ゲート線SG1,SG2と制御ゲート線CG(1)〜CG(8)に供給されたロウアドレスに応じてブロック及びNANDセルの行が選択されるようになっている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a diagram for explaining a semiconductor memory device according to the first embodiment of the present invention, and shows a block arrangement of a memory cell array in a NAND cell type EEPROM. In FIG. 1, NAND cells (NAND-B cells) constituting blocks 2-0 and 2-N at both ends of the
図2は、NANDセルがマトリクス配列されたメモリセルアレイ2の等価回路図である。ここでは、同一のワード線や選択ゲート線を共有するNANDセル群をブロックと呼び、図2中の破線で囲まれた領域2−L(L=0〜N)を1個のブロックと定義する。このブロックは、図1中の各ブロック2−0〜2−Nに相当する。読み出し・書き込み等の動作は、通常、複数のブロックのうち1個を選択(選択ブロックと呼ぶ)して行われる。各NANDセルの選択ゲートトランジスタS1のドレインはビット線BL1,BL2,…,BLmに接続され、選択ゲートトランジスタS2のソースは共通ソース線CSに接続されている。そして、上記選択ゲートトランジスタS1のソースとS2のドレイン間に、メモリセルM1,M2,…,M8が直列接続される。
FIG. 2 is an equivalent circuit diagram of the
図3及び図4はそれぞれ、上記図1に示したメモリセルアレイ2における中央部のブロック2−1〜2−(N−1)を構成するNAND−Aセルについて説明するためのもので、図3(a),(b)は上記図2における一つのNANDセル部分のパターン平面図と等価回路図であり、図4(a),(b)はそれぞれ図3(a)のA−A’線及びB−B’線に沿った断面構成図である。素子分離酸化膜12で囲まれたp型シリコン基板(またはp型ウェル領域)11に複数のNANDセルからなるメモリセルアレイが形成されている。この例では、一つのNANDセルには8個のメモリセルM1,M2,…,M8が直列接続されている。
3 and 4 are respectively for explaining NAND-A cells constituting the central blocks 2-1 to 2- (N-1) in the
各メモリセルM1,M2,…,M8はそれぞれ、基板11上にゲート絶縁膜13を介して浮遊ゲート14(141,142,…,148)が形成され、この浮遊ゲート14上に絶縁膜15を介して制御ゲート16(161,162,…,168)が形成されて構成されている。これらのメモリセルM1,M2,…,M8のソース,ドレインであるn型拡散層19(191,192,…,199)は、隣接するもの同士共用する形で接続され、これによりメモリセルM1,M2,…,M8が直列接続されている。
Each of the memory cells M 1 , M 2 ,..., M 8 has a floating gate 14 (14 1 , 14 2 ,..., 14 8 ) formed on the
上記NANDセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同一工程で形成された選択ゲート149,169及び1410,1610が設けられている。上記選択ゲート149と169及び1410と1610はそれぞれ、図示しない領域で電気的に接続されており、選択ゲートトランジスタS1,S2のゲート電極として働く。上記のように素子形成された基板11上は、CVD酸化膜(層間絶縁膜)17により覆われ、このCVD酸化膜17上にビット線18(BL)が配設されている。このビット線18は、NANDセルの一端のドレイン側拡散層190にコンタクトされている。行方向に並ぶNANDセルの制御ゲート14は、共通に制御ゲート線CG(1),CG(2),…,CG(8)として配設されている。これら制御ゲート線はワード線となる。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に延設され、選択ゲート線SG1,SG2として用いられる。また、ビット線18と制御ゲート線・選択ゲート線用の配線層との間にソース線用配線層22が配設され、NANDセルのソース側拡散層1910(ビット線コンタクトと反対側の端)にコンタクトされている。
図5及び図6は、上記図1に示したメモリセルアレイ端のブロック2−0,2−Nを構成するNAND−Bセルについて説明するためのもので、図5(a),(b)は上記図2における一つのNANDセル部分のパターン平面図と等価回路図であり、図6は図5(a)のA−A’線に沿った断面構成図である。図5や図6のNANDセルが図3及び図4と異なる部分は、選択ゲート線SG2まわりの寸法である。 FIG. 5 and FIG. 6 are for explaining NAND-B cells constituting the blocks 2-0 and 2-N at the end of the memory cell array shown in FIG. 1, and FIGS. FIG. 6 is a pattern plan view and an equivalent circuit diagram of one NAND cell portion in FIG. 2, and FIG. 6 is a cross-sectional configuration diagram taken along the line AA ′ in FIG. NAND cell differs from that of Figure 3 and Figure 4 part of FIG. 5 and FIG. 6 is a dimension of about selection gate line SG 2.
すなわち、図5、図6で示されるNANDセルは、選択ゲート線SG2の線幅が図3、図4中のNANDセルよりも太いことが特徴であり、つまり
Wsg2(図3)<Wsg2(図5)
となっており、このためNANDセルの長辺方向の長さ(図3、図5中のA−A’断面の長さに相当)、つまりセルサイズが図3、図4に示したNANDセルに比べて少し長くなる。図5、図6中の選択ゲート線SG2の線幅は加工精度が低下した場合においても断線しない程度の太さに設定してある。これによって、メモリセルアレイ2の端部に配置されたブロック2−0,2−Nにおける選択ゲート線SG2の断線という問題を回避できる。また、メモリセルアレイ2中の他のブロック2−1〜2−(N−1)には図5、図6のセルに比べてセルサイズが小さい図3、図4のセルを使用する。従って、図1に示した本発明と図34に示した従来のセルアレイ全体の差は、
[図3のNANDセルサイズ−図5のNANDセルサイズ]×2
となる。通常、ブロック数は数百個から数千個程度であるため、この差がセルサイズ全体に占める割合は極めて小さく、無視できる程度である。つまり、上記第1の実施の形態により、チップサイズをほとんど増加させることなく、チップの動作の信頼性を向上できる。
That is, FIG. 5, the NAND cell shown in FIG. 6, the line width of 3 of the selection gate lines SG 2, is characterized by thicker than NAND cell of FIG. 4, i.e. Wsg2 (Figure 3) <Wsg2 ( (Fig. 5)
Therefore, the length of the NAND cell in the long side direction (corresponding to the length of the AA ′ cross section in FIGS. 3 and 5), that is, the cell size is the NAND cell shown in FIGS. A little longer than 5, the line width of the select gate line SG 2 in FIG. 6 machining accuracy has been set to the thickness of an extent that does not break when dropped. This avoids the problem of breakage of the select gate line SG 2 in the arrangement block 2-0,2-N to the end of the
[NAND cell size in FIG. 3−NAND cell size in FIG. 5] × 2
It becomes. Usually, since the number of blocks is about several hundred to several thousand, the ratio of this difference to the entire cell size is extremely small and can be ignored. That is, according to the first embodiment, the reliability of the chip operation can be improved without increasing the chip size.
上記第1の実施の形態では、
Wsg2(NAND−Aセル)<Wsg2(NAND−Bセル)
とすることによりセルアレイ端のブロック2−0,2−N内の選択ゲート線SG2の断線を防ぐ方式について説明したが、本発明は上記第1の実施の形態に限定されるものではなく、種々変形可能である。以下に述べる変形例を用いる場合も、同様の理由により、チップサイズをほとんど増加させることなく、チップの動作の信頼性や歩留まりを向上できる。
In the first embodiment,
Wsg2 (NAND-A cell) <Wsg2 (NAND-B cell)
And has been described manner to prevent disconnection of the select gate line SG 2 block 2-0,2-N cell array end by, the present invention is not limited to the above first embodiment, Various modifications are possible. Also in the case of using the modifications described below, the chip operation reliability and yield can be improved without increasing the chip size for the same reason.
例えば、選択ゲート線SG2とソース線コンタクト間のスペースをSs1とすると(図3(a)、図4(a)参照)、図1の場合において、
Ss1(NAND−Aセル)<Ss1(NAND−Bセル)
とすることにより、セルアレイ端のブロックの加工精度が低下して選択ゲート線SG2が太くなった場合においても、選択ゲート線SG2とソース線コンタクト間のスペースSs1が広いため、選択ゲート線SG2とソース線コンタクト間のショートの危険を大幅に低下させることができる。この方式も非常に有効であり、信頼性の高いチップを実現できる。
For example, if the space between the select gate line SG 2 and the source line contacts and Ss1 (FIG. 3 (a), reference FIG. 4 (a)), in the case of FIG. 1,
Ss1 (NAND-A cell) <Ss1 (NAND-B cell)
With, in the case where the machining accuracy of the block of the cell array end thickened select gate line SG 2 decreases also, since a wide space Ss1 between the select gate line SG 2 and the source line contact, select gate line SG The risk of a short circuit between 2 and the source line contact can be greatly reduced. This method is also very effective, and a highly reliable chip can be realized.
また、図7及び図8に示したように、ソース線コンタクトを削除したNANDセルを図1中のNAND−Bセル(ブロック2−0,2−N)として用い、NAND−Aセル(ブロック2−1〜2−(N−1))としては図3、図4に示したNANDセルを用いる方式もある。この場合には、セルアレイ端ブロック中にはソース線コンタクトが存在しないため、セルアレイ端ブロックの加工精度が低下して選択ゲート線SG2が太くなった場合においても、選択ゲート線SG2とソース線コンタクト間のショートの危険をなくすことができる。 As shown in FIGS. 7 and 8, the NAND cell from which the source line contact is removed is used as the NAND-B cell (blocks 2-0 and 2-N) in FIG. 1, and the NAND-A cell (block 2). -1 to 2- (N-1)) may be a method using the NAND cell shown in FIGS. In this case, since during the cell array end blocked no source line contact, when the machining accuracy of the cell array end block thickened select gate line SG 2 and drops, the select gate line SG 2 and the source line The risk of shorting between contacts can be eliminated.
なお、図7、図8ではソース線コンタクトを削除したが、ソース線用配線層22は残した状態にある。この配線層22の存在に関しては、あってもなくても問題なく、配線層22の加工精度等の観点から配線層22の要・不要を決定する。つまり、この配線層22の存在の有無に拘わらず本発明は有効である。
7 and 8, the source line contact is deleted, but the source
また、上記第1の実施の形態では、メモリセルアレイが図1のようなブロック配置の場合を例にとって本発明の説明を行ってきたが、他の場合、例えばブロック配置が図9のような場合にも本発明を適用することができる。 In the first embodiment, the present invention has been described by taking the case where the memory cell array has a block arrangement as shown in FIG. 1 as an example. However, in other cases, for example, when the block arrangement is as shown in FIG. The present invention can also be applied to.
すなわち、図1ではメモリセルアレイ端の配線として選択ゲート線SG2が設けられていたのに対し、図9では選択ゲート線SG1が設けられている。この場合には、選択ゲート線SG1の配線幅をWsg1とすると、
Wsg1(NAND−Aセル)<Wsg1(NAND−Bセル)
と設定することにより、メモリセルアレイ端のブロック内の選択ゲート線SG1の断線を防ぐことができる。更に、選択ゲート線SG1とビット線コンタクト間のスペースをSb1とすると、上記第1の実施の形態の場合と同様に、図9に対して、
Sb1(NAND−Aセル)<Sb1(NAND−Bセル)
と設定することにより、セルアレイ端ブロックの加工精度が低下して選択ゲート線SG1が太くなった場合においても、選択ゲート線SG1とビット線間のショートの危険性を大幅に低下させることができる。
That is, while the select gate line SG 2 as
Wsg1 (NAND-A cell) <Wsg1 (NAND-B cell)
By setting, it is possible to prevent breakage of the selection gate lines SG 1 in a block of the memory cell array edge. Furthermore, when Sb1 space between the selection gate lines SG 1 and the bit line contact, as in the case of the first embodiment, with respect to FIG. 9,
Sb1 (NAND-A cell) <Sb1 (NAND-B cell)
By setting, in a case where the machining accuracy of the cell array end block thickened select gate line SG 1 decreases also, it can significantly reduce the short risk between the selection gate lines SG 1 and the bit line it can.
また、図10及び図11に示すように、セルアレイ端のブロック内のビット線コンタクトをなくすことにより、セルアレイ端のブロック2−0,2−Nの加工精度が低下して選択ゲート線SG1が太くなった場合においても、選択ゲート線SG1とビット線コンタクト間のショートの危険性をなくすことができる。 Further, as shown in FIGS. 10 and 11, by eliminating the bit line contacts in the block of the cell array end, the selection gate lines SG 1 processing precision block 2-0,2-N cell array end is lowered is when thickened, it can also be eliminated short risk between the selection gate lines SG 1 and the bit line contact.
上述した第1の実施の形態に関係する種々の変形例は、複数組み合わせた場合も大変有効となる。 The various modifications related to the first embodiment described above are very effective when a plurality of modifications are combined.
例えば、図1のブロック配置に対して、NAND−Aセルとして図3、図4のセル、NAND−Bセルとして図5、図6のセルと図7、図8のセルを組み合わせたもの、つまり
Wsg2(NAND−Aセル)<Wsg2(NAND−Bセル)
且つソース線コンタクト削除のNAND−Bセルを用いる場合は、大幅に動作の信頼性や歩留まりを向上できる。
For example, for the block arrangement of FIG. 1, the NAND-A cell shown in FIGS. 3 and 4 and the NAND-B cell shown in FIGS. 5 and 6 and the cells shown in FIGS. 7 and 8 are combined. Wsg2 (NAND-A cell) <Wsg2 (NAND-B cell)
In addition, when the NAND-B cell from which the source line contact is deleted is used, operation reliability and yield can be greatly improved.
同様に、図9のブロック配置に対して、NAND−Aセルとして図3、図4のセルを用い、また、
Wsg1(NAND−Aセル)<Wsg1(NAND−Bセル)
且つビット線コンタクト削除(図10(a)、図11参照)のNAND−Bセルを用いる場合は、大幅に動作の信頼性や歩留まりを向上できる。
Similarly, for the block arrangement of FIG. 9, the cells of FIGS. 3 and 4 are used as NAND-A cells, and
Wsg1 (NAND-A cell) <Wsg1 (NAND-B cell)
In addition, when the NAND-B cell in which the bit line contact is deleted (see FIGS. 10A and 11) is used, the operation reliability and yield can be greatly improved.
また、上記第1の実施の形態中では、メモリセルアレイ端の配線が上下のセルアレイ端にて同じ場合、つまり図1の配置例では上下とも選択ゲート線SG2であり、図9の実施の形態では上下とも選択ゲート線SG1の場合であったが、これ以外の場合にも本発明は有効である。例えば、上下のメモリセルアレイ端の配線がそれぞれ選択ゲート線SG1,SG2である場合(図12参照)や、逆に選択ゲート線SG2,SG1である場合(図13参照)のように上下で異なる場合にも本発明は有効であり、上記変形例を組み合わせるなどしても本発明を適用可能である。この場合には、メモリセルアレイ端のブロック2−0,2−Nとして上下の内の一方をNAND−Bブロック、他方をNAND−Cブロックとして、その他のブロックをNAND−Aブックとするように3種類のブロックを設ければ良い。 Further, in the in the first embodiment, if the same wiring in the memory cell array ends at the upper and lower cell arrays ends, i.e. an upper and lower both the select gate line SG 2 in the arrangement of FIG. 1, the embodiment of FIG. 9 in but a was the case up and down both the select gate lines SG 1, also the present invention in other cases is valid. For example, when the wirings at the upper and lower memory cell array ends are the select gate lines SG 1 and SG 2 (see FIG. 12), or conversely, the select gate lines SG 2 and SG 1 (see FIG. 13), respectively. The present invention is effective even when the upper and lower parts are different, and the present invention can be applied by combining the above-described modified examples. In this case, as blocks 2-0 and 2-N at the end of the memory cell array, one of the upper and lower ones is a NAND-B block, the other is a NAND-C block, and the other block is a NAND-A book. What is necessary is just to provide a kind of block.
また、上記第1の実施の形態では、メモリセルアレイ端のブロック2−0,2−N中の制御ゲート線やワード線数が他のブロック中と同じ場合を例にとって本発明の説明を行ったが、本発明はこの構成に限定されない。メモリセルアレイ端のブロックは、通常は不使用(データの書き込み・読み出しをしない)ブロックであるため、使用ブロックと同じ配線数にする必要はなく、隣接ブロックの加工精度が低下しない程度の配線数が配置されていれば良い。図1で言えば、使用ブロック2−1〜ブロック2−(N−1)のうち、特にセルアレイ端のブロックに隣接したブロック2−1,2−(N−1)の加工精度を保つためにセルアレイ端ブロックが設けられており、このブロックには加工精度を保つための最少本数の配線が含まれていれば充分である。例えば、加工精度の問題により、セルアレイ端ブロック内の制御ゲート線を4本と他のブロックより少なくした場合(図14参照)や、逆に加工精度を更に高めるために制御ゲート線数を12本と多くした場合(図15参照)など種々変更可能である。 In the first embodiment, the present invention has been described by taking as an example the case where the number of control gate lines and word lines in the blocks 2-0 and 2-N at the end of the memory cell array is the same as in other blocks. However, the present invention is not limited to this configuration. The block at the end of the memory cell array is normally a non-used (data writing / reading) block, so it is not necessary to use the same number of wires as the used block, and the number of wires is sufficient so that the processing accuracy of adjacent blocks does not deteriorate. It only has to be arranged. In order to maintain the processing accuracy of the blocks 2-1 and 2- (N-1) adjacent to the block at the end of the cell array, among the used blocks 2-1 to 2- (N-1), in FIG. A cell array end block is provided, and it is sufficient that this block includes a minimum number of wires for maintaining processing accuracy. For example, when there are four control gate lines in the cell array end block and fewer than other blocks due to processing accuracy problems (see FIG. 14), or conversely, the number of control gate lines is twelve to further increase processing accuracy. It is possible to make various changes such as increasing the number (see FIG. 15).
また、上記第1の実施の形態では、メモリセルアレイ端の選択ゲート線の配線を太くしたり、セルアレイ端のコンタクトまわりを変更する等の場合を例にとって説明したが、他の場合、例えばセルアレイ端の選択ゲート線に加えて隣接した制御ゲート線を太くする場合やセルアレイ端のブロック内の配線を全体的に太くするなどの場合にも本発明は有効となる。 In the first embodiment, the case where the wiring of the selection gate line at the end of the memory cell array is thickened or the periphery of the contact at the end of the cell array is changed has been described as an example. The present invention is also effective when the control gate line adjacent to the selection gate line is thickened or the wiring in the block at the end of the cell array is thickened as a whole.
NANDセルでは、ブロックの非選択時には、最低でも選択トランジスタS1,S2のうち片方はオフ状態になくてはならず、さもなくばビット線とソース線が接続されることによる不良が発生する。動作方式によっては、非選択ブロック中では、選択トランジスタS1のみをオフ状態とする方式もあるし、選択トランジスタS2のみをオフ状態とする方式もある。従来例にて特に問題となるのは、選択トランジスタS1のみオフ状態とする方式を採用した時に、メモリセルアレイ端が選択ゲート線SG1である図9の場合や、選択トランジスタS2のみオフ状態とする方式を採用した時にメモリセルアレイ端が選択ゲート線SG2である図1の場合であり、これらの場合にはメモリセルアレイ端の選択ゲート線が加工ばらつきにより細くなって断線したり、選択トランジスタのチャネル長の短縮に起因したカットオフ特性の悪化により、ビット線とソース線がショートすることになり不良が発生する。このような場合に本発明を適用すると、メモリセルアレイ端の選択ゲート線の線幅を太く設定するため、選択トランジスタを確実にオフすることができ、不良を防ぐことができる。 In a NAND cell, when a block is not selected, at least one of the selection transistors S 1 and S 2 must be in an off state, otherwise a failure occurs due to the connection between the bit line and the source line. . Some operating systems, during the non-selected block, to some method to the OFF state only select transistors S 1, there is also a method in which the off state only the selected transistor S 2. The particular problem in the prior art, when employing the method of the OFF state only select transistors S 1, or when an off state only the selected transistor S 2 in FIG. 9 memory cell array end being a select gate line SG 1 memory cell array edge when employing the method according to the selective gate line SG 2 is the case of FIG. 1, or disconnected thinner by the selection gate line processing variations in the memory cell array edge in these cases, select transistors Due to the deterioration of the cut-off characteristics due to the shortening of the channel length, the bit line and the source line are short-circuited, resulting in a defect. When the present invention is applied to such a case, the line width of the selection gate line at the end of the memory cell array is set to be large, so that the selection transistor can be reliably turned off and a defect can be prevented.
上記したように、メモリセルアレイ端の選択ゲート線の線幅を太く設定することは、選択ゲート線加工用マスク中のデータパターン上にて、他の選択ゲート線に比べてメモリセルアレイ端の選択ゲート線の線幅を太く設定する方式を用いることにより実現できる。その他、他の方法を用いてメモリセルアレイ端の選択ゲート線の線幅を太く設定する場合にも本発明は有効であるのは勿論である。 As described above, setting the line width of the selection gate line at the end of the memory cell array to be larger than the selection gate at the end of the memory cell array on the data pattern in the mask for processing the selection gate line compared to other selection gate lines. This can be realized by using a method of setting the line width to be thick. In addition, it goes without saying that the present invention is also effective when the line width of the selection gate line at the end of the memory cell array is set to be thick using other methods.
また、メモリセルアレイ端の選択ゲート線の線幅として、加工後の線幅ばらつきは小さいものの、配線の周期性が崩れたことに起因して、マスク上の線幅に対する加工後の線幅の比率が、他の選択ゲート線に比べ、常に小さくなる場合がある。つまり、マスクのデータパターン上にて全ての選択ゲート線が同一の幅の時、メモリセルアレイ端選択ゲート線の線幅が他の選択ゲート線幅よりも常に細くなる場合である。このような時には、加工後の全ての選択ゲート線幅が同一となるように、マスクのデータパターン上にてセルアレイ端の選択ゲート線の線幅を他の選択ゲート線幅よりも太く設定する方式も有効である。この場合には、全ての選択ゲート線幅が同一となるため、全てのNANDセル中の選択トランジスタのチャネル長も同一となり、ビット線やソース線のショートに起因した不良を防ぐことができる。 Further, although the line width variation after processing is small as the line width of the selection gate line at the end of the memory cell array, the ratio of the line width after processing to the line width on the mask due to collapse of the periodicity of the wiring However, there are cases where it is always smaller than other select gate lines. That is, when all the select gate lines have the same width on the mask data pattern, the line width of the memory cell array end select gate line is always smaller than the width of the other select gate lines. In such a case, the line width of the selection gate line at the end of the cell array is set larger than the other selection gate line width on the mask data pattern so that all the selection gate line widths after processing are the same. Is also effective. In this case, since the widths of all the selection gate lines are the same, the channel lengths of the selection transistors in all the NAND cells are also the same, and defects due to a short of the bit line or the source line can be prevented.
また、上記第1の実施の形態中では、メモリセルアレイ端のブロック以外のNANDセル中の選択ゲート線SG1とSG2の配線幅が同一である場合を例にとって説明を行ったが、本発明はこれに限定されるものではない。例えば、セルアレイ端のブロック以外のNANDセル中の選択ゲート線SG1とSG2の配線幅が異なる場合でも、セルアレイ端の配線が選択ゲート線SG1の場合はマスクのデータパターン上にてセルアレイ端の選択ゲート線SG1配線幅を他の選択ゲート線SG1の配線幅より太くする方式は有効である。同様に、メモリセルアレイ端の配線が選択ゲート線SG2の場合はマスクのデータパターン上にてセルアレイ端の選択ゲート線SG2の配線幅を他の選択ゲート線SG1の配線幅よりも太くする方式は有効であり、本発明を適用可能である。 Further, in the in the first embodiment has been described the case line width of the selection gate lines SG 1 and SG 2 in the NAND cell other than the block of the memory cell array edge are the same as an example, the present invention Is not limited to this. For example, even when the line width of the selection gate lines SG 1 in the NAND cell other than the blocks of the cell array end and SG 2 are different, the cell array end when the wiring of the cell array end of the select gate lines SG 1 in the data pattern of the mask method of thickening than the wiring width of the selection gate lines SG 1 the line width of the other selection gate lines SG 1 is effective. Similarly, if the wiring of the memory cell array end of the select gate line SG 2 is thicker than the wiring width of the cell array end of the select gate line SG other selection gate lines SG 1 a wiring width of 2 in the data pattern of the mask The method is effective, and the present invention can be applied.
上記したメモリセルアレイ端のブロックは、通常は、他のブロックの加工精度を向上する目的で設置され、メモリセルアレイ内におけるセルアレイ端のブロック以外での配線の周期性を保つことを実現している。このような場合には、セルアレイ端のブロック内での選択ゲート線や制御ゲート線の加工精度の低下が起こることはやむを得ず、このためセルアレイ端のブロックをダミーブロック(通常データ記憶領域として使用せず加工精度向上のみを目的として配置されたブロックであり、選択不可能且つ他のブロックとの置き換え不可能)とすれば良い。特に、上記第1の実施の形態のうち、セルアレイ端部分のソース線コンタクトやビット線コンタクトを削除したブロック(図8や図11に相当)は、当然通常のデータ記憶・読み出し動作ができないためダミーブロックとなる。また、セルアレイ端ブロックにおいて、ビット線とソース線とのコンタクトを残し、且つブロック内の制御ゲート線数が他のブロックと同じ場合には、セルアレイ端のブロックをリダンダンシーブロック、つまり不良ブロックの置き換え用ブロック(ヒューズ切断等により不良ブロックとの置き換えが可能なブロック)として用いることも可能である。リダンダンシーセルブロックとして使用する場合の例としては、チップ製造後にまずメモリセルアレイ端のリダンダンシーブロックの動作を確認し、正常であればリダンダンシーブロックとし、異常があればダミーブロックとして使用する方法も可能である。これによって、セルアレイ端のブロックの加工状態に応じてリダンダンシーブロック数を増加でき、非常に大きな効果を得ることができる。本発明を用いることにより、セルアレイ端のブロックの加工後の状態を、従来よりも大幅に改善できるため、このリダンダンシーブロックとしての利用時にも本発明は大変有効となる。このように、セルアレイ端のブロックをダミーブロックとして、あるいはリダンダンシーブロックとして用いる場合にも本発明を適用することができる。 The block at the end of the memory cell array is usually installed for the purpose of improving the processing accuracy of other blocks, and it is possible to maintain the periodicity of the wiring other than the block at the end of the cell array in the memory cell array. In such a case, it is unavoidable that the processing accuracy of the selection gate line and the control gate line in the block at the end of the cell array is lowered. Therefore, the block at the end of the cell array is not used as a dummy block (usually as a data storage area). The block is arranged only for the purpose of improving the processing accuracy, and is not selectable and cannot be replaced with another block). In particular, in the first embodiment, the block (corresponding to FIG. 8 and FIG. 11) from which the source line contact and bit line contact at the end of the cell array are deleted cannot perform normal data storage / reading operations, and is therefore a dummy. It becomes a block. In the cell array end block, when the contact between the bit line and the source line is left and the number of control gate lines in the block is the same as other blocks, the block at the cell array end is replaced with a redundancy block, that is, a defective block. It can also be used as a block (a block that can be replaced with a defective block by cutting a fuse). As an example of using as a redundancy cell block, it is possible to first check the operation of the redundancy block at the end of the memory cell array after chip manufacture, and use it as a redundancy block if it is normal, and use it as a dummy block if there is an abnormality. . As a result, the number of redundancy blocks can be increased according to the processing state of the block at the end of the cell array, and a very large effect can be obtained. By using the present invention, the state after processing of the block at the end of the cell array can be greatly improved as compared with the prior art. Therefore, the present invention is very effective even when used as a redundancy block. As described above, the present invention can also be applied to the case where the block at the end of the cell array is used as a dummy block or a redundancy block.
[第2の実施の形態]
次に、本発明の第2の実施の形態に係る半導体記憶装置について説明する。上記第1の実施の形態では、メモリセルアレイ端のブロックの加工精度の低下を問題にしたのに対し、この第2の実施の形態では一つのNANDセルにおけるワード線まわりの配線の周期性の崩れに起因した加工精度の低下を防止するものである。
[Second Embodiment]
Next, a semiconductor memory device according to a second embodiment of the present invention will be described. In the first embodiment, the processing accuracy of the block at the end of the memory cell array is a problem. In the second embodiment, the periodicity of the wiring around the word line in one NAND cell is lost. This prevents a reduction in machining accuracy due to the above.
図16(a),(b)は、メモリセルアレイ中の一つのNANDセル部分のパターン平面図と等価回路図であり、図17(a),(b)はそれぞれ図16(a)のA−A’線及びB−B’線に沿った断面構成図である。素子分離酸化膜12で囲まれたp型シリコン基板(またはp型ウェル領域)11に複数のNANDセルからなるメモリセルアレイが形成されている。この第2の実施の形態では、上述した第1の実施の形態と同様に、8個のメモリセルM1,M2,…,M8が直列接続されてNANDセルを構成している。
FIGS. 16A and 16B are a pattern plan view and an equivalent circuit diagram of one NAND cell portion in the memory cell array. FIGS. 17A and 17B are respectively A- It is a section lineblock diagram along an A 'line and a BB' line. A memory cell array composed of a plurality of NAND cells is formed on a p-type silicon substrate (or p-type well region) 11 surrounded by the element
各メモリセルM1,M2,…,M8はそれぞれ、基板11にゲート酸化膜13を介して浮遊ゲート14(141,142,…,148)が形成され、この上に絶縁膜15を介して制御ゲート16(161,162,…,168)が形成されて構成されている。これらのメモリセルM1,M2,…,M8のソース,ドレインであるn型拡散層19(191,192,…,199)は、隣接するもの同士共用する形で接続され、これによりメモリセルM1,M2,…,M8が直列接続される。
Each of the memory cells M 1 , M 2 ,..., M 8 has a floating gate 14 (14 1 , 14 2 ,..., 14 8 ) formed on the
NANDセルのドレイン側、ソース側にはそれぞれ、メモリセルM1,M2,…,M8の浮遊ゲート14、制御ゲート16と同時に形成された選択ゲート149,169及び1410,1610が設けられている。これら選択ゲート149と169及び1410と1610はそれぞれ、図示しない領域で電気的に接続されており、選択ゲートトランジスタS1,S2のゲート電極として働く。このように素子形成された基板11上はCVD酸化膜(層間絶縁膜)17により覆われ、このCVD酸化膜17上にビット線18(BL)が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層190にコンタクトされている。行方向に並ぶNANDセルの制御ゲート14は、共通に制御ゲート線CG(1),CG(2),…,CG(8)として配設されている。これらの制御ゲート線はワード線として働く。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に延設され、選択ゲート線SG1,SG2として働く。
The drain side of the NAND cell, each of the source, the memory cells M 1, M 2, ..., a floating
この第2の実施の形態に係るNANDセル型EEPROMの特徴は、図16(a)、図17(a)に示したように、制御ゲート線CG(2)〜CG(7)に比べて、制御ゲート線CG(1)やCG(8)の線幅が太いことである。 The feature of the NAND cell type EEPROM according to the second embodiment is that, as shown in FIGS. 16A and 17A, compared with the control gate lines CG (2) to CG (7), That is, the control gate lines CG (1) and CG (8) have a large line width.
通常、選択ゲート線SG1,SG2は、選択ゲートトランジスタS1,S2のカットオフ特性の向上(オフ時のリーク電流低減)のため、制御ゲート線より線幅の狙い目を大きく設定してある。また、制御ゲート線CG(1)〜CG(8)の部分の配線層14の加工時の選択ゲート線SG1,SG2部分への影響を低減するため、制御ゲート線・選択ゲート線間のスペースSsg1,Ssg2は、制御ゲート線間のスペースScg12〜Scg78に比べ狙い目を大きめに設定してある。従って、配線の周期的な配置がCG(1),SG1間やCG(8),SG2間にて崩れているため、CG(2)〜CG(7)に比べて、CG(1),CG(8)の加工精度が低下し、加工ばらつきが大きくなる。
Normally, the selection gate lines SG 1 and SG 2 are set to have a larger line width than the control gate line in order to improve the cutoff characteristics of the selection gate transistors S 1 and S 2 (reduction of leakage current when turned off). It is. Further, in order to reduce the influence on the selection gate lines SG 1 and SG 2 at the time of processing the
しかしながら、図16(a)及び図17(a)の実施の形態のように、選択ゲート線に隣接した制御ゲート線CG(1),CG(8)の線幅の狙い目を、他の制御ゲート線に比べて、大きく設定することにより、加工精度の低下によって多少制御ゲート線CG(1)やCG(8)が細くなった場合にも、元々の線幅の狙い目が大きいために制御ゲート線CG(1)やCG(8)の出来上がりの線幅が制御ゲート線CG(2)〜CG(7)に比べて極端に小さくなることはない。この場合には、図38(b)に示したようなチャネル長が極端に細くなったことに起因するメモリセルのカットオフ特性の極端な低減を防ぐことができ、常に図38(a)のようにカットオフ可能な状態を実現できる。 However, as in the embodiments of FIGS. 16A and 17A, the target of the line width of the control gate lines CG (1) and CG (8) adjacent to the selection gate line is controlled by other control. When the control gate lines CG (1) and CG (8) are slightly narrowed due to a decrease in processing accuracy, the control is performed because the target of the original line width is large by setting the gate line larger than the gate line. The finished line widths of the gate lines CG (1) and CG (8) do not become extremely small compared to the control gate lines CG (2) to CG (7). In this case, it is possible to prevent an extreme reduction in the cut-off characteristics of the memory cell due to the extremely narrow channel length as shown in FIG. Thus, it is possible to realize a cut-off possible state.
また、上記第2の実施の形態中では、NANDセル中の制御ゲート線のうち、線幅の狙い目を大きくする制御ゲート線としては選択ゲート線に隣接したもの2本のみであるため、線幅の狙い目を大きくすることによるNANDセルサイズの増加はあまり大きくならない。 Further, in the second embodiment, among the control gate lines in the NAND cell, there are only two control gate lines adjacent to the selection gate line to increase the aim of the line width. Increasing the NAND cell size by increasing the width target is not so large.
従って、上記第2の実施の形態を用いることにより、チップサイズの大幅な増加を招くことなく、データ書き込み・読み出しの信頼性が高いチップを実現できる。 Therefore, by using the second embodiment, a chip with high data writing / reading reliability can be realized without causing a significant increase in chip size.
上記第2の実施の形態では、NANDセル中制御ゲート線のうち、選択ゲート線に隣接した制御ゲート線のみに対して、線幅の狙い目を他の制御ゲート線に比べて大きくする場合の実施の形態を示した。この実施の形態の内容を式にて表すと、
Wcg1>Wcg2〜Wcg7
Wcg8>Wcg2〜Wcg7
Wcg2=Wcg3=Wcg4=Wcg5=Wcg6=Wcg7
となる。また、この場合にWcg1,Wcg8の狙い目のWcg2〜Wcg7に対する増加量に関しては、周期性が崩れた場合に制御ゲート線CG(1),CG(8)のそれぞれが受ける影響の大きさ(加工精度の低減の度合い)に応じて最適な値を取れば良い。従って、制御ゲート線CG(1),CG(8)のそれぞれが受ける影響の大きさによりWcg1=Wcg8とするのが最適な場合もあれば、Wcg1>Wcg8あるいはWcg1<Wcg8とするのが最適な場合もある。
In the second embodiment, in the case where only the control gate line adjacent to the selection gate line among the control gate lines in the NAND cell is used, the aim of the line width is made larger than that of the other control gate lines. An embodiment has been shown. When the contents of this embodiment are expressed by a formula,
Wcg1> Wcg2-Wcg7
Wcg8> Wcg2-Wcg7
Wcg2 = Wcg3 = Wcg4 = Wcg5 = Wcg6 = Wcg7
It becomes. Further, in this case, with respect to the increase amount of Wcg1 and Wcg8 with respect to the target Wcg2 to Wcg7, when the periodicity is lost, the magnitude of the influence of each of the control gate lines CG (1) and CG (8) (processing) The optimum value may be taken in accordance with the degree of accuracy reduction. Therefore, in some cases, it is optimal to set Wcg1 = Wcg8 depending on the magnitude of the influence of each of the control gate lines CG (1) and CG (8). In other cases, Wcg1> Wcg8 or Wcg1 <Wcg8 is optimal. In some cases.
この場合、Wcg1やWcg8が他の制御ゲート線より太いため、Wcg1,Wcg2間やWcg7,Wcg8間にて厳密に言えば周期性が崩れるが、Wcg1,Wcg8とWcg2,Wcg7の差が比較的小さければ、Wcg1,Wcg2間やWcg7,Wcg8間にて周期性が崩れた影響によるWcg2やWcg7等の加工精度の低下量は小さくなる。この第2の実施の形態では、制御ゲート線幅の違いによる周期性が崩れに起因した加工精度の低下量が小さい(問題とならないレベル)範囲内でのワード線幅の調整をする場合を考える。 In this case, since Wcg1 and Wcg8 are thicker than the other control gate lines, the periodicity breaks down strictly between Wcg1 and Wcg2 or between Wcg7 and Wcg8, but the difference between Wcg1, Wcg8 and Wcg2, Wcg7 is relatively small. For example, the amount of decrease in the processing accuracy of Wcg2 and Wcg7 due to the influence of the periodicity breaking between Wcg1 and Wcg2 or between Wcg7 and Wcg8 is reduced. In the second embodiment, a case is considered in which the word line width is adjusted within a range in which the amount of decrease in processing accuracy due to the disruption of periodicity due to the difference in control gate line width is small (a level that does not cause a problem). .
一般的には、図16(a)や図38(a)中のSu,Wsg1,Ssg1に対して、それぞれSl,Wsg2,Ssg2が同程度の値であれば、加工精度の低下の度合いが制御ゲート線CG(1)とCG(8)で同程度となるため、Wcg1=Wcg8とすることが望ましい。一方、Su,Wsg1,Ssg1に対してそれぞれSl,Wsg2,Ssg2の方が比較的小さな値の場合にはWcg1>Wcg8が最適となり、また、Su,Wsg1,Ssg1に対してそれぞれSl,Wsg2,Ssg2の方が比較的大きな値の場合にはWcg1<Wcg8が最適となる可能性が高い。 In general, if S1, Wsg2, and Ssg2 are comparable to Su, Wsg1, and Ssg1 in FIGS. 16A and 38A, respectively, the degree of reduction in machining accuracy is controlled. Since the gate lines CG (1) and CG (8) have the same level, it is desirable that Wcg1 = Wcg8. On the other hand, when S1, Wsg2, and Ssg2 are relatively smaller than Su, Wsg1, and Ssg1, respectively, Wcg1> Wcg8 is optimal, and S1, Wsg2, and Ssg2 are respectively set to Su, Wsg1, and Ssg2. If is a relatively large value, Wcg1 <Wcg8 is likely to be optimal.
上記第2の実施の形態では、NANDセル内の制御ゲート線と選択ゲート線との配線配置の周期性が崩れることにより、周期性が崩れる境界にある制御ゲート線CG(1),CG(8)の加工精度が低下する問題を解決する方法について説明した。通常は、制御ゲート線CG(1)〜CG(8)の中でもCG(1),CG(8)の加工精度の低下の度合いが特に大きいので、上記第2の実施の形態は有効である。 In the second embodiment, the control gate lines CG (1) and CG (8) at the boundary where the periodicity is lost due to the loss of the periodicity of the wiring arrangement of the control gate line and the selection gate line in the NAND cell. The method of solving the problem that the machining accuracy of () decreases is described. Usually, among the control gate lines CG (1) to CG (8), the degree of deterioration of the processing accuracy of CG (1) and CG (8) is particularly large, so the second embodiment is effective.
しかしながら、この周期性が崩れる影響は、境界にある配線以外にも影響を及ぼし、境界に近いほど影響が大きい(加工精度の低下が大きい)。例えば、図36(a)中では、最も大きな影響を受けるのが制御ゲート線CG(1),CG(8)、続いて大きな影響を受けるのがCG(2),CG(7)、次がCG(3),CG(6)、…、となる。制御ゲート線CG(1),CG(8)以外にCG(2),CG(7)等においても加工精度の低下が問題となる場合には、上記したように線幅の狙い目を大きくする方式を制御ゲート線CG(2),CG(7)等に対しても適用することは有効である。制御ゲート線CG(1),CG(8),CG(2),CG(7)の4つに対してのみ適用する場合には、
Wcg1>Wcg2>Wcg3〜Wcg6
Wcg8>Wcg7>Wcg3〜Wcg6
Wcg3=Wcg4=Wcg5=Wcg6
のように周期性が崩れる境界に近い側の線幅の狙い目を大きくする方式が特に有効である。その他、周期性が崩れる影響に合わせて、
Wcg1>Wcg2>Wcg3>Wcg4,Wcg5
Wcg8>Wcg7>Wcg6>Wcg4,Wcg5
Wcg4=Wcg5
とする方式も有効である。
However, the influence that this periodicity breaks affects other than the wiring at the boundary, and the influence is larger as the distance from the boundary is closer (the reduction in machining accuracy is larger). For example, in FIG. 36 (a), the control gate lines CG (1) and CG (8) are most greatly affected, followed by CG (2) and CG (7) that are greatly affected. CG (3), CG (6),... If a reduction in processing accuracy becomes a problem in CG (2), CG (7), etc. in addition to the control gate lines CG (1), CG (8), the aim of the line width is increased as described above. It is effective to apply the method to the control gate lines CG (2), CG (7) and the like. When applied to only four control gate lines CG (1), CG (8), CG (2), and CG (7),
Wcg1>Wcg2> Wcg3-Wcg6
Wcg8>Wcg7> Wcg3 to Wcg6
Wcg3 = Wcg4 = Wcg5 = Wcg6
The method of increasing the aim of the line width near the boundary where the periodicity is broken is particularly effective. In addition to the effect of periodicity collapse,
Wcg1>Wcg2>Wcg3> Wcg4, Wcg5
Wcg8>Wcg7>Wcg6> Wcg4, Wcg5
Wcg4 = Wcg5
The method is also effective.
また、上記第2の実施の形態では、線幅を大きめに設定する制御ゲート線の数として、選択ゲート線SG1寄りの制御ゲート線と選択ゲート線SG2寄りの制御ゲート線に対して同じ場合を例にとって説明したが、本発明はこれに限定されるものではない。例えば、周期性の崩れによる加工精度の低下の度合いが選択ゲート線SG1寄りの制御ゲート線の方が大きい場合には、
Wcg1>Wcg2>Wcg3=Wcg4=Wcg5=Wsg6=Wsg7
Wcg8>Wcg3=Wcg4=Wcg5=Wsg6=Wsg7
とし、反対に周期性の崩れによる加工精度の低下の度合いが選択ゲート線SG2寄りの制御ゲート線の方が大きい場合には、
Wcg1>Wcg2=Wcg3=Wcg4=Wcg5=Wsg6
Wcg8>Wsg7>Wcg2=Wcg3=Wcg4=Wcg5=Wsg6
とする方式が最も有効となる場合もある。また、周期性の崩れによる加工精度の低下の度合いが選択ゲート線SG2寄りの制御ゲート線にて小さい場合には、
Wcg1>Wcg2=Wcg3=Wcg4=Wcg5=Wsg6=Wsg7=Wsg8
のように、線幅の増加を選択ゲート線SG1寄り制御ゲート線に対してのみ適用する方式が極めて有効となり、同様に周期性の崩れによる加工精度の低下の度合いがSG1寄りの制御ゲート線にて小さい場合は、
Wcg8>Wsg1=Wcg2=Wcg3=Wcg4=Wcg5=Wsg6=Wsg7
のように線幅増加を選択ゲート線SG2寄り制御ゲート線に対してのみ適用する方式が極めて有効となる。
Further, in the second embodiment, as the number of control gate lines to set the line width large, the same to the control gate line select gate line SG 2 close and the control gate line select gate line SG 1 close Although the case has been described as an example, the present invention is not limited to this. For example, if the degree of reduction in machining accuracy due to collapse of the periodicity greater in the selection gate lines SG 1 side of the control gate lines,
Wcg1>Wcg2> Wcg3 = Wcg4 = Wcg5 = Wsg6 = Wsg7
Wcg8> Wcg3 = Wcg4 = Wcg5 = Wsg6 = Wsg7
And then, if the degree of reduction in machining accuracy due to collapse of the periodicity in the opposite greater in the select gate line SG 2 side of the control gate lines,
Wcg1> Wcg2 = Wcg3 = Wcg4 = Wcg5 = Wsg6
Wcg8>Wsg7> Wcg2 = Wcg3 = Wcg4 = Wcg5 = Wsg6
In some cases, the method is most effective. Also, if the degree of reduction in machining accuracy due to collapse of periodicity is small at the control gate line select gate line SG 2 near the
Wcg1> Wcg2 = Wcg3 = Wcg4 = Wcg5 = Wsg6 = Wsg7 = Wsg8
As such, only the method is extremely effective to apply the increase in line width with respect to the selection gate lines SG 1 shift control gate line, as well as control the degree of reduction in machining accuracy due to collapse of the periodicity of the SG 1 close the gates of If the line is small,
Wcg8> Wsg1 = Wcg2 = Wcg3 = Wcg4 = Wcg5 = Wsg6 = Wsg7
Method of applying a line width increases only selected gate line SG 2 shift control gate line as is very effective.
上述した第2の実施の形態中には、NANDセル中の大半の制御ゲート線の線幅を大きめに設定するものもあったが、大きく設定することが必要不可欠な線に対してのみ必要最小限の大きさだけ線幅を大きくする方式を用いているため、従来のような制御ゲート線幅を一様に大きく設定する方式に比べると、NANDセルサイズの増加量を小さくすることができる。また、加工精度とNANDセルサイズを検討することにより、上記第2の実施の形態中のどの方式が最も有効であるかを調べることができる。 In the second embodiment described above, some of the control gate lines in the NAND cell are set to have a large line width. However, the minimum necessary only for a line in which a large setting is indispensable. Since the method of increasing the line width by the limited size is used, the increase amount of the NAND cell size can be reduced as compared with the conventional method of setting the control gate line width to be uniformly large. Further, by examining the processing accuracy and the NAND cell size, it is possible to examine which method in the second embodiment is most effective.
以上、配線等の周期性が崩れることによる加工精度の低下に起因した問題を解決するために、選択的にワード線幅の狙い目を変更する方式を用いる、という本発明の第2の実施の形態について説明したが、本発明はこの第2の実施の形態に限定されるものではなく、種々変形可能である。上記第2の実施の形態中では、選択ゲート線と制御ゲート線の間の周期性の崩れがある場合を例にとって本発明の説明を行ったが、他の部分の周期性の崩れ、例えば制御ゲート線の配置が周期的でない場合や、選択ゲート線や制御ゲート線以外の配線の影響等にて周期性を実現できない場合などにも有効であり、選択的にゲート線幅の狙い目を変更する方式を適用可能である。 As described above, in order to solve the problem caused by the deterioration of the processing accuracy caused by the periodicity of the wiring or the like, the second embodiment of the present invention that uses the method of selectively changing the target of the word line width is used. Although the embodiment has been described, the present invention is not limited to the second embodiment and can be variously modified. In the second embodiment, the present invention has been described by taking as an example the case where the periodicity between the selection gate line and the control gate line is broken. However, the periodicity of other parts is broken, for example, control It is also effective when the gate line layout is not periodic, or when periodicity cannot be realized due to the influence of wiring other than the selection gate line or control gate line, and the target of the gate line width is changed selectively. It is possible to apply this method.
また、前記第2の実施の形態の説明では、制御ゲート線と選択ゲート線等の線幅の狙い目を選択的に大きくする方式について説明した。実際のチップの製造工程においては、マスク上におけるサイズを変更する方法が最も容易であり、通常この方法が用いられる。すなわち、制御ゲート線や選択ゲート線の加工用マスク中のデータパターン上にて、選択ゲート線に隣接した制御ゲート線幅を他の制御ゲート線幅よりも大きくすることにより上記第2の実施の形態を実現できる。しかしながら、マスクを用いる以外の方法を用いる場合にも、上記第2の実施の形態を実現できる方法であれば、本発明を適用できるのは勿論である。 In the description of the second embodiment, the method of selectively enlarging the line width targets such as the control gate line and the selection gate line has been described. In an actual chip manufacturing process, the method of changing the size on the mask is the easiest, and this method is usually used. That is, the width of the control gate line adjacent to the selection gate line is made larger than the width of the other control gate lines on the data pattern in the processing mask for the control gate line and the selection gate line. Form can be realized. However, even when a method other than using a mask is used, the present invention can of course be applied as long as it is a method capable of realizing the second embodiment.
更に、上記第2の実施の形態にて線幅を大きめに設定した配線は、加工精度が比較的低いものであり、加工ばらつきにより線幅が細くなる度合いが最も大きい場合にもメモリセルのカットオフ特性が悪化しないように線幅の狙い目を設定したものである。従って、多くの場合(加工ばらつきによって線幅が極端に細くならなかった場合)には、線幅の狙い目が大きい配線は加工後に配線幅が他の制御ゲート線より大きくなる。 Furthermore, the wiring set with a large line width in the second embodiment has a relatively low processing accuracy, and even when the degree of thinning of the line width due to processing variations is greatest, the memory cell is cut. The aim of the line width is set so that the off characteristic does not deteriorate. Accordingly, in many cases (when the line width has not become extremely narrow due to processing variations), the wiring having a large line width is larger in width than other control gate lines after processing.
また、上記第2の実施の形態中では、制御ゲート線群の端に位置する制御ゲート線の加工精度が低下して加工ばらつきが大きくなる場合の説明を行ったが、他の場合にも本発明は適用可能であり有効である。例えば全制御ゲート線のマスク上の配線幅が同一の場合に、制御ゲート線群の端に位置する制御ゲート線の線幅が、配線の周期性の崩れのため、他の制御ゲート線より常に細く加工される場合にも適用できる。つまり、加工ばらつきは小さいが、制御ゲート線群の端に位置する制御ゲート線において、マスク上の配線幅に対する加工後の配線幅の割合が他の制御ゲート線よりも安定して小さな値となる場合にも適用できる。この場合には、加工後の配線幅が全ての制御ゲート線において同じとなるように、制御ゲート線群の端に位置する制御ゲート線のマスク上の配線幅を他の制御ゲート線の配線幅より少し大きくする方法が有効である。 Further, in the second embodiment, the case where the processing accuracy of the control gate line located at the end of the control gate line group is lowered and the processing variation is increased has been described. The invention is applicable and effective. For example, when the wiring widths on the masks of all control gate lines are the same, the line width of the control gate line located at the end of the control gate line group is always higher than other control gate lines due to the disruption of the periodicity of the wiring. It can also be applied when processing thinly. In other words, although the processing variation is small, the ratio of the processed wiring width to the wiring width on the mask in the control gate line located at the end of the control gate line group is stably smaller than the other control gate lines. It can also be applied to cases. In this case, the wiring width on the mask of the control gate line located at the end of the control gate line group is set to the wiring width of other control gate lines so that the processed wiring width is the same in all the control gate lines. A slightly larger method is effective.
[第3の実施の形態]
次に、本発明の第3の実施の形態に係る半導体記憶装置について説明する。上記第1,第2の実施の形態では、メモリセルアレイ端のブロックや一つのNANDセルにおけるワード線まわりの配線の周期性の崩れに起因した加工精度の低下を防止するのに対し、この第3の実施の形態は製造工程中に制御ゲート線に印加されるストレスにより、メモリセルの浮遊ゲートまわりの絶縁膜の信頼性が低下したり、記憶データが破壊されたりするのを防止するものである。
[Third Embodiment]
Next, a semiconductor memory device according to a third embodiment of the present invention will be described. In the first and second embodiments, the processing accuracy is prevented from being lowered due to the disruption of the periodicity of the wiring around the word line in the block at the end of the memory cell array or in one NAND cell. In this embodiment, the stress applied to the control gate line during the manufacturing process prevents the reliability of the insulating film around the floating gate of the memory cell from being lowered or the stored data from being destroyed. .
図18(a),(b)は、メモリセルアレイ中の一つのNANDセル部分のパターン平面図と等価回路図であり、図19(a),(b)はそれぞれ図18(a)のA−A’線及びB−B’線に沿った断面構成図である。素子分離酸化膜12で囲まれたp型シリコン基板(またはp型ウェル領域)11に複数のNANDセルからなるメモリセルアレイが形成されている。この第3の実施の形態では、前述した第1,第2の実施の形態と同様に、8個のメモリセルM1,M2,…,M8が直列接続されてNANDセルを構成している。
FIGS. 18A and 18B are a pattern plan view and an equivalent circuit diagram of one NAND cell portion in the memory cell array. FIGS. 19A and 19B are respectively A- It is a section lineblock diagram along an A 'line and a BB' line. A memory cell array composed of a plurality of NAND cells is formed on a p-type silicon substrate (or p-type well region) 11 surrounded by the element
各メモリセルM1,M2,…,M8はそれぞれ、基板11にゲート酸化膜13を介して浮遊ゲート14(141,142,…,148)が形成され、この上に絶縁膜15を介して制御ゲート16(161,162,…,168)が形成されて構成されている。これらのメモリセルM1,M2,…,M8のソース,ドレインであるn型拡散層19(191,192,…,199)は、隣接するもの同士共用する形で接続され、これによりメモリセルM1,M2,…,M8が直列接続されている。
Each of the memory cells M 1 , M 2 ,..., M 8 has a floating gate 14 (14 1 , 14 2 ,..., 14 8 ) formed on the
NANDセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート及び制御ゲートと同一工程で形成された選択ゲート149,169及び1410,1610が設けられている。上記選択ゲート149と169及び1410と1610はそれぞれ、図示しない領域で電気的に接続されており、選択ゲートトランジスタS1,S2のゲート電極として働く。このようにして素子形成された基板11上はCVD酸化膜(層間絶縁膜)17により覆われ、このCVD酸化膜17上にビット線18(BL)が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層190にコンタクトされている。行方向に並ぶNANDセルの制御ゲート14は、共通に制御ゲート線CG(1),CG(2),…,CG(8)として配設されている。これらの制御ゲート線はワード線として働く。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG1,SG2として配設されている。また、上記ビット線18と制御ゲート線・選択ゲート線用配線層との間にソース線用の配線層22が配設され、NANDセルのソース側拡散層1910(ビット線コンタクトと反対側の端)にコンタクトされている。
図20は、メモリセルアレイとロウデコーダとの接続例、及びロウデコーダの構成例を示している。各ブロック毎のNANDセルブロックデコード信号はナンドゲート51に供給され、ロウデコーダ起動信号RDECDはインバータ52に供給される。上記ナンドゲート51の出力信号及び上記インバータ52の出力信号はそれぞれノアゲート53に供給され、このノアゲート53の出力信号が電圧切換回路54に供給される。この電圧切換回路54は、上記ノアゲート53の出力信号に応答してノードN1,N2のレベルを切り換えるもので、インバータ55とフリップフロップ56とから構成されている。上記ノアゲート53の出力信号と上記インバータ55の出力信号が上記フリップフロップ56に供給され、このフリップフロップ56の出力が反転される。この電圧切換回路54からノードN1を経てロウデコーダ5a,5bに電圧VPPRWが供給される。上記ロウデコーダ5aには信号SGD,SGDS,CGD2,CGD4,CGD6,CGD8が供給され、上記ロウデコーダ5bには信号CGD1,CGD3,CGD5,CGD7,SGS及び電圧VPPRWが供給される。そして、メモリセルアレイ2に上記ロウデコーダ5a,5bによるデコード信号が供給されるようになっている。
FIG. 20 shows a connection example between the memory cell array and the row decoder, and a configuration example of the row decoder. A NAND cell block decode signal for each block is supplied to a NAND gate 51, and a row decoder activation signal RDECD is supplied to an
図20から分かるように、メモリセルアレイ2中の制御ゲート線CG(1)〜CG(8)や選択ゲート線SG1,SG2は、ロウデコーダ5a,5b中のトランジスタのソース・ドレインの一方に接続されている。
As can be seen from FIG. 20, the control gate lines CG (1) to CG (8) and the selection gate lines SG 1 and SG 2 in the
上記メモリセルアレイ2内からロウデコーダ5a,5b内への制御ゲート線と選択ゲート線の接続に関する構成例を図21に示す。図21(a)は制御ゲート線の構成例、図21(b)選択ゲート線の構成例である。図21(a)や図21(b)の右端のNチャネル型トランジスタQNはロウデコーダ5a,5b内のトランジスタに相当する。
FIG. 21 shows a configuration example relating to the connection of the control gate line and the selection gate line from the
制御ゲート線は、図21(a)の例では、メモリセルアレイ2からロウデコーダ5a,5b内のトランジスタQNに接続する際には、制御ゲート線より上層の配線層としては1層の配線層22しか用いていない。よって、このような構成によれば、製造工程中に制御ゲート線にコンタクトを取る回数が1回で済むため、コンタクト加工時に制御ゲート線が帯電して浮遊ゲートまわりの絶縁膜にストレスが印加される回数も1回となり、従来の2回と比べて大幅にストレスを低減できる。これによって、コンタクト加工時の浮遊ゲートまわりの絶縁膜膜質の悪化を従来よりも大幅に改善でき、メモリセルの高いデータ保持特性を実現できる。従って、データ破壊の危険性を従来よりも大幅に低減した信頼性の高いチップを実現できる。
In the example of FIG. 21A, when the control gate line is connected from the
一方、選択ゲート線は、図21(b)の例では、メモリセルアレイからロウデコーダ5a,5b内のトランジスタQNに接続する際に、制御ゲート線よりも上層の配線層として2層の配線層22,18を用いている。これは、選択ゲート線はNANDセル内の選択トランジスタのゲート電極を構成しており、ゲート電極まわりの絶縁層の膜質に対して極めて高い要求が必要とされる動作や役目(メモリセルにおけるデータ保持に相当)がないため、選択ゲート線には多少のストレスが印加されても大きな問題とはならないからである。
On the other hand, in the example of FIG. 21 (b), the selection gate line is connected to the transistor QN in the row decoders 5a and 5b from the memory cell array, and the two
また、通常選択ゲート線はブロックの選択・非選択を制御する役目があり、信頼性の高い動作の実現のためには選択ゲート線の充放電が高速に行えることが望ましい。例えば、ビット線から読み出し動作時に非選択ブロックのNANDセルを介して流れるリーク電流を低減するには、非選択ブロックの選択トランジスタを高速にオフする必要があり、このため選択ゲート線の充放電の高速化は重要となる。この高速化を実現するためには、メモリセルアレイ2からロウデコーダ5a,5b内の選択ゲート線の配線抵抗の値が低いことが望ましい。通常、異なる配線層を比較すると、上層の配線の方が抵抗率が低くなるため、選択ゲート線の配線としては、少しでも上層の配線を用いることが望ましく、従って、図21(b)の例では上層の配線層18を用いて接続した。一方、制御ゲート線に関しては、通常、充放電の高速化よりもメモリセルのデータ保持特性を向上する方が重要であるため、図21(a)においては配線層18を用いることなしに接続を行っている。
In addition, the normal selection gate line has a role of controlling selection / non-selection of the block, and it is desirable that the selection gate line can be charged and discharged at high speed in order to realize a highly reliable operation. For example, in order to reduce the leakage current flowing through the NAND cell of the non-selected block during the read operation from the bit line, it is necessary to turn off the selection transistor of the non-selected block at a high speed. Speeding up is important. In order to realize this high speed, it is desirable that the value of the wiring resistance of the selection gate line in the row decoders 5a and 5b from the
また、ロウデコーダ5a,5bのパターン作成に関しても図21のように、セルアレイ2からロウデコーダ5a,5bへの配線として、制御ゲート線と選択ゲート線とで異なる配線層を用いることにより次のような利点が得られる。すなわち、ロウデコーダ5a,5bのパターンは、NANDセルの1ブロックの幅(図18(a)の長辺方向の長さに相当)に、図20に示したロウデコーダ5a,5bの全てのトランジスタを配置せねばならない。つまり、パターン作成時には上記した1ブロック幅に多く(制御ゲート線と選択ゲート線を合わせた数)の配線を通さねばならない。図39(a),(b)に示したように、制御ゲート線と選択ゲート線の配線層が同じ構造の場合には、制御ゲート線と選択ゲート線の配線を重ねて配置できないため、配線を通すために必要な幅が広くなり、ロウデコーダ5a,5bのパターン面積が増加する、配線のデザインルールを厳しくせざるを得ない(配線ピッチを小さくせざるを得ない)、等の問題が起こる。これに対し、図21(a),(b)に示したように、配線に用いる主な配線層(図21における制御ゲート線として用いる配線層22や選択ゲート線として用いる配線層18に相当)が、制御ゲート線と選択ゲート線とで異なる場合には、制御ゲート線と選択ゲート線を重ねて配置できるため、デザインルールを厳しくすることなく、パターン面積の小さなロウデコーダ5a,5bを形成できる。
Further, regarding the pattern creation of the row decoders 5a and 5b, as shown in FIG. 21, by using different wiring layers for the control gate line and the selection gate line as wiring from the
上記し、また以下に述べる主な配線層若しくは主配線の配線層とは、選択ゲート線や制御ゲート線において、メモリセルアレイ端からロウデコーダ中へのトランジスタの接続に用いる配線層のうち、配線長が最も長い配線(第3の実施の形態の図面中で最も長く描かれている)を構成する配線層に相当し、図21に示した制御ゲート線における配線層22や、選択ゲート線における配線層18に相当する。また、1本の選択ゲート線や1本の制御ゲート線と接続するロウデコーダ中のトランジスタが複数ある場合には、メモリセルアレイ端からの配線を最初に接続するトランジスタ(通常は最もメモリセルアレイ側に配置されたトランジスタに相当)の接続部とメモリセルアレイ端の間の配線のみを考えることにし、この範囲内で配線長が最も長い配線を構成する配線層を主配線の配線層と呼ぶことにする。
The main wiring layer or the main wiring layer described above and below is the wiring length of the wiring layers used for connecting the transistors from the memory cell array end to the row decoder in the selection gate line and the control gate line. Corresponds to the wiring layer constituting the longest wiring (drawn longest in the drawing of the third embodiment), the
上記第3実施の形態では、メモリセルアレイ2からロウデコーダ5a,5bへの配線層において、制御ゲート線に用いる配線層よりも上層にある配線層を制御ゲート線に用いることにより、選択ゲート線の高速な充放電動作と、コンタクト加工時のメモリセルへの印加ストレスの低減、ロウデコーダ5a,5bのパターン面積の低減を実現する方式について説明したが、本発明は上記第3の実施の形態に限定されるものではなく種々変形可能である。
In the third embodiment, in the wiring layer from the
例えば、上記第3の実施の形態において制御ゲート線として図21(a)に示した構成の代わりに図22(a)や図22(b)に示した配線構造を用い、選択ゲート線としては図21(b)の配線構造を用いても同様な作用効果が得られる。図22(a)は、制御ゲート線を一度配線層22に接続した後、再び制御ゲート線と同じ工程で形成された配線層16に接続するものである。また、図22(b)は、制御ゲート線を一度配線層22に接続した後、配線層22と配線層16との間にある配線層23に接続するものである。この配線層23を用いる構成は、配線層16と直接接続できない配線、例えばポリシリコン配線を用いる場合などに好適なものであり、この場合には配線層16や配線層23と接続可能な配線層22を介在させて両配線層間を接続することになる。図22(a)や図22(b)に示したような配線構造を用いる場合にも、図21(a)の場合と同様に、制御ゲート線16i(i=1〜8)に対してストレスが印加されるコンタクトの加工工程が1回(配線層22と制御ゲート線16i(i=1〜8)間のコンタクト)で済む上、制御ゲート線に主として用いる配線層22や23が選択ゲート線に主に用いられる配線層18(図21(b)参照)と異なるため、図21に示した配線構造を用いたときと同様な効果が得られる。
For example, instead of the configuration shown in FIG. 21A as the control gate line in the third embodiment, the wiring structure shown in FIG. 22A or FIG. 22B is used, and as the selection gate line, Similar effects can be obtained by using the wiring structure shown in FIG. In FIG. 22A, the control gate line is once connected to the
図23(a),(b),(c)はそれぞれ、メモリセルアレイ2からロウデコーダ5a,5bへの配線構造の別の例を示しており、制御ゲート線の配線構造として図23(a),(b),(c)を、選択ゲート線の配線として図21(b)を用いた場合について次に述べる。
FIGS. 23A, 23B, and 23C show another example of the wiring structure from the
図23(a)は、制御ゲート線として主に配線層18を用い、且つ配線層16i(i=1〜8)を用いて制御ゲート線をpn接合に接続した構成である。配線層18は配線層22を介して配線層16iに接続されており、配線層16iがn+型拡散層25にコンタクトされている。上記制御ゲート線は、動作時に0V〜20V程度の電圧範囲を取るため、p型ウェル領域が0V以下の電圧であれば、通常動作時にはこのn+型拡散層25とp型ウェル領域間が順バイアスとなることはなく、動作に影響を与えない。図23(a)のNチャネル型トランジスタQNが形成されるp型ウェル電圧も通常0V以下にあるため、n+型拡散層25とトランジスタQNのソース・ドレイン領域を同じp型ウェル領域中に形成することも可能であり、この場合にはp型ウェル領域を2個設ける必要がなくなるためパターン面積を縮小できる。このように、配線層16iをpn接合に接続すると、製造工程中の配線層22と配線層16i間のコンタクト加工時や、配線層18と配線層22間のコンタクト加工時に配線層16iが帯電しようとした場合に、このpn接合が配線層16iの電荷を放電する電流パスの役目をするため、配線層16iの帯電に起因したメモリセルへの印加ストレスを低減できる。通常、配線層16iはポリシリコンを用いて形成され、この場合には配線層16iから直接n+型拡散層25にコンタクトを取った場合には、アルミニウム(Al)やタングステン(W)等の配線材を用いたコンタクトの抵抗に比べ、コンタクト抵抗が大きくなる傾向があるため、トランジスタQNのソース・ドレインを形成するn+型拡散層に対してポリシリコン配線を直接接続する方式はあまり使用しない。しかしながら、上記したような製造工程中の配線の帯電を防止するための電流パスとしては、多少コンタクト抵抗が大きくても、ある程度の電流を流すパスとして機能すれば充分であり、pn接合と配線層16iとの接続がない場合に比べると、大幅な印加ストレスの低減を実現できる。
FIG. 23A shows a configuration in which the
図23(b)では、pn接合への接続を配線層22で行う場合を示している。この場合には、図21(a)の場合と同様に、配線層22と配線層16iの接続用のコンタクト加工時に配線層16iの帯電に起因したストレスが印加される。しかしながら、配線層18と配線層22の接続用のコンタクト加工時には、既に配線層22とpn接合の接続が完了しているため、放電用の電流パスが形成されており、配線層22や16の帯電に起因した印加ストレスの大幅な低減を図ることができる。
FIG. 23B shows a case where connection to the pn junction is performed by the
従って、図23(a)や図23(b)から分かるように、従来の配線構造で説明した図38(a)と同様に、配線層18を制御ゲート線の主配線として用いる場合でも、pn接合との接続部を設けることにより、コンタクト加工時の配線層16iの帯電に起因したストレスの印加を大幅に低減できることは明らかである。
Accordingly, as can be seen from FIG. 23A and FIG. 23B, even when the
図23(c)では、図21(a)に示した配線構造に、配線層16iのpn接合への接続を追加した構成を示しており、この場合には配線層16iへのコンタクト加工時のストレス印加回数が1回と少ない上、ストレスの印加時には既に配線層16iのpn接合への接続が完了した状態にあるため、この1回分の印加ストレスが更に低減されたものとなる。従って、極めて印加ストレスを小さく抑えることができる。
FIG. 23C shows a configuration in which a connection to the pn junction of the
また、図示はしていないが、図22(a)や図22(b)の構成に配線層16iのpn接合への接続を加えた場合等、上記第3の実施の形態は種々変形可能である。
Although not shown, the third embodiment can be modified in various ways, such as when the connection to the pn junction of the
更に、上記第3の実施の形態では、選択ゲート線の構成例として、図21(b)を用いた場合の配線構造を用いて本発明の説明を行ったが、他の場合、例えば選択ゲート線の構成例として図24(a)〜(d)のものを用いた場合にも本発明は有効である。 Furthermore, in the third embodiment, the present invention has been described using the wiring structure in the case of using FIG. 21B as a configuration example of the selection gate line. In other cases, for example, the selection gate line The present invention is also effective when the line configuration examples shown in FIGS. 24A to 24D are used.
まず、制御ゲート線の配線構造として図22(a)を、選択ゲート線の配線構造として図24(a)を用いる場合を考える。メモリセルアレイ2とロウデコーダ5a,5b間の接続用に用いることができる配線層として、配線層16と配線層22の2つのみである場合に、より抵抗率が低い配線層(配線22に相当)を選択ゲート線用配線として用い、残りの配線層16を制御ゲート線用配線として用いる方式であり、制御ゲート線の充放電の高速化の実現やロウデコーダ5a,5bのパターン面積の縮小につながる。
First, consider the case where FIG. 22A is used as the wiring structure of the control gate line and FIG. 24A is used as the wiring structure of the selection gate line. When there are only two
また、図23(c)と図24(a)を用いる場合には、制御ゲート線と選択ゲート線の配線構成の違いはpn接合への接続の有無のみとなる。pn接合はパターン面積の多少の増加や接続した配線の容量の増加などの欠点があるため、極力pn接合を接続する配線数は少ない方が望ましい。図23(c)と図24(a)の配線構造を組み合わせた場合には、制御ゲート線をpn接合へ接続し、選択ゲート線はpn接合に接続しないため、pn接合の数が最小限(=制御ゲート線数)となる利点がある。この変形例は、メモリセルアレイ2からロウデコーダ5a,5bへの接続用の配線に配線層22のみしか用いることができない場合には特に有効となる方式である。
Further, in the case of using FIG. 23C and FIG. 24A, the difference in wiring configuration between the control gate line and the selection gate line is only the presence or absence of connection to the pn junction. Since the pn junction has disadvantages such as a slight increase in pattern area and an increase in the capacity of the connected wiring, it is desirable that the number of wirings connecting the pn junction is as small as possible. When the wiring structures of FIG. 23 (c) and FIG. 24 (a) are combined, the control gate line is connected to the pn junction and the selection gate line is not connected to the pn junction, so the number of pn junctions is minimized ( = Number of control gate lines). This modification is particularly effective when only the
上記第3の実施の形態では、選択ゲート線におけるコンタクト加工時の印加ストレスの低減に関しては考慮しない場合について説明してきた。しかしながら、選択ゲート線に印加されるストレスも低減する方が更に好ましく、この場合にはストレス低減の目的でpn接合との接続を行う方式も有効となる。例えば、選択ゲート線の配線構造として図24(b)を、また制御ゲート線の配線構造として図21(a)、図22(a)、図22(b)、図23(c)などを用いた場合も、ロウデコーダ5a,5bのパターン面積の縮小(制御ゲート線と選択ゲート線の主配線が異なるため)や印加ストレスの低減、選択ゲート線の充放電動作の高速化(=抵抗率の低い配線層(通常は、より上層に位置する配線層)を選択ゲート線の主配線に使用)等を実現できる。また、選択ゲート線の配線構造として図24(c)を、また制御ゲート線の配線構造として図21(a)、図22(a)、図22(b)、図23(c)などを用いた場合も、同様の効果を得ることができる。更に、選択ゲート線の配線構造として図24(d)を、また制御ゲート線の配線構造として図22(a)、図22(b)などを用いた場合にも同様の効果を得ることができる。 In the third embodiment, the case has been described in which the reduction in applied stress during contact processing in the selection gate line is not taken into consideration. However, it is more preferable to reduce the stress applied to the selection gate line. In this case, a method of connecting to the pn junction is also effective for the purpose of reducing the stress. For example, FIG. 24B is used as the wiring structure of the selection gate line, and FIGS. 21A, 22A, 22B, and 23C are used as the wiring structure of the control gate line. In this case, the pattern area of the row decoders 5a and 5b is reduced (because the main wiring of the control gate line and the selection gate line is different), the applied stress is reduced, and the charge / discharge operation of the selection gate line is accelerated (= resistivity is reduced). A low wiring layer (usually, a wiring layer located in a higher layer is used as the main wiring of the selection gate line) can be realized. Further, FIG. 24C is used as the wiring structure of the selection gate line, and FIGS. 21A, 22A, 22B, and 23C are used as the wiring structure of the control gate line. The same effect can be obtained also. Furthermore, the same effect can be obtained when FIG. 24D is used as the wiring structure of the selection gate line and FIGS. 22A and 22B are used as the wiring structure of the control gate line. .
上記第3の実施の形態では、選択ゲート線と制御ゲート線をそれぞれ接続したpn接合は、n+型拡散層−p型ウェル構成であり、配線層をn+型拡散層に接続する場合を例にとって説明したが、他の場合、例えばp+型拡散層−n型ウェル構成のpn接合のp+型拡散層に接合する場合にも本発明は有効である。この場合には、p+型拡散層−n型ウェル構成のpn接合が順バイアスとなって制御ゲート線の電圧が変動することを避けるため、通常動作時にはn型ウェル領域の電圧を接続された制御ゲート線や選択ゲート線以上の電圧とする必要がある。 In the third embodiment, the pn junction in which the selection gate line and the control gate line are respectively connected has an n + type diffusion layer-p type well configuration, and the wiring layer is connected to the n + type diffusion layer. As described above by way of example, the present invention is also effective in other cases, for example, in the case of bonding to a p + type diffusion layer having a p + type diffusion layer-n type well structure. In this case, the voltage of the n-type well region is connected during normal operation in order to avoid fluctuation of the voltage of the control gate line due to the forward bias of the pn junction of the p + -type diffusion layer-n-type well configuration. The voltage needs to be higher than the control gate line and the selection gate line.
上述した電流パスとしてのpn接合を介しての電流は、n+型拡散層−p型ウェル構成では配線層の帯電が正の場合にはpn接合の逆方向電流、配線層の帯電が負の場合にはpn接合の順方向電流に相当する。一方、p+型拡散層−n型ウェル構成では、配線層の帯電が正の場合にはpn接合の順方向電流、配線層の帯電が負の場合にはpn接合の逆方向電流に相当する。一般的に同一のpn接合においては、順方向電流は逆方向電流に比べずっと大きいため、コンタクト加工時の印加ストレス緩和の効果としては、電流パスを介した電流量がより大きいpn接合の順方向電流を利用する方がより大きい。 In the n + -type diffusion layer-p-type well configuration, the current through the pn junction as the current path described above is the reverse current of the pn junction when the wiring layer is positively charged, and the wiring layer is negatively charged. In this case, it corresponds to the forward current of the pn junction. On the other hand, in the p + -type diffusion layer-n-type well configuration, when the charge of the wiring layer is positive, it corresponds to the forward current of the pn junction, and when the charge of the wiring layer is negative, it corresponds to the reverse current of the pn junction. . In general, in the same pn junction, the forward current is much larger than the reverse current. Therefore, the effect of alleviating applied stress during contact processing is that the forward direction of the pn junction has a larger amount of current through the current path. It is bigger to use current.
従って、コンタクト加工時の帯電が正の場合には、p+型拡散層−n型ウェル構成のpn接合を用い、負の場合にはn+型拡散層−p型ウェル構成のpn接合を用いる構成が印加ストレス低減の効果が最も高くなる。さらに、帯電を防止したい配線層に対して、p+型拡散層−n型ウェル構成とn+型拡散層−p型ウェル構成の両方のpn接合を用いる場合には、帯電の正負に関係なくpn接合の順方向電流による電流パスを実現でき、印加ストレスを最大限に緩和できる。 Therefore, when the charge during contact processing is positive, a pn junction having a p + -type diffusion layer-n-type well configuration is used, and when negative, a pn junction having an n + -type diffusion layer-p-type well configuration is used. The configuration has the highest effect of reducing applied stress. Furthermore, when both pn junctions of the p + type diffusion layer-n type well configuration and the n + type diffusion layer-p type well configuration are used for the wiring layer to be prevented from being charged, regardless of whether the charge is positive or negative. A current path by the forward current of the pn junction can be realized, and applied stress can be alleviated to the maximum.
図25に、図23(b)に対して、p+型拡散層−n型ウェル構成とn+型拡散層−p型ウェル構成の両方のpn接合を設けた配線構造の例を示す。一般的に、配線層16iと直接n+型拡散層やp+型拡散層とを接続する場合には、配線層16iがp型ポリシリコンの場合はn+型拡散層25−1とのコンタクト抵抗が、配線層16iがn型ポリシリコンの場合はp+型拡散層25−2とのコンタクト抵抗が極めて大きくなることがあり、この場合にはAlやWなどの(n+型拡散層25−1、p+型拡散層25−2ともコンタクト抵抗が比較的低い)配線層を介してpn接合と配線層16iとを接続するのが望ましく、図25(a)ではこの方式を用いている。別の例としては、図25(b)のように、配線層16iがn型ポリシリコンの場合にn+型拡散層25−1と配線層16iは直接接続し、p+型拡散層25−2とは配線層22を介して接続する、等種々変更可能である。
FIG. 25 shows an example of a wiring structure in which pn junctions of both a p + type diffusion layer-n type well configuration and an n + type diffusion layer-p type well configuration are provided with respect to FIG. In general, when the
図26に更に他の変形例を示す。図26では、制御ゲート線の配線が、図26内に図示されたロウデコーダ5a,5b内のトランジスタQNに接続される以外にも使用される時に、ロウデコーダ5a,5b内にて更に上層にある配線層18と接続される配線構造であり、この時の配線層18と配線層22の間の接続を取るコンタクト加工時の印加ストレスを低減する方式を示している。図26(a)では、配線層22はトランジスタQNのソース・ドレインとしてのn+型拡散層に接続されている(n+型拡散層−p型ウェル構成のpn接合と接続されている)ため、新規に配線層22に接続するpn接合はn型ウェル領域中に設けたp+型拡散層25−1だけで充分である。図26(b)では、同様に、配線層22はトランジスタQNのp+型拡散層に接続されている(p+型拡散層−n型ウェル構成のpn接合と接続されている)ため、新規に配線層22に接続するpn接合はp型ウェル領域中に設けたn+型拡散層25−2だけで充分である。
FIG. 26 shows still another modification. In FIG. 26, when the control gate line is used in addition to being connected to the transistor QN in the row decoders 5a and 5b shown in FIG. This is a wiring structure connected to a
図27に別の変形例を示す。図27の配線構造は、図21の変更例である。図27(a)は、図21(a)のトランジスタQNの上部に配線層18を追加したものである。チップの評価時には、通常、ワード線と同電位であるノードに針を当ててワード線電位を測定する手法を用いる。一般的には、配線層の位置が上層であるほど針を当てるのが容易であり、従って、図27(a)の配線層18のノードは針当たりを容易にすることを目的として設けられている。また、図27(a)を用いる場合のコンタクト開口時のダメージに関しては、図21(a)に比べて、配線層18と配線層22との接続用のコンタクト開口時におけるダメージのみ異なるが、この場合には配線層22が既にトランジスタのpn接合に接続されているため、配線層22や制御ゲート線14i(i=1〜8)が帯電することがなく、ほとんどダメージがない。このため、図21(a)の代わりに図27(a)の配線構造を用いる場合にも、従来に比べ大幅に信頼性の高いチップを実現できる。
FIG. 27 shows another modification. The wiring structure of FIG. 27 is a modification of FIG. FIG. 27A shows a structure in which a
図27(b)は、配線層18よりも更に上層に位置する配線層が存在する場合の変形例であり、図27(a)に示した配線構造に配線層24を追加した構成となっている。配線層24は配線層18よりも更に上層に位置するため、図27(b)の配線構造を用いると、図27(a)よりも針当たりが容易になり、また配線層22と配線層24間のコンタクト開口時には、配線層22が既にトランジスタQNのpn接合に接続されているため、配線層22や制御ゲート線14i(i=1〜8)が帯電することがなく、ほとんどダメージがない。このため、図27(b)の配線構造を用いる場合にも、従来に比べ大幅に信頼性の高いチップを実現できる。
FIG. 27B is a modification in the case where there is a wiring layer located further above the
図27(c)は、図21(b)に配線層24を追加した場合の変形例であり、図27(b)の配線構造と同様に、針当たりを容易にするとともに、従来に比べ大幅に信頼性の高いチップを実現できる。
FIG. 27 (c) is a modified example in which the
以上、種々の変形例を用いて本発明の第3の実施の形態について説明を行ったが、本発明は上記第3の実施の形態に限定されるものではなく、種々変更可能である。例えば図25及び図26では、制御ゲート線の配線構造例を示したが、選択ゲート線に対して同様の配線構造を用いることもできる。 As described above, the third embodiment of the present invention has been described using various modifications. However, the present invention is not limited to the third embodiment, and various modifications can be made. For example, FIG. 25 and FIG. 26 show examples of the wiring structure of the control gate line, but a similar wiring structure can be used for the selection gate line.
また、上記第3の実施の形態中では、メモリセルアレイ端において、選択ゲート線の電圧を他の配線等と接続する場合に、配線層14にコンタクトを取る場合を例にとって本発明の説明を行ったが、メモリセルアレイ内等にて選択ゲート線部の配線層14と配線層16が接続されている場合には、上記第3の実施の形態にて配線14j(j=9,10)と接続していた部分を配線16j(j=9,10)との接続に変更することも可能であり、上記第3の実施の形態と同様の効果を得ることができる。
Further, in the third embodiment, the present invention is described by taking as an example the case where contact is made to the
また、上記第3の実施の形態では、制御ゲート線のメモリセルアレイ2からロウデコーダ5a,5bの配線構造が全て同一である場合を例にとって説明を行ったが、上記複数の変形例を組み合わせた場合も有効である。例えば、選択ゲート線は図21(b)、制御ゲート線8本のうち、3本は図23(b)、5本は図21(a)を用いる配線構造においても本発明は有効である。また、選択ゲート線は図21(b)を用い、制御ゲート線8本のうち2本が図21(a)、3本が図22(a)、3本が図23(b)のように3種類以上の変形例を組み合わせた場合においても本発明は有効となる。ロウデコーダ5a,5bのパターンを考えた場合、メモリセルアレイ2からロウデコーダ5a,5bにおける制御ゲート線と選択ゲート線の主配線の配線層が分かれていた方が各配線を重ねてパターンを作成できる。例えば、3つの配線層に分かれていれば3段に重ねて描けるため、パターン面積を小さくできる。その他パターン面積の縮小を実現するために、パターン作成時の都合により、上記変形例の複数を組み合わせて使用することは大変有効となる。
In the third embodiment, the case where the wiring structures of the control gate line from the
上記第3の実施の形態中では、配線に用いる配線層の最上層が配線層18である場合を例にとって本発明の説明を行ったが、上記以外の場合、例えば配線層18の上層に位置し、配線層18と直接接続可能な配線層を追加して使用する等の変更も可能であり、このような配線構造にも本発明は有効である。
In the third embodiment, the present invention has been described by taking the case where the uppermost layer of the wiring layer used for wiring is the
なお、上記第1ないし第3の実施の形態では1個のNANDセル中で直列接続されたメモリセルの数が8個の場合について説明したが、直列接続するメモリセルの数が8個ではなく、例えば2,4,16,32,64個などであっても同様に本発明は適用可能である。また、上記第1ないし第3の実施の形態中では、NANDセル型EEPROMを例にとって本発明の説明を行ったが、本発明はNAND型EEPROMに限られるものではなく他のデバイス、例えば第1,第3の実施の形態はNORセル型EEPROM、DINORセル型EEPROM、ANDセル型EEPROM、選択トランジスタ付NORセル型EEPROMなどにおいても適用可能であり、第2の実施の形態はDINORセル型EEPROM、ANDセル型EEPROMなどにも適用可能である。 In the first to third embodiments, the case where the number of memory cells connected in series in one NAND cell is eight has been described. However, the number of memory cells connected in series is not eight. For example, the present invention is applicable to 2, 4, 16, 32, 64, and the like. In the first to third embodiments, the present invention has been described by taking the NAND cell type EEPROM as an example. However, the present invention is not limited to the NAND type EEPROM. The third embodiment can also be applied to a NOR cell type EEPROM, a DINOR cell type EEPROM, an AND cell type EEPROM, a NOR cell type EEPROM with a select transistor, and the second embodiment is a DINOR cell type EEPROM. It can also be applied to an AND cell type EEPROM.
図28にNORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、ワード線WLj,WLj+1,WLj+2,…とビット線BL0,BL1,…,BLmとの各交差位置に、NORセルMj0〜Mj+2mが設けられ、各NORセルMj0〜Mj+2mの制御ゲートは行毎にワード線WLj,WLj+1,WLj+2,…に、ドレインは列毎にビット線BL0,BL1,…,BLmにそれぞれ接続され、ソースはソース線SLに共通接続されて構成されている。 FIG. 28 shows an equivalent circuit diagram of a memory cell array in a NOR cell type EEPROM. The memory cell array, a word line WL j, WL j + 1, WL j + 2, ... and the bit lines BL 0, BL 1, ..., at each intersection of the BL m, NOR cell M j0 ~M j + 2m is provided, each NOR the control gate of the cell M j0 ~M j + 2m word lines WL j in each row, WL j + 1, WL j + 2, ... , the drain bit line BL 0, BL 1 in each column, ..., are connected to the BL m, source Are commonly connected to the source line SL.
また、図29にDINORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。DINORセル型のメモリセルアレイでは、各メインビット線D0,D1,…,Dnに対応してDINORセルのブロックが設けられる。各DINORセルは選択ゲートトランジスタSQ0,SQ1,…,SQnとメモリセルM00〜M31nとから構成されており、上記選択ゲートトランジスタSQ0,SQ1,…,SQnのドレインは各メインビット線D0,D1,…,Dnに、ゲートは選択ゲート線STに、ソースはローカルビット線LB0,LB1,…,LBnにそれぞれ接続される。各メモリセルM00〜M31nのドレインは列毎に上記ローカルビット線LB0,LB1,…,LBnに接続され、コントロールゲートは行毎に制御ゲート線W0〜W31に接続され、ソースはソース線SLに共通接続される。
FIG. 29 shows an equivalent circuit diagram of the memory cell array in the DINOR cell type EEPROM. In the DINOR cell type memory cell array, a DINOR cell block is provided corresponding to each main bit line D 0 , D 1 ,..., D n . Each DINOR cell selection gate transistors SQ 0, SQ 1, ..., are composed of an SQ n and the
図30は、ANDセル型EEPROMにおけるメモリセルアレイの等価回路図を示している。ANDセル型のメモリセルアレイにあっては、各メインビット線D0,D1,…,Dnに対応してANDセルのブロックが設けられる。各ANDセルは第1の選択ゲートトランジスタSQ10,SQ11,…,SQ1n、メモリセルM00〜M31n及び第2の選択ゲートトランジスタSQ20,SQ21,…,SQ2nから構成されており、上記第1の選択ゲートトランジスタSQ10,SQ11,…,SQ1nのドレインは各メインビット線D0,D1,…,Dnに、ゲートは第1の選択ゲート線ST1に、ソースはローカルビット線LB0,LB1,…,LBnにそれぞれ接続される。各メモリセルM00〜M31nのドレインは列毎にローカルビット線LB0,LB1,…,LBnに接続され、コントロールゲートは行毎に制御ゲート線W0〜W31に接続され、ソースはローカルソース線LS0,LS1,…,LSnに接続される。上記第2の選択ゲートトランジスタSQ20,SQ21,…,SQ2nのドレインは各ローカルソース線LS0,LS1,…,LSnにそれぞれ接続され、ゲートは第2の選択ゲート線ST2に、ソースはメインソース線MSLに共通接続される。
FIG. 30 shows an equivalent circuit diagram of the memory cell array in the AND cell type EEPROM. In the AND cell type memory cell array, a block of AND cells is provided corresponding to each main bit line D 0 , D 1 ,..., D n . Each AND cell first select gate transistor SQ 10, SQ 11, ..., SQ 1n, the
更に、図31に選択トランジスタ付NORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、選択トランジスタSQとメモリセルトランジスタMとから成るメモリセルMCがアレイ状に配置されて構成される。各選択トランジスタSQのドレインは列毎にビット線BL0,BL1,…,BLnに接続され、ゲートは行毎に選択ゲート線STに接続され、ソースは対応するメモリセルトランジスタMのドレインに接続される。上記メモリセルトランジスタMの制御ゲートは行毎にワード線WLに接続され、ソースはソース線SLに共通接続される。 Further, FIG. 31 shows an equivalent circuit diagram of a memory cell array in a NOR cell type EEPROM with a select transistor. This memory cell array is configured by arranging memory cells MC composed of selection transistors SQ and memory cell transistors M in an array. The drain of each selection transistor SQ is connected to the bit lines BL 0 , BL 1 ,..., BL n for each column, the gate is connected to the selection gate line ST for each row, and the source is connected to the drain of the corresponding memory cell transistor M. Connected. The control gate of the memory cell transistor M is connected to the word line WL for each row, and the source is commonly connected to the source line SL.
なお、上記DINORセル型EEPROMの詳細に関しては“H.Onoda et al.,IEDM Tech. Digest,1992,pp.599−602”を、上記ANDセル型EEPROMの詳細に関しては“H.Kume et al.,IEDM Tech. Digest,1992,pp.991−993をそれぞれ参照されたい。 For details of the DINOR cell type EEPROM, refer to “H. Onoda et al., IEDM Tech. Digest, 1992, pp. 599-602”, and for details of the AND cell type EEPROM, refer to “H. Kume et al. , IEDM Tech.Digest, 1992, pp. 991-993, respectively.
DINORセルではメモリセル群の片方にしか選択ゲート線がないが、たとえ選択ゲート線がない部分でも制御ゲート線の周期性が崩れる(例えば、制御ゲート線群の選択ゲートがない側の端の制御ゲート線(図29中のワード線W31に相当)の部分)ことによる加工精度の低下に起因した問題を解決するために、選択的にワード線幅の狙い目を変更することは有効であり、この場合にも本発明の第2の実施の形態を適用可能である。 In the DINOR cell, only one of the memory cell groups has a selection gate line, but the periodicity of the control gate line is lost even in a portion without the selection gate line (for example, control of the end of the control gate line group on the side without the selection gate). In order to solve the problem caused by the reduction in processing accuracy due to the gate line (corresponding to the word line W31 in FIG. 29), it is effective to selectively change the target of the word line width, Also in this case, the second embodiment of the present invention can be applied.
また、上記第1ないし第3の実施の形態では電気的に書き替えが可能な不揮発性半導体記憶装置を例にとって本発明の説明を行ったが、他のデバイスでも使用可能であり、例えば他の不揮発性半導体記憶装置、あるいは第1,第2の実施の形態はDRAM、SRAM等のデバイスにも同様に適用可能である。 In the first to third embodiments, the present invention has been described by taking a nonvolatile semiconductor memory device that can be electrically rewritten as an example. However, the present invention can also be used in other devices. The nonvolatile semiconductor memory device, or the first and second embodiments can be similarly applied to devices such as DRAM and SRAM.
以上、第1ないし第3の実施の形態とその種々の変形例を用いて本発明の説明を行ったが、本発明はその他、要旨を逸脱しない範囲で種々変更可能である。 While the present invention has been described above using the first to third embodiments and various modifications thereof, the present invention can be variously modified without departing from the spirit of the present invention.
2…メモリセルアレイ、2−0〜2−N…ブロック、5a,5b…ロウデコーダ、11…p型シリコン基板(またはp型ウェル領域)、12…素子分離酸化膜、13…ゲート絶縁膜、14(141,142,…,148)…浮遊ゲート、15…絶縁膜、16(161,162,…,168)…制御ゲート(配線層)、17…CVD酸化膜(層間絶縁膜)、18,BL,BL1〜BLm…ビット線(配線層)、19(191,192,…,199)…n型拡散層、22,24…配線層、25…n+型拡散層、M1,M2,…,M8…メモリセル、SG1,SG2…選択ゲート線、CG(1)〜CG(8)…制御ゲート線、QN…Nチャネル型トランジスタ。
DESCRIPTION OF
Claims (12)
前記メモリセルユニット中の選択トランジスタのゲートが連続的に延設されて形成された選択ゲート線と、
前記メモリセルユニット中のメモリセルのゲートが連続的に延設されて形成された制御ゲート線と、
前記メモリセルアレイの前記選択ゲート線及び前記制御ゲート線を選択し、電位を制御するロウデコーダと、
前記制御ゲート線を構成する配線層よりも上層に位置する第1の配線層と
を備え、
1つの前記メモリセルユニットに接続される複数の前記制御ゲート線に含まれる第1の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる全ての配線層より前記第1の配線層は上層に位置し、前記第1の配線層を用いて前記選択ゲート線をメモリセルアレイ端から前記ロウデコーダ中のトランジスタへ接続するとともに、前記複数の制御ゲート線に含まれる第2の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる全ての配線層より前記第1の配線層は上層に位置し、前記第2の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続には前記第1の配線層と接続された配線を用いることを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells connected to each other are arranged in an array; and
A selection gate line formed by continuously extending a gate of the selection transistor in the memory cell unit;
A control gate line formed by continuously extending the gate of the memory cell in the memory cell unit;
A row decoder for selecting the selection gate line and the control gate line of the memory cell array and controlling a potential;
A first wiring layer located above the wiring layer constituting the control gate line,
From all the wiring layers used for connection from the memory cell array end of the first control gate line included in the plurality of control gate lines connected to one memory cell unit to the transistors in the row decoder, The wiring layer is located in an upper layer, and the first gate layer is used to connect the selection gate line from the memory cell array end to the transistor in the row decoder, and a second control included in the plurality of control gate lines. The first wiring layer is positioned above all wiring layers used for connection from the memory cell array end of the gate line to the transistors in the row decoder, and the row decoder extends from the memory cell array end of the second control gate line. the semiconductor memory device which is characterized by using a wire connected to the first wiring layer is connected to the transistor in.
前記第2の配線層はメモリセルアレイ内の制御ゲート線を構成する配線層に他の配線層を介することなく直接接続可能であり、
前記第1の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる配線層は、前記第2の配線層もしくは前記第2の配線層より下層に位置する配線層により形成されることを特徴とする請求項1に記載の半導体記憶装置。 A second wiring layer located above the wiring layer constituting the control gate line and located below the first wiring layer;
The second wiring layer can be directly connected to a wiring layer constituting a control gate line in the memory cell array without any other wiring layer,
A wiring layer used for connection from the memory cell array end of the first control gate line to the transistor in the row decoder is formed by the second wiring layer or a wiring layer located below the second wiring layer. The semiconductor memory device according to claim 1.
前記メモリセルユニット中の選択トランジスタのゲートが連続的に延設されて形成された選択ゲート線と、
前記メモリセルユニット中のメモリセルのゲートが連続的に延設されて形成された制御ゲート線と、
前記メモリセルアレイの前記選択ゲート線及び前記制御ゲート線を選択し、電位を制御するロウデコーダと、
前記制御ゲート線を構成する配線層よりも上層に位置する第1の配線層と
を備え、
1つの前記メモリセルユニットに接続される複数の前記制御ゲート線に含まれる第1の制御ゲート線のメモリセルアレイ端から前記ロウデコーダ中のトランジスタへの接続に用いる全ての配線層より前記第1の配線層は上層に位置し、前記第1の配線層を用いて前記選択ゲート線をメモリセルアレイ端から前記ロウデコーダ中のトランジスタへ接続するとともに、前記複数の前記制御ゲート線に含まれる第2の制御ゲート線をメモリセルアレイ端から前記ロウデコーダ中のトランジスタに接続する第1の配線が、前記ロウデコーダ中のトランジスタのソース・ドレイン以外のpn接合に接続されており、前記第1の配線の中には前記第1の配線層の配線が含まれていることを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells connected to each other are arranged in an array; and
A selection gate line formed by continuously extending a gate of the selection transistor in the memory cell unit;
A control gate line formed by continuously extending the gate of the memory cell in the memory cell unit;
A row decoder for selecting the selection gate line and the control gate line of the memory cell array and controlling a potential ;
A first wiring layer located above the wiring layer constituting the control gate line ,
From all the wiring layers used for connection from the memory cell array end of the first control gate line included in the plurality of control gate lines connected to one memory cell unit to the transistors in the row decoder, A wiring layer is located in an upper layer, and the first gate layer is used to connect the selection gate line from a memory cell array end to a transistor in the row decoder, and a second layer included in the plurality of control gate lines. first wiring connecting the control gate lines to the transistors in the row decoder from the memory cell array end, the is connected to the pn junction other than the source and drain of the transistor in the row decoder, in said first wiring Includes a wiring of the first wiring layer .
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