JP4597284B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置、特に半導体基板上の周辺素子への電子の流れ込みを抑制した、順バイアス電流の立ち上がり勾配(ΔI/ΔV)等の優れたダイオードに関する。
【0002】
【従来の技術】
図34に従来のダイオードの断面構造を示す。図34を参照して、従来のダイオードにおいては、p型半導体基板(以下、「p基板」と記す)504上に高濃度n型半導体埋込層(以下において「n+埋込層」と記す場合がある)503が形成されている。そのn+埋込層503の上にカソード領域であるn型半導体領域(以下において「カソードn領域」と記す場合がある)501が形成され、カソードn領域周辺にアノード領域であるp型半導体領域(以下において「アノードp領域」と記す場合がある)502がp基板504と接して配置される。なお、ダイオードは、一般に、上記のダイオードも含めて、中心部のカソードn領域の側周面を取り囲むように、側周面に接して筒状のアノードp領域が形成される。したがって、図34における左右2つのアノードp領域は1つの筒状アノードの縦断面である。
【0003】
次に、上記ダイオードの動作原理を説明する。アノードp領域502とカソードn領域501の接合部のエネルギバンド図を図35に示す。図35において、アノードp領域とカソードn領域との境界部には電位障壁Voが生じ、この結果、エネルギ差eVoが生じている。上記のエネルギバンド図は電子に対するエネルギを示す。したがって、カソードn領域で生じた電子がアノードp領域に流入するためにはエネルギ差eVoを越えなければならない。
【0004】
なお、Ecは伝導帯の底のエネルギを、Evは価電子帯の頂部のエネルギを、Efnはカソードn領域のフェルミエネルギを、またEfpはアノードp領域のフェルミエネルギを表す。
【0005】
図35に示すエネルギ状態のダイオードに外部から電圧を加えた場合のエネルギバンドは、図36または37に示すように変化する。図36は、カソードn領域501に対比して正の電圧をアノードp領域502にかけた場合(順バイアス)を示し、空乏層の電位障壁が図35に比べ印加電圧VA分だけ下がって、e(Vo-Va)となる。この結果、アノードp領域502からカソードn領域501へのホールの移動、またカソードn領域501からアノードp領域502への電子の移動が容易となり、電流がアノードp領域502からカソードn領域501へ向けて流れる。
【0006】
一方、図37はカソードn領域501に対比して負となる電圧をアノードp領域502にかけた場合(逆バイアス)を示し、空乏層の電位障壁が図35に比べて印加電圧VA分だけ高くなり、e(Vo+Va)となる。この結果、アノードp領域502からカソードn領域501へのホールの移動、またカソードn領域501からアノードp領域502への電子の移動の確率が小さくなるため電流はごくわずかしか流れない。上記半導体装置は、逆バイアス耐圧を実使用電圧よりも高くなるように改善され、クランプダイオードとして広く使用されている。すなわち、使用電圧を超える逆バイアスのサージ電圧等が突発的にカソードに印加された時にそなえて、回路保護のためのダイオードとして用いられる。
【0007】
【発明が解決しようとする課題】
上記した構造の半導体装置では、カソードn領域501に対比して正の電圧をアノードp領域502にかけた場合に、カソードn領域501からアノードp領域502へ電子が移動する。また、カソードn領域501からp基板504へも同様に電子が移動する。そのため、p基板504から半導体基板上のダイオード周辺に設けられた素子に電子が流れ込み、周辺素子が誤動作する原因となる問題点があった。
【0008】
これを解決しようとして、カソードn領域の側周面および底面のすべてをp+半導体埋込層で囲む提案がなされた(実開平2−146458号公報)。しかしながら、本来アノードとして機能させる領域を高濃度のアクセプタを分布させたp+領域とすると、用途によってはダイオードの性能につぎの問題が生じることが判明した。(a)順バイアス電圧印加時の低電圧範囲での電圧変化に対する電流の立ち上がり勾配(ΔI/ΔV)が小さい。すなわち、ダイオードにおける整流作用が電圧の正負に応じて急峻に生じない。(b)アノード領域に電子が移動しにくいために、アノード電圧によるダイオードの制御性が不足する。
【0009】
上記(a)、(b)の問題を避けて、周辺素子への電子の流入を防止する半導体装置として、次の提案がなされた。すなわち、p型半導体埋込層およびn型半導体埋込層の2種類の半導体埋込層を基板とダイオード形成層との間に設け、これら2種類の半導体埋込層の各々から上方に延びる導出領域の抵抗を調整して、n型半導体埋込層とp型半導体埋込層とを逆バイアスの関係または同電位の関係とする(特開平10−74958号公報)。
【0010】
しかしながら、上記の構造ではカソードから導出領域を横切って半導体埋込層を迂回して半導体基板に流れ込む電子は阻止できない。また、上記の構造を採用すると半導体装置が微細化しにくくなる。したがって、微細化や低電圧化が推進された最新の半導体装置における電子の半導体基板への流入阻止の構造としては不十分である。
【0011】
そこで、本発明は、ダイオードとしての各種性能(順バイアス電圧印加時の電流の立ち上がり勾配ΔI/ΔV、等)を確保したうえで、基板への電子の流れ込みをさらに抑制した、微細化が容易な半導体装置を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明の半導体装置においては、p型半導体基板の主表面に設けられたp型半導体埋込層と、p型半導体埋込層の上に設けられたn型半導体層からなるカソード領域と、カソード領域の側周面を取り囲んで側周面に接して形成されたp型半導体層からなるアノード領域とを備え、p型半導体埋込層のアクセプタ濃度は、アノード領域のアクセプタ濃度よりも高く、p型半導体埋込層は、カソード領域およびアノード領域の底面と電気的に接する。
【0013】
上記の構造により、半導体基板に直接向かう電子を高濃度のアクセプタ濃度(p+)に起因する高い電位障壁の上に位置する半導体埋込層の導電帯のために阻止することができる。一方、アノードp領域のアクセプタ濃度は半導体埋込層のそれより低いために、その導電帯の電位障壁は電子の流入を無視できるほど高くはない。このため、順バイアス電圧のときの低電圧範囲での電流の立ち上り勾配(ΔI/ΔV)を高くすることができる。すなわち、本発明の半導体装置においては、アノード領域のアクセプタ濃度を電子の流入阻止を目的とするp型半導体埋込層のアクセプタ濃度よりも低く設定する。このため、カソード領域で発生した電子のうちアノード領域に向かう電子の比率は高く、電子の多くはアノード電極に至り、回路に流れる電流に寄与する。したがって、順バイアス電流の立ち上り勾配(ΔI/ΔV)を大きくすることができる。逆バイアスのときには、もとより電子は逆バイアス電圧に比例して高くなる電位障壁のためにほとんど流れないので、上記の作用によりダイオードの整流作用の急峻性を高めることができる。
【0014】
また、上記の半導体装置において、高アクセプタ濃度のp型半導体埋込層に流入する電子は、その高い電位障壁のために微量であり、またたとえp型半導体埋込層に流入したとしてもホールと再結合して消滅する。このため、カソードを発した電子は、アノードp領域を経てアノード電極に至る電子が多数を占めるので、アノード電極に印加する電圧により整流作用等を目的としたダイオードの制御を容易に行うことが可能となる。
【0015】
上記の半導体装置では、p型半導体埋込層のアクセプタ濃度は、カソード領域から放出された電子の流入を実用上無視できるほど高いことが望ましい。
【0016】
上記により、カソードn領域からの電子の流入を確実に阻止することができ、周辺素子の誤動作を防止することが可能となる。
【0017】
また、上記の半導体装置では、アノード領域は、カソード領域の底面を覆うようにカソード領域の底面に接して延在し、アノード領域の全底面がp型半導体埋込層に接することが望ましい。
【0018】
カソードn領域とアノードp領域とはカソードn領域の側周面において接するだけでなく、カソードn領域の底面においても接するので、カソードn領域と電子の流入の容易な低いアクセプタ濃度のアノードp領域との界面が増える。このため、p型半導体埋込層がカソードの底面と接するタイプの半導体装置よりも、順バイアス電圧印加時の低電圧範囲での電流の立ち上がり勾配(ΔI/ΔV)を、一層大きくすることができる。また、カソードn領域から送り出される電子はほとんどすべてアノードp領域に流入するので、アノードp領域に印加する電圧による整流作用等を目的としたダイオードの制御性をより一層高めることが可能となる。また、上記のようにアノードp領域の中にカソードn領域を形成することによって、半導体装置の微細化をさらに推進することが可能となる。
【0019】
上記の半導体装置では、アノード領域の外側周面を取り囲み、外側周面と接して形成されたn型半導体領域と、周方向に沿ってn型半導体領域と互いに相接し、かつ同電位とされるp型半導体領域とをさらに備え、p型半導体埋込層は、少なくともカソード領域およびアノード領域のすべての底面と接する広さと配置とを有することが望ましい。
【0020】
上記の構造によれば、カソード電極よりも高い電圧をアノード電極に印加したとき、カソードn型半導体領域から直接に半導体基板に向かう電子は、高い電位障壁の上に位置するp+埋込層の導電帯に移動できず阻止される。一方、p+半導体埋込層を迂回しようとする電子はアノードp領域に入った後、寄生バイポーラ動作によりn型半導体領域に移動する。ここで、寄生バイポーラ動作とは、本来の目的とは異なる局面において生じるバイポーラ動作をいい、上記の局面では、ベースであるアノード領域に電子が入るとバイポーラ動作をしてコレクタであるn型半導体領域に電子を流すことをさす。n型半導体領域に電子が流れ込むと、結線されていなければn型半導体領域とp型半導体領域との間に電位差が生じる。しかし、同電位となるようにn型半導体領域とp型半導体領域とは結線されているので、電位差を生じないようにp型半導体領域からホールがn型半導体領域へと移動する。このため、アノードp領域からn型半導体領域に流れ込んできた電子は、p型半導体領域から放出されたホールと再結合して消滅する。
【0021】
この結果、カソードn領域から周囲に向かった電子はいずれも半導体基板に流れ込むことはなく、周囲の素子の誤動作を引き起こすことがなくなる。また、アノードp領域のアクセプタ濃度は、電位障壁を高めて電子のアノードp領域への流入を大きく妨げるほど高くないので、順バイアス電圧印加時の電流における上記の電子の寄与は小さくない。したがって、順バイアス電圧印加時の低電圧レベルでの電流の立ち上がり勾配(ΔI/ΔV)を大きくすることができる。さらに、電子はその高いアクセプタ濃度に起因する高い電位障壁上に位置するp+埋込層を避けて、アノードp領域に多数が向かうので、アノード電圧による整流作用等を目的とするダイオードの制御性が向上する。
【0022】
なお、「少なくともカソード領域およびアノード領域と接する」とは、p型半導体埋込層はさらにその外側にまで延在する場合も含まれることを意味する。
【0023】
上記の半導体装置においては、アノード領域は、カソード領域の底部を覆うように、カソード領域の底部に接して延在することが望ましい。
【0024】
カソードn領域とアノードp領域とは側周面だけでなくカソードの底面でも互いに接合面を有するので、カソード領域およびアノード領域を小型化しても、電圧-電流特性等を同じように維持することができる。しかも、上記したようにカソードから周囲に向かう電子を半導体基板に流入させることはない。
【0025】
また、カソードn領域と電子の大多数を流入させる低いアクセプタ濃度を有するアノード領域との界面が増えるので、p+埋込層がカソード底面と接するタイプの半導体装置よりも、順バイアス電圧印加時の低電圧範囲での電流の立ち上がり勾配(ΔI/ΔV)を、一層大きくすることができる。また、カソードn領域から送り出される電子はほとんどすべてアノードp領域に向かうので、アノードp領域に印加する電圧により整流作用等を目的とするダイオードの制御性をより一層高めることが可能となる。
【0026】
アノードp領域がカソードn領域の底部直下にもまわり込んだ上記の半導体装置においては、n型半導体領域は、アノード領域の底部を覆うように、アノード領域の底部に接して延在することが望ましい。
【0027】
上記の構造の採用により、電子の半導体基板への流れ込みを防止したうえで、半導体装置の小型化をさらに推進することが可能となる。また、(ΔI/ΔV)や制御性の向上も実現できる。
【0028】
さらに、n型半導体領域がアノード領域の底部と接する上記の半導体装置においては、p型半導体領域はn型半導体領域の底部を覆うように、n型半導体領域の底部に接して延在することが望ましい。
【0029】
上記の構造の半導体装置においては、アノード領域およびn型半導体領域がカソードの側周面のみならずカソードの底面をも覆うように配置される半導体装置よりもさらに小型化することが可能となる。しかも、カソード領域から周囲に向かった電子が半導体基板に流れ込むことはない。
【0030】
同電位とされたn型半導体領域とp型半導体領域とが形成される上記の半導体装置においては、p型半導体領域が、平面的に見て、n型半導体領域と重複して形成されることが望ましい。
【0031】
n型半導体領域とp型半導体領域とを平面的に見て重複させて構成することにより、半導体装置の小型化を推進することができる。さらに重複のさせ方によりn型半導体領域とp型半導体領域の界面の面積を広くとり、p型半導体領域におけるホール生成の感度を高めることが可能となる。
【0032】
さらに、同電位とされたn型半導体領域とp型半導体領域とが形成される上記の半導体装置においては、p型半導体埋込層の基板内にある側面および底面を覆うように、その側面および底面と接して基板内に形成されたn型半導体埋込層をさらに備え、そのn型半導体埋込層はn型半導体領域の底面に接するように延在することが望ましい。
【0033】
上記の構造により、わずかでもp+型半導体埋込層を通過する電子がある場合、n型半導体埋込層に電子が流入する。しかし、このn型半導体埋込層と、n型半導体領域およびp型半導体領域とは導通されているおり、同電位となる条件が課せられている。同電位であることを満たすために、p型半導体領域からn型時半導体領域およびn型半導体埋込層へとホールが送り出され、そのホールと電子とが再結合して消滅する。このため、p+埋込層を上下に通過する電子の流れはより強く阻止される。
【0034】
本発明の半導体装置の製造方法においては、p型半導体基板の主表面にp導電型不純物を注入し、熱処理を施して主表面にp型半導体埋込層を形成する工程と、p型半導体埋込層およびその周囲の半導体基板の上にn型半導体層を形成する工程と、n型半導体層において、p型半導体埋込層の中央領域に対応する第1領域にn導電型不純物を注入してカソード領域を形成する工程と、n型半導体層において、第1領域を取り囲んで隣接する、p型半導体埋込層の上に位置する第2領域に、p導電型不純物をp型半導体埋込層のp導電型不純物の濃度よりも低くなるように注入してアノード領域を形成する工程とを備える。
【0035】
上記の製造方法により、半導体基板への電子の流れ込みに起因する周辺素子の誤動作を生じない半導体装置を製造でき、しかも各種ダイオード特性において優れた装置とすることが可能である。
【0036】
上記の半導体装置の製造方法においては、n型半導体層において第2領域の外側周面を取り囲み隣接する第3領域にn導電型不純物を注入してn型半導体領域とする工程と、第3領域の周方向に沿って延在し、第3領域に重複または隣接する第4領域にp導電型不純物を注入しp型半導体領域とする工程と、第3領域と第4領域とを結線する工程と、をさらに備え、p型半導体埋込層を、少なくとも第1領域および第2領域の全底面と接するように形成することが望ましい。
【0037】
同電位の条件を課したn型半導体領域とp型半導体領域とをアノード領域の外周に設けることにより、p型半導体埋込層を迂回した電子を消滅させることができ、周辺素子の誤動作をより一層完全に防止することが可能となる。なお、「少なくとも第1領域および第2領域の全底面と接する」とは、さらにその外側のn型半導体領域やp型半導体領域の底面と接する場合も含まれることを意味する。
【0038】
上記の半導体装置の製造方法においては、p型半導体埋込層は、n型半導体埋込層が後の工程で形成されるn型半導体領域の底面と接するように形成された後に、そのn型半導体埋込層の上に形成されることが望ましい。
【0039】
上記の製造方法により、たとえp型半導体埋込層を通過する電子があっても、n型半導体埋込層で消滅させることができるので、電子の流れ込みに起因する周辺素子の誤動作を一層確実に防止することが可能となる。
【0040】
【発明の実施の形態】
次に、本発明の実施の形態を図を用いて説明する。
【0041】
(実施の形態1)
図1は実施の形態1における半導体装置の平面図であり、図2はその断面図である。
【0042】
本実施の形態の半導体装置においては、半導体基板としてp型不純物が添加されたシリコン単結晶基板(以後、「p基板」と記す)を用いた。シリコン単結晶以外に、Ge単結晶、GaAs、InSb、AlAs等の化合物半導体等を用いることができる。また、用途によっては単結晶でなく多結晶体や非晶質体を用いることも可能である。また、半導体装置のカソードの平面形状は円としたが、四角やだ円等であってもよい。ただし、四角とすると角部で電子の流れに不均一が生じるので、円またはだ円等が望ましい。
【0043】
p基板4上に、カソードn領域を発した電子の流入を阻止できるほど高いアクセプタ濃度を有するp+型半導体埋込層(p+埋込層)33があり、その上にn型エピタキシャル成長層8が形成されている。すなわち、p基板4とn型エピタキシャル成長層8の間にp+埋込層33が介在する。n型エピタキシャル成長層には、各領域にドナー不純物またはアクセプタ不純物が注入されて、カソードn領域1とアノードp領域2とが形成されている。このn型エピタキシャル成長層は、用途によってはエピタキシャル成長させたものでなく、結晶配列の連続性を有することなく単にn型半導体層が形成されたものに置き換えることが可能である。上記のアノード領域2のアクセプタ濃度はダイオードの整流作用等を円滑に行うことができほど低い濃度である。
【0044】
アノードp領域2はカソードn領域1の周囲に配置されている。本半導体装置の製造方法については、実施の形態2において詳細に説明する。
【0045】
この半導体装置に、カソードn領域1に対比して正の電圧をアノードp領域2にかけた場合、カソードn領域1からアノードp領域2およびp+埋込層33への電子の移動が生じる。この電子の移動による拡散電流Iは次の式(1)のとおりである。
【0046】
I=−qDn2/[NALn・[exp(qVF/kT)−1]・AJ] …(1)
ここでIは電子電流、qは電子の電荷量、Dは電子の拡散係数、nは真正キャリア密度、NAはアクセプタ不純物の濃度、Lnは電子の拡散長、VFは順バイアス電圧、kはボルツマン定数、Tは絶対温度、AJは冶金学的pn接合の断面積である(A.S.グローブ著 半導体デバイスの基礎 マグローヒルブック株式会社)。
【0047】
式(1)より電流Iまたは電子の移動数はNA(アクセプタ不純物の濃度)に反比例することがわかる。すなわち、電子はカソードn領域1からNAの低いアノードp領域には移動しやすいが、カソードn領域1からNAが電子の流入を実用上無視できるほど高いp+埋込層3に流入する確率は小さい。この理由は、n型半導体領域とアクセプタ濃度が高いp型半導体領域との接合界面においては、高い電位障壁を生じ、p型半導体領域の電子に対するエネルギが高くなるからである。したがって、図1および2に示す半導体装置において、カソードn領域1に対比して正の電圧をアノードp領域2にかけた場合、カソードn領域1からはアノードp領域2にのみ電子が流れ、カソードn領域1からp基板4側へ直接向かう電子の流れ込みを防止することができる。この結果、p基板4から周辺素子への電子の流れ込みを防止することができる。
【0048】
また、アノードp領域のアクセプタ濃度は、p+埋込層の上記濃度ほど高くなく、電子の流入が十分生じるほどの濃度なので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を高くできる。さらに、p+埋込層に向かう電子は少なく大多数がアノードp領域に移動するので、アノード電圧によるダイオードの制御性を向上させることが可能となる。
【0049】
(実施の形態2)
図3に実施の形態2における半導体装置の断面図を示す。図1および2に示した実施形態1と異なる点は、アノードp領域2の周囲にn型半導体領域(以下、「n領域」と記す)5が形成され、そのn領域5の周囲にn領域5と同電位のp領域6が形成されている点である。本実施の形態における半導体装置において、カソードn領域1に対比して正の電圧をアノードp領域2にかけた場合、カソードn領域1からアノードp領域2へ電子が流れ込み、p+埋込層3に電子が流入する確率は小さい。
【0050】
ここで、アノードp領域2に流れ込んだ電子は寄生バイポーラ動作によりn領域5に移動する。ここで、n領域5とp領域6とは同電位となるように配線10により導通されている。そこで、n領域5に電子が流れ込むと、n領域5とp領域6との間の電位差を解消させるためのホールがp領域6から送り出される。このため、アノードp領域からn領域5へ流れ込んできた電子はp領域6から送り出されたホールと再結合し消滅する。したがって、アノードp領域2に流れ込んだ電子は半導体基板4に流れ込むことはない。
【0051】
図3に示す半導体装置の製造方法は次の通りである。ここで示す製造方法と実施の形態21における半導体装置の製造方法とを応用すれば、本発明の実施の形態における半導体装置は原則的にすべて製造することが可能である。
【0052】
まず、図4に示すように、p基板4にボロンを50keVのエネルギで、1014個/cm2程度注入する。その後、1000℃程度でアニールを行う。
【0053】
次に、図4の構成の上にn型シリコン層を10μm程度エピタキシャル成長させ、図5に示す構造を形成する。
【0054】
次いで、図6に示すように、図5の構成の上に不純物としてのリンを100〜200keVにて1012個/cm2程度、カソードn領域1およびn領域5の部分に注入し、拡散処理する。
【0055】
その後、図7に示すように、アノードp領域およびp型半導体領域(p領域)を形成するためにボロンを約50keVにて1013個/cm2程度注入した後、拡散処理を行う。
【0056】
次に、図8に示すように、不純物としての砒素を50keVにて1015個/cm2個程度、カソードn+領域に注入し、アニールして拡散させることにより、電極部のn+領域9を形成して、図3に示す半導体装置を製造することができる。
【0057】
上記の半導体装置を用いることにより、カソードn領域1に対比して正の電圧をアノードp領域2にかけた順バイアスの場合でも、半導体基板4側への電子の流れ込みを防止することができる。このため、半導体基板4から周辺素子への電子の流れをなくすことができ、周辺素子の誤動作を防止した半導体装置を得ることが可能となる。
【0058】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【0059】
(実施の形態3)
図9に実施の形態3における半導体装置の断面図を示す。本実施の形態が実施の形態2(図3)と異なる点は、p+埋込層3の下面部にn+埋込層7を配置して、p+埋込層3と半導体基板4との間にn+埋込層を介在させている点である。また、n+埋込層7はn領域5に接しており、したがってp領域6と同電位になっている。
【0060】
この半導体装置において、カソードn領域1に対比して正の電圧をアノードp領域2にかけた場合、カソードn領域1からアノードp領域2へ電子が流入し、p+埋込層3へは電子が流入する確率は小さい。しかし、非常に微量の電子がp+埋込層3へ流入し半導体基板へ抜けようとした場合を仮定すると、まず電子はp+埋込層3からn+埋込層7へ移動する。n+埋込層7に電子が流れてくればn+埋込層7に負のバイアス電圧がかかりp領域6との間に電位差が生じる。ここで、n+埋込層7とn領域5とp領域6とは、互いに同電位である条件が課されているため、p領域6からホールが送り出され、このホールと電子とは再結合して消滅する。
【0061】
一方、アノードp領域2を経てp+埋込層3を通過しn+埋込層7へ流れ込んできた電子についてもやはり、p領域6から送り出されたホールと再結合し消滅する。このためn+埋込層7を経由してp基板4へ電子が流れることはない。また、埋込層を迂回する横方向への電子の流れが、同電位の条件を課されたn領域5とp領域6とで阻止されることは、実施の形態2で述べたとおりである。
【0062】
したがって、半導体基板4側への電子の流れ込みを防止することができるので、p基板4から周辺素子への電子の流れがなくなり、周辺素子の誤動作をなくすことが可能となる。
【0063】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【0064】
なお、図9において、p+埋込層3の底面直下に設けたn+埋込層7のドナー濃度はn領域5のそれより高くした。しかし、n+埋込層7のドナー濃度は、n領域5のそれより低くてもよく、また同じでもよい。後記する実施の形態6(図12)、実施の形態11(図17)、実施の形態14(図20)および実施の形態18(図24)の各半導体装置の埋込層についても同様なことが言える。
【0065】
(実施の形態4)
実施の形態4における半導体装置の断面図を図10に示す。本実施の形態が実施の形態2(図3)と異なる点は、n領域5とp領域6とが共に、p+埋込層13の上に形成されている点である。実施の形態1ではp領域6の表面から深い位置の部分(半導体基板4に接している部分)のアクセプタ濃度は高くない。そのため、アノードp領域2からn領域5に移動した電子は、p領域6の深い位置の部分へは移動しやすくp基板4へ電子が抜けてしまう可能性がある。しかし、実施の形態4の場合には、p領域6の深い位置の部分はp+埋込層13と接しているため、アクセプタ濃度が低いことはなく、式(1)に示すようにn領域5に移動した電子がp領域6へ移動し、半導体基板4へ抜けることはない。したがって、半導体基板4を経由した電子の流入による周辺素子の誤動作をなくすことができる。
【0066】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【0067】
(実施の形態5)
実施の形態5における半導体装置の断面図を図11に示す。本実施の形態が実施の形態2(図3)と異なる点は、n領域15内にp領域16が形成されている点である。このような構造を採用することによって、実施の形態2よりも半導体装置を小さくすることが可能であり、しかも半導体基板4を経由した電子の流入による周辺素子の誤動作をなくすことができる。
【0068】
また、順バイアス電流の立ち上り勾配(ΔI/ΔV)を高くでき、さらに、アノード電圧による制御性を向上させることができる。
【0069】
(実施の形態6)
実施の形態6における半導体装置の断面図を図12に示す。本実施の形態が実施の形態3(図9)と異なる点は、n領域15内にp領域16が重複して形成されている点である。このような構造を採用することによって半導体装置を小さくすることができ、しかも半導体基板4への電子の流れ込みを阻止することが可能となる。
【0070】
(実施の形態7)
実施の形態7における半導体装置の断面図を図13に示す。本実施の形態が実施の形態4(図10)と異なる点はn領域15内にp領域16が形成されている点である。この構造により実施の形態4より半導体装置を小さくすることが可能となり、また同時に半導体基板への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【0071】
(実施の形態8)
実施の形態8における半導体装置の断面図を図14に示す。実施の形態7が実施の形態4(図10)と異なる点は、p領域6の全領域がp+埋込層23の上に形成されていない点である。実施の形態4のようにp+埋込層13の上にn領域5およびp領域6の両方を形成できなくても、本実施の形態8のような構造にすれば実施の形態4(図10)と実質的に同じ効果を持ち、半導体基板4からの電子の流れ込みによる周辺素子の誤動作をなくすことができる。
【0072】
(実施の形態9)
実施の形態9における半導体装置の断面図を図15に示す。本実施の形態が実施の形態1(図1および2)と相違する点は、アノードp領域12の中にカソードn領域1が形成されていることである。この構造の採用により半導体装置を微細化することが可能となり、同時に半導体基板4からの電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【0073】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の底面とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【0074】
図15に示すようなカソードn領域の底面直下にアノードp領域、n領域またはp領域が回り込む構造を有する半導体装置の製造方法は、前もってカソードn領域の下部に不純物領域を形成しておく必要がある。詳細な製造方法については、実施の形態21において説明する。
(実施の形態10)
実施の形態10における半導体装置の断面図を図16に示す。本実施の形態が実施の形態2(図3)と異なる点は、アノードp領域12の中にカソードn領域1が形成されている点である。このような構成により半導体装置を微細化することが可能となり、同時に半導体基板4への電子の流れ込みを抑制し周辺素子の誤動作をなくすことが可能となる。
【0075】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の底面とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【0076】
(実施の形態11)
実施の形態11における半導体装置の断面図を図17に示す。本実施の形態が実施の形態3(図9)と異なる点は、アノードp領域12の中にカソードn領域1が形成されている点である。このような構成により半導体装置を微細化することが可能となり、同時に半導体基板への電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【0077】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の下部とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【0078】
(実施の形態12)
実施の形態12における半導体装置の断面図を図18に示す。本実施の形態が実施の形態4(図10)と異なる点は、アノードp領域12内にカソードn領域1が形成されている点である。このような構成により実施の形態4よりも半導体装置を小さくすることが可能となり、同時に半導体基板4への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【0079】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の底面とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【0080】
(実施の形態13)
実施の形態13における半導体装置の断面図を図19に示す。本実施の形態が実施の形態5(図11)と異なる点は、アノードp領域12内にカソードn領域1が形成され、さらにn領域15の中にp領域16が形成されている点である。
このような構成により実施の形態5(図11)よりもさらに半導体装置を微細化することが可能となり、しかも半導体基板4への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【0081】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の底面とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【0082】
(実施の形態14)
実施の形態14における半導体装置の断面図を図20に示す。本実施の形態が実施の形態6(図12)と異なる点は、アノードp領域12内にカソードn領域1が形成されている点である。n領域15のうちにp領域16が形成されている点は両者に共通する。このような構成により実施の形態5よりも半導体装置を微細化することが可能となり、しかも半導体基板4への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【0083】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の底面とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はないので、アノード電圧による制御性を、より一層向上させることができる。
【0084】
(実施の形態15)
実施の形態15における半導体装置の断面図を図21に示す。本実施の形態が実施の形態7(図13)と異なる点は、アノードp領域12内にカソードn領域1が形成されている点である。n領域15のうちにp領域16が形成されている点で、両者は共通する。このような構成により実施の形態7よりも半導体装置を小さくすることが可能となり、しかも半導体基板4への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【0085】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の底面とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【0086】
(実施の形態16)
実施の形態16において用いた半導体装置の断面図を図22に示す。本実施の形態が実施の形態8(図14)と異なる点は、アノードp領域12内にカソードn領域1が形成されている点である。このような構成により実施の形態8よりも半導体装置を微細化することが可能となり、同時に半導体基板4への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【0087】
また、アノードp領域のアクセプタ濃度はp+埋込層のアクセプタ濃度ほど高くなく、このアノードp領域がカソードn領域の底面とも接するので、順バイアス電流の立ち上り勾配(ΔI/ΔV)を、より一層高くできる。さらに、順バイアス時にアノードp領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【0088】
(実施の形態17)
実施の形態17における半導体装置の断面図を図23に示す。本実施の形態が実施の形態10(図16)と異なる点は、アノードp領域22がn領域25内に形成されている点である。このような構成により実施の形態10よりもさらに半導体装置を微細化することが可能となり、しかも半導体基板4への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【0089】
(実施の形態18)
実施の形態18における半導体装置の断面図を図24に示す。本実施の形態が実施の形態11(図17)と異なる点は、アノードp領域22がn領域25内に形成されている点である。このような構成により、実施の形態11よりもさらに半導体装置を小さくすることが可能となり、同時に半導体基板4への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【0090】
(実施の形態19)
実施の形態19における半導体装置の断面図を図25に示す。本実施の形態が実施の形態16(図22)と異なる点は、アノードp領域22がn領域25内に形成されている点である。このような構造により実施の形態16よりも半導体装置をさらに小さくすることが可能となり、しかも半導体基板4への電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【0091】
(実施の形態20)
実施の形態20における半導体装置の断面図を図26に示す。本実施の形態が実施の形態12(図18)と異なる点は、アノードp領域22がn領域25内に形成されている点である。この結果、実施の形態12よりも半導体装置を微細化することが可能となり、同時に半導体基板4への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【0092】
(実施の形態21)
実施の形態21における半導体装置の断面図を図27に示す。本実施の形態が実施の形態20(図26)と異なる点は、n領域35がp領域16内に形成されている点である。
【0093】
ここで、本実施の形態21における半導体装置の製造方法について説明する。
実施の形態2で説明した製造方法において、n型エピタキシャル層を形成した段階の構成(図5)までは共通する。
【0094】
次に、図28に示すように、図5に示した構造の上に、p領域を形成するためにボロンを十分な径をとって注入しp基板の境界部まで拡散させる。
【0095】
次に、n領域を形成するために、上記のp領域よりも小さい径でリンを注入しp+埋込層から一定高さだけ高い位置まで拡散させる(図29)。
【0096】
次いで、図40に示すように、アノードp領域を形成するために、図29に示したn領域の径よりも小さい径でボロンを注入し、上記のn領域の底から一定高さだけ高い位置まで拡散させる。
【0097】
次に、カソードn領域を形成するために、図30に示したアノードp領域の径よりも小さい径でリンを注入し、上記のアノードp領域の底から一定高さだけ高い位置まで拡散させる(図31)。
【0098】
この後、カソードn+領域を形成するために、砒素を注入し拡散させる(図32)。
【0099】
このような構造を採用することにより実施の形態19よりも半導体装置を微細化することが可能となり、同時に半導体基板4への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【0100】
(実施の形態22)
実施の形態22における半導体装置の断面図を図33に示す。実施の形態22が実施の形態19(図25)と異なる点は、n領域35がp領域16内に形成されている点である。このような構造により実施の形態19よりも半導体装置を微細化することが可能となり、しかも半導体基板4への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【0101】
なお、上記の全ての実施の形態において、半導体基板は、p型半導体基板を用いたが、これに限定されるものではなく、用途に応じて、n型半導体基板、または真性半導体基板を用いることができる。また、上記の半導体装置において、カソード領域はアノード領域に取り囲まれており、平面的に見て、図1に示したように円状の形状を採用した。しかし、カソード領域は円状に限定されるものではなく、用途に応じて、角状、だ円状等であってよく、したがって、アノード領域、n領域、p領域は、順次内側の領域を取り囲んで、角筒状、だ円筒状等であってよい。
【0102】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0103】
【発明の効果】
本発明の半導体装置により、カソードN領域を発した電子のP基板への流れ込みを防止することにより周辺素子の誤動作をなくし、微細化の容易な、順バイアス電流の立ち上り勾配(ΔI/ΔV)が高く、制御性の良好なダイオードを得ることが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体装置の平面図である。
【図2】 本発明の実施の形態1における半導体装置の断面図である。
【図3】 本発明の実施の形態2における半導体装置の断面図である。
【図4】 図3の半導体装置の埋込層を形成した段階の断面図である。
【図5】 N型エピタキシャル層を形成した段階の断面図である。
【図6】 カソードN領域とN領域とを形成した段階の断面図である。
【図7】 アノードP領域とP領域とを形成した段階の断面図である。
【図8】 カソード電極のN+領域を形成した段階の断面図である。
【図9】 本発明の実施の形態3における半導体装置の断面図である。
【図10】 本発明の実施の形態4における半導体装置の断面図である。
【図11】 本発明の実施の形態5における半導体装置の断面図である。
【図12】 本発明の実施の形態6における半導体装置の断面図である。
【図13】 本発明の実施の形態7における半導体装置の断面図である。
【図14】 本発明の実施の形態8における半導体装置の断面図である。
【図15】 本発明の実施の形態9における半導体装置の断面図である。
【図16】 本発明の実施の形態10における半導体装置の断面図である。
【図17】 本発明の実施の形態11における半導体装置の断面図である。
【図18】 本発明の実施の形態12における半導体装置の断面図である。
【図19】 本発明の実施の形態13における半導体装置の断面図である。
【図20】 本発明の実施の形態14における半導体装置の断面図である。
【図21】 本発明の実施の形態15における半導体装置の断面図である。
【図22】 本発明の実施の形態16における半導体装置の断面図である。
【図23】 本発明の実施の形態17における半導体装置の断面図である。
【図24】 本発明の実施の形態18における半導体装置の断面図である。
【図25】 本発明の実施の形態19における半導体装置の断面図である。
【図26】 本発明の実施の形態20における半導体装置の断面図である。
【図27】 本発明の実施の形態21における半導体装置の断面図である。
【図28】 図27の半導体装置のp領域の範囲を形成した段階の断面図である。
【図29】 p領域の中のn領域の範囲を形成した段階の断面図である。
【図30】 n領域の中のアノードp領域の範囲を形成した段階の断面図である。
【図31】 アノードp領域の中のカソードn領域を形成した段階の断面図である。
【図32】 カソードn+領域を形成した段階の断面図である。
【図33】 本発明の実施の形態22における半導体装置の断面図である。
【図34】 従来の半導体装置を示す断面図である。
【図35】 従来の半導体装置のエネルギバンド図である。
【図36】 従来の半導体装置における順方向バイアスをかけた場合のエネルギバンド図である。
【図37】 従来の半導体装置における逆方向バイアスをかけた場合のエネルギバンド図である。
【符号の説明】
1 カソードn領域、2,12,22 アノードp領域、3,13,23,33 p+埋込層、4 半導体基板、5,15,25,35 n型半導体領域、6,16 p型半導体領域、7 n+埋込層、8 n型エピタキシャル層 9 n+型半導体領域、10 配線、K カソード電極、A アノード電極。
Claims (12)
- p型半導体基板の主表面に設けられたp型半導体埋込層と、
前記p型半導体埋込層の上に設けられたn型半導体層からなるカソード領域と、
前記カソード領域の側周面を取り囲んで前記側周面に接して形成されたp型半導体層からなるアノード領域とを備え、
前記p型半導体埋込層のアクセプタ濃度は、前記アノード領域のアクセプタ濃度よりも高く、
前記p型半導体埋込層は、前記カソード領域およびアノード領域の底面と電気的に接する、半導体装置。 - 前記p型半導体埋込層のアクセプタ濃度は、カソード領域から放出された電子の流入を実用上無視できるほど高いものである、請求項1に記載の半導体装置。
- 前記アノード領域は、前記カソード領域の底面を覆うように前記カソード領域の底面に接して延在し、前記アノード領域の全底面が前記p型半導体埋込層に接している、請求項1または2に記載の半導体装置。
- 前記アノード領域の外側周面を取り囲み、前記外側周面と接するn型半導体領域と、
周方向に沿って前記n型半導体領域と互いに相接し、かつ同電位とされるp型半導体領域と、をさらに備え、
前記p型半導体埋込層は、少なくとも前記カソード領域およびアノード領域のすべての底面と接する広さと配置とを有する、請求項1または2に記載の半導体装置。 - 前記アノード領域は、前記カソード領域の底面をさらに覆うように前記カソード領域の底面に接して延在する、請求項4に記載の半導体装置。
- 前記n型半導体領域は、前記アノード領域の底面を覆うように前記アノード領域の底面に接して延在する、請求項5に記載の半導体装置。
- 前記p型半導体領域は、前記n型半導体領域の底面を覆うように前記n型半導体領域の底面に接して延在する、請求項6に記載の半導体装置。
- 前記p型半導体領域が、平面的に見て、前記n型半導体領域と重複して形成されている、請求項4〜6のいずれかに記載の半導体装置。
- 前記p型半導体埋込層の前記基板内にある側面および底面を取り囲むように、前記側面および底面と接して前記基板内に形成されたn型半導体埋込層をさらに備え、前記n型半導体埋込層は前記n型半導体領域の底面に接するように延在している、請求項4、5、6、8のいずれかに記載の半導体装置。
- p型半導体基板の主表面にp導電型不純物を注入し、熱処理を施して前記主表面にp型半導体埋込層を形成する工程と、
前記p型半導体埋込層およびその周囲の半導体基板の上にn型半導体層を形成する工程と、
前記n型半導体層において、前記p型半導体埋込層の中央領域に対応する第1領域にn導電型不純物を注入してカソード領域を形成する工程と、
前記n型半導体層において、前記第1領域を取り囲んで隣接する、前記p型半導体埋込層の上に位置する第2領域に、p導電型不純物を前記p型半導体埋込層のp導電型不純物の濃度よりも低くなるように注入してアノード領域を形成する工程と、を備える、半導体装置の製造方法。 - 前記n型半導体層において前記第2領域の外側周面を取り囲み隣接する第3領域にn導電型不純物を注入してn型半導体領域とする工程と、
前記第3領域の周方向に沿って延在し、前記第3領域に重複または隣接する第4領域にp導電型不純物を注入しp型半導体領域とする工程と、
前記第3領域と第4領域とを結線する工程と、をさらに備え、
前記p型半導体埋込層を、少なくとも前記第1領域および第2領域の全底面と接するように形成する、請求項10に記載の半導体装置の製造方法。 - 前記p型半導体埋込層は、n型半導体埋込層が後の工程で形成される前記n型半導体領域の底面と接するように形成された後に、そのn型半導体埋込層の上に形成される、請求項11に記載の半導体装置の製造方法。
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