JP4597284B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に半導体基板上の周辺素子への電子の流れ込みを抑制した、順バイアス電流の立ち上がり勾配（ΔＩ/ΔＶ）等の優れたダイオードに関する。
【０００２】
【従来の技術】
図３４に従来のダイオードの断面構造を示す。図３４を参照して、従来のダイオードにおいては、ｐ型半導体基板（以下、「ｐ基板」と記す）５０４上に高濃度ｎ型半導体埋込層（以下において「ｎ+埋込層」と記す場合がある）５０３が形成されている。そのｎ+埋込層５０３の上にカソード領域であるｎ型半導体領域（以下において「カソードｎ領域」と記す場合がある）５０１が形成され、カソードｎ領域周辺にアノード領域であるｐ型半導体領域（以下において「アノードｐ領域」と記す場合がある）５０２がｐ基板５０４と接して配置される。なお、ダイオードは、一般に、上記のダイオードも含めて、中心部のカソードｎ領域の側周面を取り囲むように、側周面に接して筒状のアノードｐ領域が形成される。したがって、図３４における左右２つのアノードｐ領域は１つの筒状アノードの縦断面である。
【０００３】
次に、上記ダイオードの動作原理を説明する。アノードｐ領域５０２とカソードｎ領域５０１の接合部のエネルギバンド図を図３５に示す。図３５において、アノードｐ領域とカソードｎ領域との境界部には電位障壁Ｖoが生じ、この結果、エネルギ差ｅＶoが生じている。上記のエネルギバンド図は電子に対するエネルギを示す。したがって、カソードｎ領域で生じた電子がアノードｐ領域に流入するためにはエネルギ差ｅＶoを越えなければならない。
【０００４】
なお、Ｅcは伝導帯の底のエネルギを、Ｅvは価電子帯の頂部のエネルギを、Ｅfnはカソードｎ領域のフェルミエネルギを、またＥfｐはアノードｐ領域のフェルミエネルギを表す。
【０００５】
図３５に示すエネルギ状態のダイオードに外部から電圧を加えた場合のエネルギバンドは、図３６または３７に示すように変化する。図３６は、カソードｎ領域５０１に対比して正の電圧をアノードｐ領域５０２にかけた場合（順バイアス）を示し、空乏層の電位障壁が図３５に比べ印加電圧ＶA分だけ下がって、ｅ(Ｖo-Ｖa)となる。この結果、アノードｐ領域５０２からカソードｎ領域５０１へのホールの移動、またカソードｎ領域５０１からアノードｐ領域５０２への電子の移動が容易となり、電流がアノードｐ領域５０２からカソードｎ領域５０１へ向けて流れる。
【０００６】
一方、図３７はカソードｎ領域５０１に対比して負となる電圧をアノードｐ領域５０２にかけた場合（逆バイアス）を示し、空乏層の電位障壁が図３５に比べて印加電圧ＶA分だけ高くなり、ｅ(Ｖo+Ｖa)となる。この結果、アノードｐ領域５０２からカソードｎ領域５０１へのホールの移動、またカソードｎ領域５０１からアノードｐ領域５０２への電子の移動の確率が小さくなるため電流はごくわずかしか流れない。上記半導体装置は、逆バイアス耐圧を実使用電圧よりも高くなるように改善され、クランプダイオードとして広く使用されている。すなわち、使用電圧を超える逆バイアスのサージ電圧等が突発的にカソードに印加された時にそなえて、回路保護のためのダイオードとして用いられる。
【０００７】
【発明が解決しようとする課題】
上記した構造の半導体装置では、カソードｎ領域５０１に対比して正の電圧をアノードｐ領域５０２にかけた場合に、カソードｎ領域５０１からアノードｐ領域５０２へ電子が移動する。また、カソードｎ領域５０１からｐ基板５０４へも同様に電子が移動する。そのため、ｐ基板５０４から半導体基板上のダイオード周辺に設けられた素子に電子が流れ込み、周辺素子が誤動作する原因となる問題点があった。
【０００８】
これを解決しようとして、カソードｎ領域の側周面および底面のすべてをｐ+半導体埋込層で囲む提案がなされた（実開平２−１４６４５８号公報）。しかしながら、本来アノードとして機能させる領域を高濃度のアクセプタを分布させたｐ+領域とすると、用途によってはダイオードの性能につぎの問題が生じることが判明した。（ａ）順バイアス電圧印加時の低電圧範囲での電圧変化に対する電流の立ち上がり勾配（ΔＩ/ΔＶ）が小さい。すなわち、ダイオードにおける整流作用が電圧の正負に応じて急峻に生じない。（ｂ）アノード領域に電子が移動しにくいために、アノード電圧によるダイオードの制御性が不足する。
【０００９】
上記（ａ）、（ｂ）の問題を避けて、周辺素子への電子の流入を防止する半導体装置として、次の提案がなされた。すなわち、ｐ型半導体埋込層およびｎ型半導体埋込層の２種類の半導体埋込層を基板とダイオード形成層との間に設け、これら２種類の半導体埋込層の各々から上方に延びる導出領域の抵抗を調整して、ｎ型半導体埋込層とｐ型半導体埋込層とを逆バイアスの関係または同電位の関係とする（特開平１０−７４９５８号公報）。
【００１０】
しかしながら、上記の構造ではカソードから導出領域を横切って半導体埋込層を迂回して半導体基板に流れ込む電子は阻止できない。また、上記の構造を採用すると半導体装置が微細化しにくくなる。したがって、微細化や低電圧化が推進された最新の半導体装置における電子の半導体基板への流入阻止の構造としては不十分である。
【００１１】
そこで、本発明は、ダイオードとしての各種性能（順バイアス電圧印加時の電流の立ち上がり勾配ΔＩ/ΔＶ、等）を確保したうえで、基板への電子の流れ込みをさらに抑制した、微細化が容易な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置においては、ｐ型半導体基板の主表面に設けられたｐ型半導体埋込層と、ｐ型半導体埋込層の上に設けられたｎ型半導体層からなるカソード領域と、カソード領域の側周面を取り囲んで側周面に接して形成されたｐ型半導体層からなるアノード領域とを備え、ｐ型半導体埋込層のアクセプタ濃度は、アノード領域のアクセプタ濃度よりも高く、ｐ型半導体埋込層は、カソード領域およびアノード領域の底面と電気的に接する。
【００１３】
上記の構造により、半導体基板に直接向かう電子を高濃度のアクセプタ濃度（ｐ+）に起因する高い電位障壁の上に位置する半導体埋込層の導電帯のために阻止することができる。一方、アノードｐ領域のアクセプタ濃度は半導体埋込層のそれより低いために、その導電帯の電位障壁は電子の流入を無視できるほど高くはない。このため、順バイアス電圧のときの低電圧範囲での電流の立ち上り勾配（ΔＩ/ΔＶ）を高くすることができる。すなわち、本発明の半導体装置においては、アノード領域のアクセプタ濃度を電子の流入阻止を目的とするｐ型半導体埋込層のアクセプタ濃度よりも低く設定する。このため、カソード領域で発生した電子のうちアノード領域に向かう電子の比率は高く、電子の多くはアノード電極に至り、回路に流れる電流に寄与する。したがって、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を大きくすることができる。逆バイアスのときには、もとより電子は逆バイアス電圧に比例して高くなる電位障壁のためにほとんど流れないので、上記の作用によりダイオードの整流作用の急峻性を高めることができる。
【００１４】
また、上記の半導体装置において、高アクセプタ濃度のｐ型半導体埋込層に流入する電子は、その高い電位障壁のために微量であり、またたとえｐ型半導体埋込層に流入したとしてもホールと再結合して消滅する。このため、カソードを発した電子は、アノードｐ領域を経てアノード電極に至る電子が多数を占めるので、アノード電極に印加する電圧により整流作用等を目的としたダイオードの制御を容易に行うことが可能となる。
【００１５】
上記の半導体装置では、ｐ型半導体埋込層のアクセプタ濃度は、カソード領域から放出された電子の流入を実用上無視できるほど高いことが望ましい。
【００１６】
上記により、カソードｎ領域からの電子の流入を確実に阻止することができ、周辺素子の誤動作を防止することが可能となる。
【００１７】
また、上記の半導体装置では、アノード領域は、カソード領域の底面を覆うようにカソード領域の底面に接して延在し、アノード領域の全底面がｐ型半導体埋込層に接することが望ましい。
【００１８】
カソードｎ領域とアノードｐ領域とはカソードｎ領域の側周面において接するだけでなく、カソードｎ領域の底面においても接するので、カソードｎ領域と電子の流入の容易な低いアクセプタ濃度のアノードｐ領域との界面が増える。このため、ｐ型半導体埋込層がカソードの底面と接するタイプの半導体装置よりも、順バイアス電圧印加時の低電圧範囲での電流の立ち上がり勾配（ΔＩ/ΔＶ）を、一層大きくすることができる。また、カソードｎ領域から送り出される電子はほとんどすべてアノードｐ領域に流入するので、アノードｐ領域に印加する電圧による整流作用等を目的としたダイオードの制御性をより一層高めることが可能となる。また、上記のようにアノードｐ領域の中にカソードｎ領域を形成することによって、半導体装置の微細化をさらに推進することが可能となる。
【００１９】
上記の半導体装置では、アノード領域の外側周面を取り囲み、外側周面と接して形成されたｎ型半導体領域と、周方向に沿ってｎ型半導体領域と互いに相接し、かつ同電位とされるｐ型半導体領域とをさらに備え、ｐ型半導体埋込層は、少なくともカソード領域およびアノード領域のすべての底面と接する広さと配置とを有することが望ましい。
【００２０】
上記の構造によれば、カソード電極よりも高い電圧をアノード電極に印加したとき、カソードｎ型半導体領域から直接に半導体基板に向かう電子は、高い電位障壁の上に位置するｐ+埋込層の導電帯に移動できず阻止される。一方、ｐ+半導体埋込層を迂回しようとする電子はアノードｐ領域に入った後、寄生バイポーラ動作によりｎ型半導体領域に移動する。ここで、寄生バイポーラ動作とは、本来の目的とは異なる局面において生じるバイポーラ動作をいい、上記の局面では、ベースであるアノード領域に電子が入るとバイポーラ動作をしてコレクタであるｎ型半導体領域に電子を流すことをさす。ｎ型半導体領域に電子が流れ込むと、結線されていなければｎ型半導体領域とｐ型半導体領域との間に電位差が生じる。しかし、同電位となるようにｎ型半導体領域とｐ型半導体領域とは結線されているので、電位差を生じないようにｐ型半導体領域からホールがｎ型半導体領域へと移動する。このため、アノードｐ領域からｎ型半導体領域に流れ込んできた電子は、ｐ型半導体領域から放出されたホールと再結合して消滅する。
【００２１】
この結果、カソードｎ領域から周囲に向かった電子はいずれも半導体基板に流れ込むことはなく、周囲の素子の誤動作を引き起こすことがなくなる。また、アノードｐ領域のアクセプタ濃度は、電位障壁を高めて電子のアノードｐ領域への流入を大きく妨げるほど高くないので、順バイアス電圧印加時の電流における上記の電子の寄与は小さくない。したがって、順バイアス電圧印加時の低電圧レベルでの電流の立ち上がり勾配（ΔＩ/ΔＶ）を大きくすることができる。さらに、電子はその高いアクセプタ濃度に起因する高い電位障壁上に位置するｐ+埋込層を避けて、アノードｐ領域に多数が向かうので、アノード電圧による整流作用等を目的とするダイオードの制御性が向上する。
【００２２】
なお、「少なくともカソード領域およびアノード領域と接する」とは、ｐ型半導体埋込層はさらにその外側にまで延在する場合も含まれることを意味する。
【００２３】
上記の半導体装置においては、アノード領域は、カソード領域の底部を覆うように、カソード領域の底部に接して延在することが望ましい。
【００２４】
カソードｎ領域とアノードｐ領域とは側周面だけでなくカソードの底面でも互いに接合面を有するので、カソード領域およびアノード領域を小型化しても、電圧-電流特性等を同じように維持することができる。しかも、上記したようにカソードから周囲に向かう電子を半導体基板に流入させることはない。
【００２５】
また、カソードｎ領域と電子の大多数を流入させる低いアクセプタ濃度を有するアノード領域との界面が増えるので、ｐ+埋込層がカソード底面と接するタイプの半導体装置よりも、順バイアス電圧印加時の低電圧範囲での電流の立ち上がり勾配（ΔＩ/ΔＶ）を、一層大きくすることができる。また、カソードｎ領域から送り出される電子はほとんどすべてアノードｐ領域に向かうので、アノードｐ領域に印加する電圧により整流作用等を目的とするダイオードの制御性をより一層高めることが可能となる。
【００２６】
アノードｐ領域がカソードｎ領域の底部直下にもまわり込んだ上記の半導体装置においては、ｎ型半導体領域は、アノード領域の底部を覆うように、アノード領域の底部に接して延在することが望ましい。
【００２７】
上記の構造の採用により、電子の半導体基板への流れ込みを防止したうえで、半導体装置の小型化をさらに推進することが可能となる。また、（ΔＩ/ΔＶ）や制御性の向上も実現できる。
【００２８】
さらに、ｎ型半導体領域がアノード領域の底部と接する上記の半導体装置においては、ｐ型半導体領域はｎ型半導体領域の底部を覆うように、ｎ型半導体領域の底部に接して延在することが望ましい。
【００２９】
上記の構造の半導体装置においては、アノード領域およびｎ型半導体領域がカソードの側周面のみならずカソードの底面をも覆うように配置される半導体装置よりもさらに小型化することが可能となる。しかも、カソード領域から周囲に向かった電子が半導体基板に流れ込むことはない。
【００３０】
同電位とされたｎ型半導体領域とｐ型半導体領域とが形成される上記の半導体装置においては、ｐ型半導体領域が、平面的に見て、ｎ型半導体領域と重複して形成されることが望ましい。
【００３１】
ｎ型半導体領域とｐ型半導体領域とを平面的に見て重複させて構成することにより、半導体装置の小型化を推進することができる。さらに重複のさせ方によりｎ型半導体領域とｐ型半導体領域の界面の面積を広くとり、ｐ型半導体領域におけるホール生成の感度を高めることが可能となる。
【００３２】
さらに、同電位とされたｎ型半導体領域とｐ型半導体領域とが形成される上記の半導体装置においては、ｐ型半導体埋込層の基板内にある側面および底面を覆うように、その側面および底面と接して基板内に形成されたｎ型半導体埋込層をさらに備え、そのｎ型半導体埋込層はｎ型半導体領域の底面に接するように延在することが望ましい。
【００３３】
上記の構造により、わずかでもｐ+型半導体埋込層を通過する電子がある場合、ｎ型半導体埋込層に電子が流入する。しかし、このｎ型半導体埋込層と、ｎ型半導体領域およびｐ型半導体領域とは導通されているおり、同電位となる条件が課せられている。同電位であることを満たすために、ｐ型半導体領域からｎ型時半導体領域およびｎ型半導体埋込層へとホールが送り出され、そのホールと電子とが再結合して消滅する。このため、ｐ+埋込層を上下に通過する電子の流れはより強く阻止される。
【００３４】
本発明の半導体装置の製造方法においては、ｐ型半導体基板の主表面にｐ導電型不純物を注入し、熱処理を施して主表面にｐ型半導体埋込層を形成する工程と、ｐ型半導体埋込層およびその周囲の半導体基板の上にｎ型半導体層を形成する工程と、ｎ型半導体層において、ｐ型半導体埋込層の中央領域に対応する第１領域にｎ導電型不純物を注入してカソード領域を形成する工程と、ｎ型半導体層において、第１領域を取り囲んで隣接する、ｐ型半導体埋込層の上に位置する第２領域に、ｐ導電型不純物をｐ型半導体埋込層のｐ導電型不純物の濃度よりも低くなるように注入してアノード領域を形成する工程とを備える。
【００３５】
上記の製造方法により、半導体基板への電子の流れ込みに起因する周辺素子の誤動作を生じない半導体装置を製造でき、しかも各種ダイオード特性において優れた装置とすることが可能である。
【００３６】
上記の半導体装置の製造方法においては、ｎ型半導体層において第２領域の外側周面を取り囲み隣接する第３領域にｎ導電型不純物を注入してｎ型半導体領域とする工程と、第３領域の周方向に沿って延在し、第３領域に重複または隣接する第４領域にｐ導電型不純物を注入しｐ型半導体領域とする工程と、第３領域と第４領域とを結線する工程と、をさらに備え、ｐ型半導体埋込層を、少なくとも第１領域および第２領域の全底面と接するように形成することが望ましい。
【００３７】
同電位の条件を課したｎ型半導体領域とｐ型半導体領域とをアノード領域の外周に設けることにより、ｐ型半導体埋込層を迂回した電子を消滅させることができ、周辺素子の誤動作をより一層完全に防止することが可能となる。なお、「少なくとも第１領域および第２領域の全底面と接する」とは、さらにその外側のｎ型半導体領域やｐ型半導体領域の底面と接する場合も含まれることを意味する。
【００３８】
上記の半導体装置の製造方法においては、ｐ型半導体埋込層は、ｎ型半導体埋込層が後の工程で形成されるｎ型半導体領域の底面と接するように形成された後に、そのｎ型半導体埋込層の上に形成されることが望ましい。
【００３９】
上記の製造方法により、たとえｐ型半導体埋込層を通過する電子があっても、ｎ型半導体埋込層で消滅させることができるので、電子の流れ込みに起因する周辺素子の誤動作を一層確実に防止することが可能となる。
【００４０】
【発明の実施の形態】
次に、本発明の実施の形態を図を用いて説明する。
【００４１】
（実施の形態１）
図１は実施の形態１における半導体装置の平面図であり、図２はその断面図である。
【００４２】
本実施の形態の半導体装置においては、半導体基板としてｐ型不純物が添加されたシリコン単結晶基板（以後、「ｐ基板」と記す）を用いた。シリコン単結晶以外に、Ｇｅ単結晶、ＧａＡｓ、ＩｎＳｂ、ＡｌＡｓ等の化合物半導体等を用いることができる。また、用途によっては単結晶でなく多結晶体や非晶質体を用いることも可能である。また、半導体装置のカソードの平面形状は円としたが、四角やだ円等であってもよい。ただし、四角とすると角部で電子の流れに不均一が生じるので、円またはだ円等が望ましい。
【００４３】
ｐ基板４上に、カソードｎ領域を発した電子の流入を阻止できるほど高いアクセプタ濃度を有するｐ+型半導体埋込層（ｐ+埋込層）３３があり、その上にｎ型エピタキシャル成長層８が形成されている。すなわち、ｐ基板４とｎ型エピタキシャル成長層８の間にｐ+埋込層３３が介在する。ｎ型エピタキシャル成長層には、各領域にドナー不純物またはアクセプタ不純物が注入されて、カソードｎ領域１とアノードｐ領域２とが形成されている。このｎ型エピタキシャル成長層は、用途によってはエピタキシャル成長させたものでなく、結晶配列の連続性を有することなく単にｎ型半導体層が形成されたものに置き換えることが可能である。上記のアノード領域２のアクセプタ濃度はダイオードの整流作用等を円滑に行うことができほど低い濃度である。
【００４４】
アノードｐ領域２はカソードｎ領域１の周囲に配置されている。本半導体装置の製造方法については、実施の形態２において詳細に説明する。
【００４５】
この半導体装置に、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からアノードｐ領域２およびｐ+埋込層３３への電子の移動が生じる。この電子の移動による拡散電流Ｉは次の式（１）のとおりである。
【００４６】
Ｉ＝−ｑＤｎ2/[ＮAＬn・[exp(ｑＶF/ｋＴ)−１]・ＡJ] …(１)
ここでＩは電子電流、ｑは電子の電荷量、Ｄは電子の拡散係数、ｎは真正キャリア密度、ＮAはアクセプタ不純物の濃度、Ｌnは電子の拡散長、ＶFは順バイアス電圧、ｋはボルツマン定数、Ｔは絶対温度、ＡJは冶金学的ｐｎ接合の断面積である（Ａ.Ｓ.グローブ著 半導体デバイスの基礎 マグローヒルブック株式会社）。
【００４７】
式（１）より電流Ｉまたは電子の移動数はＮA（アクセプタ不純物の濃度）に反比例することがわかる。すなわち、電子はカソードｎ領域１からＮAの低いアノードｐ領域には移動しやすいが、カソードｎ領域１からＮAが電子の流入を実用上無視できるほど高いｐ+埋込層３に流入する確率は小さい。この理由は、ｎ型半導体領域とアクセプタ濃度が高いｐ型半導体領域との接合界面においては、高い電位障壁を生じ、ｐ型半導体領域の電子に対するエネルギが高くなるからである。したがって、図１および２に示す半導体装置において、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からはアノードｐ領域２にのみ電子が流れ、カソードｎ領域１からｐ基板４側へ直接向かう電子の流れ込みを防止することができる。この結果、ｐ基板４から周辺素子への電子の流れ込みを防止することができる。
【００４８】
また、アノードｐ領域のアクセプタ濃度は、ｐ+埋込層の上記濃度ほど高くなく、電子の流入が十分生じるほどの濃度なので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、ｐ+埋込層に向かう電子は少なく大多数がアノードｐ領域に移動するので、アノード電圧によるダイオードの制御性を向上させることが可能となる。
【００４９】
（実施の形態２）
図３に実施の形態２における半導体装置の断面図を示す。図１および２に示した実施形態１と異なる点は、アノードｐ領域２の周囲にｎ型半導体領域（以下、「ｎ領域」と記す）５が形成され、そのｎ領域５の周囲にｎ領域５と同電位のｐ領域６が形成されている点である。本実施の形態における半導体装置において、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からアノードｐ領域２へ電子が流れ込み、ｐ+埋込層３に電子が流入する確率は小さい。
【００５０】
ここで、アノードｐ領域２に流れ込んだ電子は寄生バイポーラ動作によりｎ領域５に移動する。ここで、ｎ領域５とｐ領域６とは同電位となるように配線１０により導通されている。そこで、ｎ領域５に電子が流れ込むと、ｎ領域５とｐ領域６との間の電位差を解消させるためのホールがｐ領域６から送り出される。このため、アノードｐ領域からｎ領域５へ流れ込んできた電子はｐ領域６から送り出されたホールと再結合し消滅する。したがって、アノードｐ領域２に流れ込んだ電子は半導体基板４に流れ込むことはない。
【００５１】
図３に示す半導体装置の製造方法は次の通りである。ここで示す製造方法と実施の形態２１における半導体装置の製造方法とを応用すれば、本発明の実施の形態における半導体装置は原則的にすべて製造することが可能である。
【００５２】
まず、図４に示すように、ｐ基板４にボロンを５０ｋｅＶのエネルギで、１０14個/ｃｍ2程度注入する。その後、１０００℃程度でアニールを行う。
【００５３】
次に、図４の構成の上にｎ型シリコン層を１０μｍ程度エピタキシャル成長させ、図５に示す構造を形成する。
【００５４】
次いで、図６に示すように、図５の構成の上に不純物としてのリンを１００〜２００ｋｅＶにて１０12個/ｃｍ2程度、カソードｎ領域１およびｎ領域５の部分に注入し、拡散処理する。
【００５５】
その後、図７に示すように、アノードｐ領域およびｐ型半導体領域（ｐ領域）を形成するためにボロンを約５０ｋｅＶにて１０13個/ｃｍ2程度注入した後、拡散処理を行う。
【００５６】
次に、図８に示すように、不純物としての砒素を５０ｋｅＶにて１０15個/ｃｍ2個程度、カソードｎ+領域に注入し、アニールして拡散させることにより、電極部のｎ+領域９を形成して、図３に示す半導体装置を製造することができる。
【００５７】
上記の半導体装置を用いることにより、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた順バイアスの場合でも、半導体基板４側への電子の流れ込みを防止することができる。このため、半導体基板４から周辺素子への電子の流れをなくすことができ、周辺素子の誤動作を防止した半導体装置を得ることが可能となる。
【００５８】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【００５９】
（実施の形態３）
図９に実施の形態３における半導体装置の断面図を示す。本実施の形態が実施の形態２（図３）と異なる点は、ｐ+埋込層３の下面部にｎ+埋込層７を配置して、ｐ+埋込層３と半導体基板４との間にｎ+埋込層を介在させている点である。また、ｎ+埋込層７はｎ領域５に接しており、したがってｐ領域６と同電位になっている。
【００６０】
この半導体装置において、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からアノードｐ領域２へ電子が流入し、ｐ+埋込層３へは電子が流入する確率は小さい。しかし、非常に微量の電子がｐ+埋込層３へ流入し半導体基板へ抜けようとした場合を仮定すると、まず電子はｐ+埋込層３からｎ+埋込層７へ移動する。ｎ+埋込層７に電子が流れてくればｎ+埋込層７に負のバイアス電圧がかかりｐ領域６との間に電位差が生じる。ここで、ｎ+埋込層７とｎ領域５とｐ領域６とは、互いに同電位である条件が課されているため、ｐ領域６からホールが送り出され、このホールと電子とは再結合して消滅する。
【００６１】
一方、アノードｐ領域２を経てｐ+埋込層３を通過しｎ+埋込層７へ流れ込んできた電子についてもやはり、ｐ領域６から送り出されたホールと再結合し消滅する。このためｎ+埋込層７を経由してｐ基板４へ電子が流れることはない。また、埋込層を迂回する横方向への電子の流れが、同電位の条件を課されたｎ領域５とｐ領域６とで阻止されることは、実施の形態２で述べたとおりである。
【００６２】
したがって、半導体基板４側への電子の流れ込みを防止することができるので、ｐ基板４から周辺素子への電子の流れがなくなり、周辺素子の誤動作をなくすことが可能となる。
【００６３】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【００６４】
なお、図９において、ｐ+埋込層３の底面直下に設けたｎ+埋込層７のドナー濃度はｎ領域５のそれより高くした。しかし、ｎ+埋込層７のドナー濃度は、ｎ領域５のそれより低くてもよく、また同じでもよい。後記する実施の形態６（図１２）、実施の形態１１（図１７）、実施の形態１４（図２０）および実施の形態１８（図２４）の各半導体装置の埋込層についても同様なことが言える。
【００６５】
（実施の形態４）
実施の形態４における半導体装置の断面図を図１０に示す。本実施の形態が実施の形態２（図３）と異なる点は、ｎ領域５とｐ領域６とが共に、ｐ+埋込層１３の上に形成されている点である。実施の形態１ではｐ領域６の表面から深い位置の部分（半導体基板４に接している部分）のアクセプタ濃度は高くない。そのため、アノードｐ領域２からｎ領域５に移動した電子は、ｐ領域６の深い位置の部分へは移動しやすくｐ基板４へ電子が抜けてしまう可能性がある。しかし、実施の形態４の場合には、ｐ領域６の深い位置の部分はｐ+埋込層１３と接しているため、アクセプタ濃度が低いことはなく、式（1）に示すようにｎ領域５に移動した電子がｐ領域６へ移動し、半導体基板４へ抜けることはない。したがって、半導体基板４を経由した電子の流入による周辺素子の誤動作をなくすことができる。
【００６６】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【００６７】
（実施の形態５）
実施の形態５における半導体装置の断面図を図１１に示す。本実施の形態が実施の形態２（図３）と異なる点は、ｎ領域１５内にｐ領域１６が形成されている点である。このような構造を採用することによって、実施の形態２よりも半導体装置を小さくすることが可能であり、しかも半導体基板４を経由した電子の流入による周辺素子の誤動作をなくすことができる。
【００６８】
また、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くでき、さらに、アノード電圧による制御性を向上させることができる。
【００６９】
（実施の形態６）
実施の形態６における半導体装置の断面図を図１２に示す。本実施の形態が実施の形態３（図９）と異なる点は、ｎ領域１５内にｐ領域１６が重複して形成されている点である。このような構造を採用することによって半導体装置を小さくすることができ、しかも半導体基板４への電子の流れ込みを阻止することが可能となる。
【００７０】
（実施の形態７）
実施の形態７における半導体装置の断面図を図１３に示す。本実施の形態が実施の形態４（図１０）と異なる点はｎ領域１５内にｐ領域１６が形成されている点である。この構造により実施の形態４より半導体装置を小さくすることが可能となり、また同時に半導体基板への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００７１】
（実施の形態８）
実施の形態８における半導体装置の断面図を図１４に示す。実施の形態７が実施の形態４（図１０）と異なる点は、ｐ領域６の全領域がｐ+埋込層２３の上に形成されていない点である。実施の形態４のようにｐ+埋込層１３の上にｎ領域５およびｐ領域６の両方を形成できなくても、本実施の形態８のような構造にすれば実施の形態４（図１０）と実質的に同じ効果を持ち、半導体基板４からの電子の流れ込みによる周辺素子の誤動作をなくすことができる。
【００７２】
（実施の形態９）
実施の形態９における半導体装置の断面図を図１５に示す。本実施の形態が実施の形態１（図１および２）と相違する点は、アノードｐ領域１２の中にカソードｎ領域１が形成されていることである。この構造の採用により半導体装置を微細化することが可能となり、同時に半導体基板４からの電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【００７３】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００７４】
図１５に示すようなカソードｎ領域の底面直下にアノードｐ領域、ｎ領域またはｐ領域が回り込む構造を有する半導体装置の製造方法は、前もってカソードｎ領域の下部に不純物領域を形成しておく必要がある。詳細な製造方法については、実施の形態２１において説明する。
（実施の形態１０）
実施の形態１０における半導体装置の断面図を図１６に示す。本実施の形態が実施の形態２(図３)と異なる点は、アノードｐ領域１２の中にカソードｎ領域１が形成されている点である。このような構成により半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを抑制し周辺素子の誤動作をなくすことが可能となる。
【００７５】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００７６】
（実施の形態１１）
実施の形態１１における半導体装置の断面図を図１７に示す。本実施の形態が実施の形態３（図９）と異なる点は、アノードｐ領域１２の中にカソードｎ領域１が形成されている点である。このような構成により半導体装置を微細化することが可能となり、同時に半導体基板への電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【００７７】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の下部とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００７８】
（実施の形態１２）
実施の形態１２における半導体装置の断面図を図１８に示す。本実施の形態が実施の形態４(図１０)と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。このような構成により実施の形態４よりも半導体装置を小さくすることが可能となり、同時に半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００７９】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８０】
（実施の形態１３）
実施の形態１３における半導体装置の断面図を図１９に示す。本実施の形態が実施の形態５（図１１）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成され、さらにｎ領域１５の中にｐ領域１６が形成されている点である。
このような構成により実施の形態５（図１１）よりもさらに半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００８１】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８２】
（実施の形態１４）
実施の形態１４における半導体装置の断面図を図２０に示す。本実施の形態が実施の形態６（図１２）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。ｎ領域１５のうちにｐ領域１６が形成されている点は両者に共通する。このような構成により実施の形態５よりも半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００８３】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はないので、アノード電圧による制御性を、より一層向上させることができる。
【００８４】
（実施の形態１５）
実施の形態１５における半導体装置の断面図を図２１に示す。本実施の形態が実施の形態７（図１３）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。ｎ領域１５のうちにｐ領域１６が形成されている点で、両者は共通する。このような構成により実施の形態７よりも半導体装置を小さくすることが可能となり、しかも半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００８５】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８６】
（実施の形態１６）
実施の形態１６において用いた半導体装置の断面図を図２２に示す。本実施の形態が実施の形態８（図１４）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。このような構成により実施の形態８よりも半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００８７】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８８】
（実施の形態１７）
実施の形態１７における半導体装置の断面図を図２３に示す。本実施の形態が実施の形態１０（図１６）と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。このような構成により実施の形態１０よりもさらに半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００８９】
（実施の形態１８）
実施の形態１８における半導体装置の断面図を図２４に示す。本実施の形態が実施の形態１１（図１７）と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。このような構成により、実施の形態１１よりもさらに半導体装置を小さくすることが可能となり、同時に半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００９０】
（実施の形態１９）
実施の形態１９における半導体装置の断面図を図２５に示す。本実施の形態が実施の形態１６(図２２)と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。このような構造により実施の形態１６よりも半導体装置をさらに小さくすることが可能となり、しかも半導体基板４への電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【００９１】
（実施の形態２０）
実施の形態２０における半導体装置の断面図を図２６に示す。本実施の形態が実施の形態１２（図１８）と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。この結果、実施の形態１２よりも半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００９２】
（実施の形態２１）
実施の形態２１における半導体装置の断面図を図２７に示す。本実施の形態が実施の形態２０（図２６）と異なる点は、ｎ領域３５がｐ領域１６内に形成されている点である。
【００９３】
ここで、本実施の形態２１における半導体装置の製造方法について説明する。
実施の形態２で説明した製造方法において、ｎ型エピタキシャル層を形成した段階の構成（図５）までは共通する。
【００９４】
次に、図２８に示すように、図５に示した構造の上に、ｐ領域を形成するためにボロンを十分な径をとって注入しｐ基板の境界部まで拡散させる。
【００９５】
次に、ｎ領域を形成するために、上記のｐ領域よりも小さい径でリンを注入しｐ+埋込層から一定高さだけ高い位置まで拡散させる（図２９）。
【００９６】
次いで、図４０に示すように、アノードｐ領域を形成するために、図２９に示したｎ領域の径よりも小さい径でボロンを注入し、上記のｎ領域の底から一定高さだけ高い位置まで拡散させる。
【００９７】
次に、カソードｎ領域を形成するために、図３０に示したアノードｐ領域の径よりも小さい径でリンを注入し、上記のアノードｐ領域の底から一定高さだけ高い位置まで拡散させる（図３１）。
【００９８】
この後、カソードｎ+領域を形成するために、砒素を注入し拡散させる（図３２）。
【００９９】
このような構造を採用することにより実施の形態１９よりも半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【０１００】
（実施の形態２２）
実施の形態２２における半導体装置の断面図を図３３に示す。実施の形態２２が実施の形態１９（図２５）と異なる点は、ｎ領域３５がｐ領域１６内に形成されている点である。このような構造により実施の形態１９よりも半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【０１０１】
なお、上記の全ての実施の形態において、半導体基板は、ｐ型半導体基板を用いたが、これに限定されるものではなく、用途に応じて、ｎ型半導体基板、または真性半導体基板を用いることができる。また、上記の半導体装置において、カソード領域はアノード領域に取り囲まれており、平面的に見て、図１に示したように円状の形状を採用した。しかし、カソード領域は円状に限定されるものではなく、用途に応じて、角状、だ円状等であってよく、したがって、アノード領域、ｎ領域、ｐ領域は、順次内側の領域を取り囲んで、角筒状、だ円筒状等であってよい。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
本発明の半導体装置により、カソードＮ領域を発した電子のＰ基板への流れ込みを防止することにより周辺素子の誤動作をなくし、微細化の容易な、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）が高く、制御性の良好なダイオードを得ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の平面図である。
【図２】 本発明の実施の形態１における半導体装置の断面図である。
【図３】 本発明の実施の形態２における半導体装置の断面図である。
【図４】 図３の半導体装置の埋込層を形成した段階の断面図である。
【図５】 Ｎ型エピタキシャル層を形成した段階の断面図である。
【図６】 カソードＮ領域とＮ領域とを形成した段階の断面図である。
【図７】 アノードＰ領域とＰ領域とを形成した段階の断面図である。
【図８】 カソード電極のＮ+領域を形成した段階の断面図である。
【図９】 本発明の実施の形態３における半導体装置の断面図である。
【図１０】 本発明の実施の形態４における半導体装置の断面図である。
【図１１】 本発明の実施の形態５における半導体装置の断面図である。
【図１２】 本発明の実施の形態６における半導体装置の断面図である。
【図１３】 本発明の実施の形態７における半導体装置の断面図である。
【図１４】 本発明の実施の形態８における半導体装置の断面図である。
【図１５】 本発明の実施の形態９における半導体装置の断面図である。
【図１６】 本発明の実施の形態１０における半導体装置の断面図である。
【図１７】 本発明の実施の形態１１における半導体装置の断面図である。
【図１８】 本発明の実施の形態１２における半導体装置の断面図である。
【図１９】 本発明の実施の形態１３における半導体装置の断面図である。
【図２０】 本発明の実施の形態１４における半導体装置の断面図である。
【図２１】 本発明の実施の形態１５における半導体装置の断面図である。
【図２２】 本発明の実施の形態１６における半導体装置の断面図である。
【図２３】 本発明の実施の形態１７における半導体装置の断面図である。
【図２４】 本発明の実施の形態１８における半導体装置の断面図である。
【図２５】 本発明の実施の形態１９における半導体装置の断面図である。
【図２６】 本発明の実施の形態２０における半導体装置の断面図である。
【図２７】 本発明の実施の形態２１における半導体装置の断面図である。
【図２８】 図２７の半導体装置のｐ領域の範囲を形成した段階の断面図である。
【図２９】 ｐ領域の中のｎ領域の範囲を形成した段階の断面図である。
【図３０】 ｎ領域の中のアノードｐ領域の範囲を形成した段階の断面図である。
【図３１】 アノードｐ領域の中のカソードｎ領域を形成した段階の断面図である。
【図３２】 カソードｎ+領域を形成した段階の断面図である。
【図３３】 本発明の実施の形態２２における半導体装置の断面図である。
【図３４】 従来の半導体装置を示す断面図である。
【図３５】 従来の半導体装置のエネルギバンド図である。
【図３６】 従来の半導体装置における順方向バイアスをかけた場合のエネルギバンド図である。
【図３７】 従来の半導体装置における逆方向バイアスをかけた場合のエネルギバンド図である。
【符号の説明】
１ カソードｎ領域、２，１２，２２ アノードｐ領域、３，１３，２３，３３ ｐ+埋込層、４ 半導体基板、５，１５，２５，３５ ｎ型半導体領域、６，１６ ｐ型半導体領域、７ ｎ+埋込層、８ ｎ型エピタキシャル層 ９ ｎ+型半導体領域、１０ 配線、Ｋ カソード電極、Ａ アノード電極。
【発明の属する技術分野】
本発明は半導体装置、特に半導体基板上の周辺素子への電子の流れ込みを抑制した、順バイアス電流の立ち上がり勾配（ΔＩ/ΔＶ）等の優れたダイオードに関する。
【０００２】
【従来の技術】
図３４に従来のダイオードの断面構造を示す。図３４を参照して、従来のダイオードにおいては、ｐ型半導体基板（以下、「ｐ基板」と記す）５０４上に高濃度ｎ型半導体埋込層（以下において「ｎ+埋込層」と記す場合がある）５０３が形成されている。そのｎ+埋込層５０３の上にカソード領域であるｎ型半導体領域（以下において「カソードｎ領域」と記す場合がある）５０１が形成され、カソードｎ領域周辺にアノード領域であるｐ型半導体領域（以下において「アノードｐ領域」と記す場合がある）５０２がｐ基板５０４と接して配置される。なお、ダイオードは、一般に、上記のダイオードも含めて、中心部のカソードｎ領域の側周面を取り囲むように、側周面に接して筒状のアノードｐ領域が形成される。したがって、図３４における左右２つのアノードｐ領域は１つの筒状アノードの縦断面である。
【０００３】
次に、上記ダイオードの動作原理を説明する。アノードｐ領域５０２とカソードｎ領域５０１の接合部のエネルギバンド図を図３５に示す。図３５において、アノードｐ領域とカソードｎ領域との境界部には電位障壁Ｖoが生じ、この結果、エネルギ差ｅＶoが生じている。上記のエネルギバンド図は電子に対するエネルギを示す。したがって、カソードｎ領域で生じた電子がアノードｐ領域に流入するためにはエネルギ差ｅＶoを越えなければならない。
【０００４】
なお、Ｅcは伝導帯の底のエネルギを、Ｅvは価電子帯の頂部のエネルギを、Ｅfnはカソードｎ領域のフェルミエネルギを、またＥfｐはアノードｐ領域のフェルミエネルギを表す。
【０００５】
図３５に示すエネルギ状態のダイオードに外部から電圧を加えた場合のエネルギバンドは、図３６または３７に示すように変化する。図３６は、カソードｎ領域５０１に対比して正の電圧をアノードｐ領域５０２にかけた場合（順バイアス）を示し、空乏層の電位障壁が図３５に比べ印加電圧ＶA分だけ下がって、ｅ(Ｖo-Ｖa)となる。この結果、アノードｐ領域５０２からカソードｎ領域５０１へのホールの移動、またカソードｎ領域５０１からアノードｐ領域５０２への電子の移動が容易となり、電流がアノードｐ領域５０２からカソードｎ領域５０１へ向けて流れる。
【０００６】
一方、図３７はカソードｎ領域５０１に対比して負となる電圧をアノードｐ領域５０２にかけた場合（逆バイアス）を示し、空乏層の電位障壁が図３５に比べて印加電圧ＶA分だけ高くなり、ｅ(Ｖo+Ｖa)となる。この結果、アノードｐ領域５０２からカソードｎ領域５０１へのホールの移動、またカソードｎ領域５０１からアノードｐ領域５０２への電子の移動の確率が小さくなるため電流はごくわずかしか流れない。上記半導体装置は、逆バイアス耐圧を実使用電圧よりも高くなるように改善され、クランプダイオードとして広く使用されている。すなわち、使用電圧を超える逆バイアスのサージ電圧等が突発的にカソードに印加された時にそなえて、回路保護のためのダイオードとして用いられる。
【０００７】
【発明が解決しようとする課題】
上記した構造の半導体装置では、カソードｎ領域５０１に対比して正の電圧をアノードｐ領域５０２にかけた場合に、カソードｎ領域５０１からアノードｐ領域５０２へ電子が移動する。また、カソードｎ領域５０１からｐ基板５０４へも同様に電子が移動する。そのため、ｐ基板５０４から半導体基板上のダイオード周辺に設けられた素子に電子が流れ込み、周辺素子が誤動作する原因となる問題点があった。
【０００８】
これを解決しようとして、カソードｎ領域の側周面および底面のすべてをｐ+半導体埋込層で囲む提案がなされた（実開平２−１４６４５８号公報）。しかしながら、本来アノードとして機能させる領域を高濃度のアクセプタを分布させたｐ+領域とすると、用途によってはダイオードの性能につぎの問題が生じることが判明した。（ａ）順バイアス電圧印加時の低電圧範囲での電圧変化に対する電流の立ち上がり勾配（ΔＩ/ΔＶ）が小さい。すなわち、ダイオードにおける整流作用が電圧の正負に応じて急峻に生じない。（ｂ）アノード領域に電子が移動しにくいために、アノード電圧によるダイオードの制御性が不足する。
【０００９】
上記（ａ）、（ｂ）の問題を避けて、周辺素子への電子の流入を防止する半導体装置として、次の提案がなされた。すなわち、ｐ型半導体埋込層およびｎ型半導体埋込層の２種類の半導体埋込層を基板とダイオード形成層との間に設け、これら２種類の半導体埋込層の各々から上方に延びる導出領域の抵抗を調整して、ｎ型半導体埋込層とｐ型半導体埋込層とを逆バイアスの関係または同電位の関係とする（特開平１０−７４９５８号公報）。
【００１０】
しかしながら、上記の構造ではカソードから導出領域を横切って半導体埋込層を迂回して半導体基板に流れ込む電子は阻止できない。また、上記の構造を採用すると半導体装置が微細化しにくくなる。したがって、微細化や低電圧化が推進された最新の半導体装置における電子の半導体基板への流入阻止の構造としては不十分である。
【００１１】
そこで、本発明は、ダイオードとしての各種性能（順バイアス電圧印加時の電流の立ち上がり勾配ΔＩ/ΔＶ、等）を確保したうえで、基板への電子の流れ込みをさらに抑制した、微細化が容易な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置においては、ｐ型半導体基板の主表面に設けられたｐ型半導体埋込層と、ｐ型半導体埋込層の上に設けられたｎ型半導体層からなるカソード領域と、カソード領域の側周面を取り囲んで側周面に接して形成されたｐ型半導体層からなるアノード領域とを備え、ｐ型半導体埋込層のアクセプタ濃度は、アノード領域のアクセプタ濃度よりも高く、ｐ型半導体埋込層は、カソード領域およびアノード領域の底面と電気的に接する。
【００１３】
上記の構造により、半導体基板に直接向かう電子を高濃度のアクセプタ濃度（ｐ+）に起因する高い電位障壁の上に位置する半導体埋込層の導電帯のために阻止することができる。一方、アノードｐ領域のアクセプタ濃度は半導体埋込層のそれより低いために、その導電帯の電位障壁は電子の流入を無視できるほど高くはない。このため、順バイアス電圧のときの低電圧範囲での電流の立ち上り勾配（ΔＩ/ΔＶ）を高くすることができる。すなわち、本発明の半導体装置においては、アノード領域のアクセプタ濃度を電子の流入阻止を目的とするｐ型半導体埋込層のアクセプタ濃度よりも低く設定する。このため、カソード領域で発生した電子のうちアノード領域に向かう電子の比率は高く、電子の多くはアノード電極に至り、回路に流れる電流に寄与する。したがって、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を大きくすることができる。逆バイアスのときには、もとより電子は逆バイアス電圧に比例して高くなる電位障壁のためにほとんど流れないので、上記の作用によりダイオードの整流作用の急峻性を高めることができる。
【００１４】
また、上記の半導体装置において、高アクセプタ濃度のｐ型半導体埋込層に流入する電子は、その高い電位障壁のために微量であり、またたとえｐ型半導体埋込層に流入したとしてもホールと再結合して消滅する。このため、カソードを発した電子は、アノードｐ領域を経てアノード電極に至る電子が多数を占めるので、アノード電極に印加する電圧により整流作用等を目的としたダイオードの制御を容易に行うことが可能となる。
【００１５】
上記の半導体装置では、ｐ型半導体埋込層のアクセプタ濃度は、カソード領域から放出された電子の流入を実用上無視できるほど高いことが望ましい。
【００１６】
上記により、カソードｎ領域からの電子の流入を確実に阻止することができ、周辺素子の誤動作を防止することが可能となる。
【００１７】
また、上記の半導体装置では、アノード領域は、カソード領域の底面を覆うようにカソード領域の底面に接して延在し、アノード領域の全底面がｐ型半導体埋込層に接することが望ましい。
【００１８】
カソードｎ領域とアノードｐ領域とはカソードｎ領域の側周面において接するだけでなく、カソードｎ領域の底面においても接するので、カソードｎ領域と電子の流入の容易な低いアクセプタ濃度のアノードｐ領域との界面が増える。このため、ｐ型半導体埋込層がカソードの底面と接するタイプの半導体装置よりも、順バイアス電圧印加時の低電圧範囲での電流の立ち上がり勾配（ΔＩ/ΔＶ）を、一層大きくすることができる。また、カソードｎ領域から送り出される電子はほとんどすべてアノードｐ領域に流入するので、アノードｐ領域に印加する電圧による整流作用等を目的としたダイオードの制御性をより一層高めることが可能となる。また、上記のようにアノードｐ領域の中にカソードｎ領域を形成することによって、半導体装置の微細化をさらに推進することが可能となる。
【００１９】
上記の半導体装置では、アノード領域の外側周面を取り囲み、外側周面と接して形成されたｎ型半導体領域と、周方向に沿ってｎ型半導体領域と互いに相接し、かつ同電位とされるｐ型半導体領域とをさらに備え、ｐ型半導体埋込層は、少なくともカソード領域およびアノード領域のすべての底面と接する広さと配置とを有することが望ましい。
【００２０】
上記の構造によれば、カソード電極よりも高い電圧をアノード電極に印加したとき、カソードｎ型半導体領域から直接に半導体基板に向かう電子は、高い電位障壁の上に位置するｐ+埋込層の導電帯に移動できず阻止される。一方、ｐ+半導体埋込層を迂回しようとする電子はアノードｐ領域に入った後、寄生バイポーラ動作によりｎ型半導体領域に移動する。ここで、寄生バイポーラ動作とは、本来の目的とは異なる局面において生じるバイポーラ動作をいい、上記の局面では、ベースであるアノード領域に電子が入るとバイポーラ動作をしてコレクタであるｎ型半導体領域に電子を流すことをさす。ｎ型半導体領域に電子が流れ込むと、結線されていなければｎ型半導体領域とｐ型半導体領域との間に電位差が生じる。しかし、同電位となるようにｎ型半導体領域とｐ型半導体領域とは結線されているので、電位差を生じないようにｐ型半導体領域からホールがｎ型半導体領域へと移動する。このため、アノードｐ領域からｎ型半導体領域に流れ込んできた電子は、ｐ型半導体領域から放出されたホールと再結合して消滅する。
【００２１】
この結果、カソードｎ領域から周囲に向かった電子はいずれも半導体基板に流れ込むことはなく、周囲の素子の誤動作を引き起こすことがなくなる。また、アノードｐ領域のアクセプタ濃度は、電位障壁を高めて電子のアノードｐ領域への流入を大きく妨げるほど高くないので、順バイアス電圧印加時の電流における上記の電子の寄与は小さくない。したがって、順バイアス電圧印加時の低電圧レベルでの電流の立ち上がり勾配（ΔＩ/ΔＶ）を大きくすることができる。さらに、電子はその高いアクセプタ濃度に起因する高い電位障壁上に位置するｐ+埋込層を避けて、アノードｐ領域に多数が向かうので、アノード電圧による整流作用等を目的とするダイオードの制御性が向上する。
【００２２】
なお、「少なくともカソード領域およびアノード領域と接する」とは、ｐ型半導体埋込層はさらにその外側にまで延在する場合も含まれることを意味する。
【００２３】
上記の半導体装置においては、アノード領域は、カソード領域の底部を覆うように、カソード領域の底部に接して延在することが望ましい。
【００２４】
カソードｎ領域とアノードｐ領域とは側周面だけでなくカソードの底面でも互いに接合面を有するので、カソード領域およびアノード領域を小型化しても、電圧-電流特性等を同じように維持することができる。しかも、上記したようにカソードから周囲に向かう電子を半導体基板に流入させることはない。
【００２５】
また、カソードｎ領域と電子の大多数を流入させる低いアクセプタ濃度を有するアノード領域との界面が増えるので、ｐ+埋込層がカソード底面と接するタイプの半導体装置よりも、順バイアス電圧印加時の低電圧範囲での電流の立ち上がり勾配（ΔＩ/ΔＶ）を、一層大きくすることができる。また、カソードｎ領域から送り出される電子はほとんどすべてアノードｐ領域に向かうので、アノードｐ領域に印加する電圧により整流作用等を目的とするダイオードの制御性をより一層高めることが可能となる。
【００２６】
アノードｐ領域がカソードｎ領域の底部直下にもまわり込んだ上記の半導体装置においては、ｎ型半導体領域は、アノード領域の底部を覆うように、アノード領域の底部に接して延在することが望ましい。
【００２７】
上記の構造の採用により、電子の半導体基板への流れ込みを防止したうえで、半導体装置の小型化をさらに推進することが可能となる。また、（ΔＩ/ΔＶ）や制御性の向上も実現できる。
【００２８】
さらに、ｎ型半導体領域がアノード領域の底部と接する上記の半導体装置においては、ｐ型半導体領域はｎ型半導体領域の底部を覆うように、ｎ型半導体領域の底部に接して延在することが望ましい。
【００２９】
上記の構造の半導体装置においては、アノード領域およびｎ型半導体領域がカソードの側周面のみならずカソードの底面をも覆うように配置される半導体装置よりもさらに小型化することが可能となる。しかも、カソード領域から周囲に向かった電子が半導体基板に流れ込むことはない。
【００３０】
同電位とされたｎ型半導体領域とｐ型半導体領域とが形成される上記の半導体装置においては、ｐ型半導体領域が、平面的に見て、ｎ型半導体領域と重複して形成されることが望ましい。
【００３１】
ｎ型半導体領域とｐ型半導体領域とを平面的に見て重複させて構成することにより、半導体装置の小型化を推進することができる。さらに重複のさせ方によりｎ型半導体領域とｐ型半導体領域の界面の面積を広くとり、ｐ型半導体領域におけるホール生成の感度を高めることが可能となる。
【００３２】
さらに、同電位とされたｎ型半導体領域とｐ型半導体領域とが形成される上記の半導体装置においては、ｐ型半導体埋込層の基板内にある側面および底面を覆うように、その側面および底面と接して基板内に形成されたｎ型半導体埋込層をさらに備え、そのｎ型半導体埋込層はｎ型半導体領域の底面に接するように延在することが望ましい。
【００３３】
上記の構造により、わずかでもｐ+型半導体埋込層を通過する電子がある場合、ｎ型半導体埋込層に電子が流入する。しかし、このｎ型半導体埋込層と、ｎ型半導体領域およびｐ型半導体領域とは導通されているおり、同電位となる条件が課せられている。同電位であることを満たすために、ｐ型半導体領域からｎ型時半導体領域およびｎ型半導体埋込層へとホールが送り出され、そのホールと電子とが再結合して消滅する。このため、ｐ+埋込層を上下に通過する電子の流れはより強く阻止される。
【００３４】
本発明の半導体装置の製造方法においては、ｐ型半導体基板の主表面にｐ導電型不純物を注入し、熱処理を施して主表面にｐ型半導体埋込層を形成する工程と、ｐ型半導体埋込層およびその周囲の半導体基板の上にｎ型半導体層を形成する工程と、ｎ型半導体層において、ｐ型半導体埋込層の中央領域に対応する第１領域にｎ導電型不純物を注入してカソード領域を形成する工程と、ｎ型半導体層において、第１領域を取り囲んで隣接する、ｐ型半導体埋込層の上に位置する第２領域に、ｐ導電型不純物をｐ型半導体埋込層のｐ導電型不純物の濃度よりも低くなるように注入してアノード領域を形成する工程とを備える。
【００３５】
上記の製造方法により、半導体基板への電子の流れ込みに起因する周辺素子の誤動作を生じない半導体装置を製造でき、しかも各種ダイオード特性において優れた装置とすることが可能である。
【００３６】
上記の半導体装置の製造方法においては、ｎ型半導体層において第２領域の外側周面を取り囲み隣接する第３領域にｎ導電型不純物を注入してｎ型半導体領域とする工程と、第３領域の周方向に沿って延在し、第３領域に重複または隣接する第４領域にｐ導電型不純物を注入しｐ型半導体領域とする工程と、第３領域と第４領域とを結線する工程と、をさらに備え、ｐ型半導体埋込層を、少なくとも第１領域および第２領域の全底面と接するように形成することが望ましい。
【００３７】
同電位の条件を課したｎ型半導体領域とｐ型半導体領域とをアノード領域の外周に設けることにより、ｐ型半導体埋込層を迂回した電子を消滅させることができ、周辺素子の誤動作をより一層完全に防止することが可能となる。なお、「少なくとも第１領域および第２領域の全底面と接する」とは、さらにその外側のｎ型半導体領域やｐ型半導体領域の底面と接する場合も含まれることを意味する。
【００３８】
上記の半導体装置の製造方法においては、ｐ型半導体埋込層は、ｎ型半導体埋込層が後の工程で形成されるｎ型半導体領域の底面と接するように形成された後に、そのｎ型半導体埋込層の上に形成されることが望ましい。
【００３９】
上記の製造方法により、たとえｐ型半導体埋込層を通過する電子があっても、ｎ型半導体埋込層で消滅させることができるので、電子の流れ込みに起因する周辺素子の誤動作を一層確実に防止することが可能となる。
【００４０】
【発明の実施の形態】
次に、本発明の実施の形態を図を用いて説明する。
【００４１】
（実施の形態１）
図１は実施の形態１における半導体装置の平面図であり、図２はその断面図である。
【００４２】
本実施の形態の半導体装置においては、半導体基板としてｐ型不純物が添加されたシリコン単結晶基板（以後、「ｐ基板」と記す）を用いた。シリコン単結晶以外に、Ｇｅ単結晶、ＧａＡｓ、ＩｎＳｂ、ＡｌＡｓ等の化合物半導体等を用いることができる。また、用途によっては単結晶でなく多結晶体や非晶質体を用いることも可能である。また、半導体装置のカソードの平面形状は円としたが、四角やだ円等であってもよい。ただし、四角とすると角部で電子の流れに不均一が生じるので、円またはだ円等が望ましい。
【００４３】
ｐ基板４上に、カソードｎ領域を発した電子の流入を阻止できるほど高いアクセプタ濃度を有するｐ+型半導体埋込層（ｐ+埋込層）３３があり、その上にｎ型エピタキシャル成長層８が形成されている。すなわち、ｐ基板４とｎ型エピタキシャル成長層８の間にｐ+埋込層３３が介在する。ｎ型エピタキシャル成長層には、各領域にドナー不純物またはアクセプタ不純物が注入されて、カソードｎ領域１とアノードｐ領域２とが形成されている。このｎ型エピタキシャル成長層は、用途によってはエピタキシャル成長させたものでなく、結晶配列の連続性を有することなく単にｎ型半導体層が形成されたものに置き換えることが可能である。上記のアノード領域２のアクセプタ濃度はダイオードの整流作用等を円滑に行うことができほど低い濃度である。
【００４４】
アノードｐ領域２はカソードｎ領域１の周囲に配置されている。本半導体装置の製造方法については、実施の形態２において詳細に説明する。
【００４５】
この半導体装置に、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からアノードｐ領域２およびｐ+埋込層３３への電子の移動が生じる。この電子の移動による拡散電流Ｉは次の式（１）のとおりである。
【００４６】
Ｉ＝−ｑＤｎ2/[ＮAＬn・[exp(ｑＶF/ｋＴ)−１]・ＡJ] …(１)
ここでＩは電子電流、ｑは電子の電荷量、Ｄは電子の拡散係数、ｎは真正キャリア密度、ＮAはアクセプタ不純物の濃度、Ｌnは電子の拡散長、ＶFは順バイアス電圧、ｋはボルツマン定数、Ｔは絶対温度、ＡJは冶金学的ｐｎ接合の断面積である（Ａ.Ｓ.グローブ著 半導体デバイスの基礎 マグローヒルブック株式会社）。
【００４７】
式（１）より電流Ｉまたは電子の移動数はＮA（アクセプタ不純物の濃度）に反比例することがわかる。すなわち、電子はカソードｎ領域１からＮAの低いアノードｐ領域には移動しやすいが、カソードｎ領域１からＮAが電子の流入を実用上無視できるほど高いｐ+埋込層３に流入する確率は小さい。この理由は、ｎ型半導体領域とアクセプタ濃度が高いｐ型半導体領域との接合界面においては、高い電位障壁を生じ、ｐ型半導体領域の電子に対するエネルギが高くなるからである。したがって、図１および２に示す半導体装置において、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からはアノードｐ領域２にのみ電子が流れ、カソードｎ領域１からｐ基板４側へ直接向かう電子の流れ込みを防止することができる。この結果、ｐ基板４から周辺素子への電子の流れ込みを防止することができる。
【００４８】
また、アノードｐ領域のアクセプタ濃度は、ｐ+埋込層の上記濃度ほど高くなく、電子の流入が十分生じるほどの濃度なので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、ｐ+埋込層に向かう電子は少なく大多数がアノードｐ領域に移動するので、アノード電圧によるダイオードの制御性を向上させることが可能となる。
【００４９】
（実施の形態２）
図３に実施の形態２における半導体装置の断面図を示す。図１および２に示した実施形態１と異なる点は、アノードｐ領域２の周囲にｎ型半導体領域（以下、「ｎ領域」と記す）５が形成され、そのｎ領域５の周囲にｎ領域５と同電位のｐ領域６が形成されている点である。本実施の形態における半導体装置において、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からアノードｐ領域２へ電子が流れ込み、ｐ+埋込層３に電子が流入する確率は小さい。
【００５０】
ここで、アノードｐ領域２に流れ込んだ電子は寄生バイポーラ動作によりｎ領域５に移動する。ここで、ｎ領域５とｐ領域６とは同電位となるように配線１０により導通されている。そこで、ｎ領域５に電子が流れ込むと、ｎ領域５とｐ領域６との間の電位差を解消させるためのホールがｐ領域６から送り出される。このため、アノードｐ領域からｎ領域５へ流れ込んできた電子はｐ領域６から送り出されたホールと再結合し消滅する。したがって、アノードｐ領域２に流れ込んだ電子は半導体基板４に流れ込むことはない。
【００５１】
図３に示す半導体装置の製造方法は次の通りである。ここで示す製造方法と実施の形態２１における半導体装置の製造方法とを応用すれば、本発明の実施の形態における半導体装置は原則的にすべて製造することが可能である。
【００５２】
まず、図４に示すように、ｐ基板４にボロンを５０ｋｅＶのエネルギで、１０14個/ｃｍ2程度注入する。その後、１０００℃程度でアニールを行う。
【００５３】
次に、図４の構成の上にｎ型シリコン層を１０μｍ程度エピタキシャル成長させ、図５に示す構造を形成する。
【００５４】
次いで、図６に示すように、図５の構成の上に不純物としてのリンを１００〜２００ｋｅＶにて１０12個/ｃｍ2程度、カソードｎ領域１およびｎ領域５の部分に注入し、拡散処理する。
【００５５】
その後、図７に示すように、アノードｐ領域およびｐ型半導体領域（ｐ領域）を形成するためにボロンを約５０ｋｅＶにて１０13個/ｃｍ2程度注入した後、拡散処理を行う。
【００５６】
次に、図８に示すように、不純物としての砒素を５０ｋｅＶにて１０15個/ｃｍ2個程度、カソードｎ+領域に注入し、アニールして拡散させることにより、電極部のｎ+領域９を形成して、図３に示す半導体装置を製造することができる。
【００５７】
上記の半導体装置を用いることにより、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた順バイアスの場合でも、半導体基板４側への電子の流れ込みを防止することができる。このため、半導体基板４から周辺素子への電子の流れをなくすことができ、周辺素子の誤動作を防止した半導体装置を得ることが可能となる。
【００５８】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【００５９】
（実施の形態３）
図９に実施の形態３における半導体装置の断面図を示す。本実施の形態が実施の形態２（図３）と異なる点は、ｐ+埋込層３の下面部にｎ+埋込層７を配置して、ｐ+埋込層３と半導体基板４との間にｎ+埋込層を介在させている点である。また、ｎ+埋込層７はｎ領域５に接しており、したがってｐ領域６と同電位になっている。
【００６０】
この半導体装置において、カソードｎ領域１に対比して正の電圧をアノードｐ領域２にかけた場合、カソードｎ領域１からアノードｐ領域２へ電子が流入し、ｐ+埋込層３へは電子が流入する確率は小さい。しかし、非常に微量の電子がｐ+埋込層３へ流入し半導体基板へ抜けようとした場合を仮定すると、まず電子はｐ+埋込層３からｎ+埋込層７へ移動する。ｎ+埋込層７に電子が流れてくればｎ+埋込層７に負のバイアス電圧がかかりｐ領域６との間に電位差が生じる。ここで、ｎ+埋込層７とｎ領域５とｐ領域６とは、互いに同電位である条件が課されているため、ｐ領域６からホールが送り出され、このホールと電子とは再結合して消滅する。
【００６１】
一方、アノードｐ領域２を経てｐ+埋込層３を通過しｎ+埋込層７へ流れ込んできた電子についてもやはり、ｐ領域６から送り出されたホールと再結合し消滅する。このためｎ+埋込層７を経由してｐ基板４へ電子が流れることはない。また、埋込層を迂回する横方向への電子の流れが、同電位の条件を課されたｎ領域５とｐ領域６とで阻止されることは、実施の形態２で述べたとおりである。
【００６２】
したがって、半導体基板４側への電子の流れ込みを防止することができるので、ｐ基板４から周辺素子への電子の流れがなくなり、周辺素子の誤動作をなくすことが可能となる。
【００６３】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【００６４】
なお、図９において、ｐ+埋込層３の底面直下に設けたｎ+埋込層７のドナー濃度はｎ領域５のそれより高くした。しかし、ｎ+埋込層７のドナー濃度は、ｎ領域５のそれより低くてもよく、また同じでもよい。後記する実施の形態６（図１２）、実施の形態１１（図１７）、実施の形態１４（図２０）および実施の形態１８（図２４）の各半導体装置の埋込層についても同様なことが言える。
【００６５】
（実施の形態４）
実施の形態４における半導体装置の断面図を図１０に示す。本実施の形態が実施の形態２（図３）と異なる点は、ｎ領域５とｐ領域６とが共に、ｐ+埋込層１３の上に形成されている点である。実施の形態１ではｐ領域６の表面から深い位置の部分（半導体基板４に接している部分）のアクセプタ濃度は高くない。そのため、アノードｐ領域２からｎ領域５に移動した電子は、ｐ領域６の深い位置の部分へは移動しやすくｐ基板４へ電子が抜けてしまう可能性がある。しかし、実施の形態４の場合には、ｐ領域６の深い位置の部分はｐ+埋込層１３と接しているため、アクセプタ濃度が低いことはなく、式（1）に示すようにｎ領域５に移動した電子がｐ領域６へ移動し、半導体基板４へ抜けることはない。したがって、半導体基板４を経由した電子の流入による周辺素子の誤動作をなくすことができる。
【００６６】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くないので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を向上させることができる。
【００６７】
（実施の形態５）
実施の形態５における半導体装置の断面図を図１１に示す。本実施の形態が実施の形態２（図３）と異なる点は、ｎ領域１５内にｐ領域１６が形成されている点である。このような構造を採用することによって、実施の形態２よりも半導体装置を小さくすることが可能であり、しかも半導体基板４を経由した電子の流入による周辺素子の誤動作をなくすことができる。
【００６８】
また、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くでき、さらに、アノード電圧による制御性を向上させることができる。
【００６９】
（実施の形態６）
実施の形態６における半導体装置の断面図を図１２に示す。本実施の形態が実施の形態３（図９）と異なる点は、ｎ領域１５内にｐ領域１６が重複して形成されている点である。このような構造を採用することによって半導体装置を小さくすることができ、しかも半導体基板４への電子の流れ込みを阻止することが可能となる。
【００７０】
（実施の形態７）
実施の形態７における半導体装置の断面図を図１３に示す。本実施の形態が実施の形態４（図１０）と異なる点はｎ領域１５内にｐ領域１６が形成されている点である。この構造により実施の形態４より半導体装置を小さくすることが可能となり、また同時に半導体基板への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００７１】
（実施の形態８）
実施の形態８における半導体装置の断面図を図１４に示す。実施の形態７が実施の形態４（図１０）と異なる点は、ｐ領域６の全領域がｐ+埋込層２３の上に形成されていない点である。実施の形態４のようにｐ+埋込層１３の上にｎ領域５およびｐ領域６の両方を形成できなくても、本実施の形態８のような構造にすれば実施の形態４（図１０）と実質的に同じ効果を持ち、半導体基板４からの電子の流れ込みによる周辺素子の誤動作をなくすことができる。
【００７２】
（実施の形態９）
実施の形態９における半導体装置の断面図を図１５に示す。本実施の形態が実施の形態１（図１および２）と相違する点は、アノードｐ領域１２の中にカソードｎ領域１が形成されていることである。この構造の採用により半導体装置を微細化することが可能となり、同時に半導体基板４からの電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【００７３】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００７４】
図１５に示すようなカソードｎ領域の底面直下にアノードｐ領域、ｎ領域またはｐ領域が回り込む構造を有する半導体装置の製造方法は、前もってカソードｎ領域の下部に不純物領域を形成しておく必要がある。詳細な製造方法については、実施の形態２１において説明する。
（実施の形態１０）
実施の形態１０における半導体装置の断面図を図１６に示す。本実施の形態が実施の形態２(図３)と異なる点は、アノードｐ領域１２の中にカソードｎ領域１が形成されている点である。このような構成により半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを抑制し周辺素子の誤動作をなくすことが可能となる。
【００７５】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００７６】
（実施の形態１１）
実施の形態１１における半導体装置の断面図を図１７に示す。本実施の形態が実施の形態３（図９）と異なる点は、アノードｐ領域１２の中にカソードｎ領域１が形成されている点である。このような構成により半導体装置を微細化することが可能となり、同時に半導体基板への電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【００７７】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の下部とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００７８】
（実施の形態１２）
実施の形態１２における半導体装置の断面図を図１８に示す。本実施の形態が実施の形態４(図１０)と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。このような構成により実施の形態４よりも半導体装置を小さくすることが可能となり、同時に半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００７９】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８０】
（実施の形態１３）
実施の形態１３における半導体装置の断面図を図１９に示す。本実施の形態が実施の形態５（図１１）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成され、さらにｎ領域１５の中にｐ領域１６が形成されている点である。
このような構成により実施の形態５（図１１）よりもさらに半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００８１】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８２】
（実施の形態１４）
実施の形態１４における半導体装置の断面図を図２０に示す。本実施の形態が実施の形態６（図１２）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。ｎ領域１５のうちにｐ領域１６が形成されている点は両者に共通する。このような構成により実施の形態５よりも半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【００８３】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はないので、アノード電圧による制御性を、より一層向上させることができる。
【００８４】
（実施の形態１５）
実施の形態１５における半導体装置の断面図を図２１に示す。本実施の形態が実施の形態７（図１３）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。ｎ領域１５のうちにｐ領域１６が形成されている点で、両者は共通する。このような構成により実施の形態７よりも半導体装置を小さくすることが可能となり、しかも半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００８５】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８６】
（実施の形態１６）
実施の形態１６において用いた半導体装置の断面図を図２２に示す。本実施の形態が実施の形態８（図１４）と異なる点は、アノードｐ領域１２内にカソードｎ領域１が形成されている点である。このような構成により実施の形態８よりも半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００８７】
また、アノードｐ領域のアクセプタ濃度はｐ+埋込層のアクセプタ濃度ほど高くなく、このアノードｐ領域がカソードｎ領域の底面とも接するので、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層高くできる。さらに、順バイアス時にアノードｐ領域以外の領域に向かう電子はほとんどないので、アノード電圧による制御性を、より一層向上させることができる。
【００８８】
（実施の形態１７）
実施の形態１７における半導体装置の断面図を図２３に示す。本実施の形態が実施の形態１０（図１６）と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。このような構成により実施の形態１０よりもさらに半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００８９】
（実施の形態１８）
実施の形態１８における半導体装置の断面図を図２４に示す。本実施の形態が実施の形態１１（図１７）と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。このような構成により、実施の形態１１よりもさらに半導体装置を小さくすることが可能となり、同時に半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００９０】
（実施の形態１９）
実施の形態１９における半導体装置の断面図を図２５に示す。本実施の形態が実施の形態１６(図２２)と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。このような構造により実施の形態１６よりも半導体装置をさらに小さくすることが可能となり、しかも半導体基板４への電子の流れ込みによる周辺素子の誤動作をなくすことが可能となる。
【００９１】
（実施の形態２０）
実施の形態２０における半導体装置の断面図を図２６に示す。本実施の形態が実施の形態１２（図１８）と異なる点は、アノードｐ領域２２がｎ領域２５内に形成されている点である。この結果、実施の形態１２よりも半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【００９２】
（実施の形態２１）
実施の形態２１における半導体装置の断面図を図２７に示す。本実施の形態が実施の形態２０（図２６）と異なる点は、ｎ領域３５がｐ領域１６内に形成されている点である。
【００９３】
ここで、本実施の形態２１における半導体装置の製造方法について説明する。
実施の形態２で説明した製造方法において、ｎ型エピタキシャル層を形成した段階の構成（図５）までは共通する。
【００９４】
次に、図２８に示すように、図５に示した構造の上に、ｐ領域を形成するためにボロンを十分な径をとって注入しｐ基板の境界部まで拡散させる。
【００９５】
次に、ｎ領域を形成するために、上記のｐ領域よりも小さい径でリンを注入しｐ+埋込層から一定高さだけ高い位置まで拡散させる（図２９）。
【００９６】
次いで、図４０に示すように、アノードｐ領域を形成するために、図２９に示したｎ領域の径よりも小さい径でボロンを注入し、上記のｎ領域の底から一定高さだけ高い位置まで拡散させる。
【００９７】
次に、カソードｎ領域を形成するために、図３０に示したアノードｐ領域の径よりも小さい径でリンを注入し、上記のアノードｐ領域の底から一定高さだけ高い位置まで拡散させる（図３１）。
【００９８】
この後、カソードｎ+領域を形成するために、砒素を注入し拡散させる（図３２）。
【００９９】
このような構造を採用することにより実施の形態１９よりも半導体装置を微細化することが可能となり、同時に半導体基板４への電子の流れ込みを防止し周辺素子の誤動作をなくすことが可能となる。
【０１００】
（実施の形態２２）
実施の形態２２における半導体装置の断面図を図３３に示す。実施の形態２２が実施の形態１９（図２５）と異なる点は、ｎ領域３５がｐ領域１６内に形成されている点である。このような構造により実施の形態１９よりも半導体装置を微細化することが可能となり、しかも半導体基板４への電子の流れ込みを防止し、周辺素子の誤動作をなくすことが可能となる。
【０１０１】
なお、上記の全ての実施の形態において、半導体基板は、ｐ型半導体基板を用いたが、これに限定されるものではなく、用途に応じて、ｎ型半導体基板、または真性半導体基板を用いることができる。また、上記の半導体装置において、カソード領域はアノード領域に取り囲まれており、平面的に見て、図１に示したように円状の形状を採用した。しかし、カソード領域は円状に限定されるものではなく、用途に応じて、角状、だ円状等であってよく、したがって、アノード領域、ｎ領域、ｐ領域は、順次内側の領域を取り囲んで、角筒状、だ円筒状等であってよい。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
本発明の半導体装置により、カソードＮ領域を発した電子のＰ基板への流れ込みを防止することにより周辺素子の誤動作をなくし、微細化の容易な、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）が高く、制御性の良好なダイオードを得ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の平面図である。
【図２】 本発明の実施の形態１における半導体装置の断面図である。
【図３】 本発明の実施の形態２における半導体装置の断面図である。
【図４】 図３の半導体装置の埋込層を形成した段階の断面図である。
【図５】 Ｎ型エピタキシャル層を形成した段階の断面図である。
【図６】 カソードＮ領域とＮ領域とを形成した段階の断面図である。
【図７】 アノードＰ領域とＰ領域とを形成した段階の断面図である。
【図８】 カソード電極のＮ+領域を形成した段階の断面図である。
【図９】 本発明の実施の形態３における半導体装置の断面図である。
【図１０】 本発明の実施の形態４における半導体装置の断面図である。
【図１１】 本発明の実施の形態５における半導体装置の断面図である。
【図１２】 本発明の実施の形態６における半導体装置の断面図である。
【図１３】 本発明の実施の形態７における半導体装置の断面図である。
【図１４】 本発明の実施の形態８における半導体装置の断面図である。
【図１５】 本発明の実施の形態９における半導体装置の断面図である。
【図１６】 本発明の実施の形態１０における半導体装置の断面図である。
【図１７】 本発明の実施の形態１１における半導体装置の断面図である。
【図１８】 本発明の実施の形態１２における半導体装置の断面図である。
【図１９】 本発明の実施の形態１３における半導体装置の断面図である。
【図２０】 本発明の実施の形態１４における半導体装置の断面図である。
【図２１】 本発明の実施の形態１５における半導体装置の断面図である。
【図２２】 本発明の実施の形態１６における半導体装置の断面図である。
【図２３】 本発明の実施の形態１７における半導体装置の断面図である。
【図２４】 本発明の実施の形態１８における半導体装置の断面図である。
【図２５】 本発明の実施の形態１９における半導体装置の断面図である。
【図２６】 本発明の実施の形態２０における半導体装置の断面図である。
【図２７】 本発明の実施の形態２１における半導体装置の断面図である。
【図２８】 図２７の半導体装置のｐ領域の範囲を形成した段階の断面図である。
【図２９】 ｐ領域の中のｎ領域の範囲を形成した段階の断面図である。
【図３０】 ｎ領域の中のアノードｐ領域の範囲を形成した段階の断面図である。
【図３１】 アノードｐ領域の中のカソードｎ領域を形成した段階の断面図である。
【図３２】 カソードｎ+領域を形成した段階の断面図である。
【図３３】 本発明の実施の形態２２における半導体装置の断面図である。
【図３４】 従来の半導体装置を示す断面図である。
【図３５】 従来の半導体装置のエネルギバンド図である。
【図３６】 従来の半導体装置における順方向バイアスをかけた場合のエネルギバンド図である。
【図３７】 従来の半導体装置における逆方向バイアスをかけた場合のエネルギバンド図である。
【符号の説明】
１ カソードｎ領域、２，１２，２２ アノードｐ領域、３，１３，２３，３３ ｐ+埋込層、４ 半導体基板、５，１５，２５，３５ ｎ型半導体領域、６，１６ ｐ型半導体領域、７ ｎ+埋込層、８ ｎ型エピタキシャル層 ９ ｎ+型半導体領域、１０ 配線、Ｋ カソード電極、Ａ アノード電極。
Claims (12)
- ｐ型半導体基板の主表面に設けられたｐ型半導体埋込層と、
前記ｐ型半導体埋込層の上に設けられたｎ型半導体層からなるカソード領域と、
前記カソード領域の側周面を取り囲んで前記側周面に接して形成されたｐ型半導体層からなるアノード領域とを備え、
前記ｐ型半導体埋込層のアクセプタ濃度は、前記アノード領域のアクセプタ濃度よりも高く、
前記ｐ型半導体埋込層は、前記カソード領域およびアノード領域の底面と電気的に接する、半導体装置。 - 前記ｐ型半導体埋込層のアクセプタ濃度は、カソード領域から放出された電子の流入を実用上無視できるほど高いものである、請求項１に記載の半導体装置。
- 前記アノード領域は、前記カソード領域の底面を覆うように前記カソード領域の底面に接して延在し、前記アノード領域の全底面が前記ｐ型半導体埋込層に接している、請求項１または２に記載の半導体装置。
- 前記アノード領域の外側周面を取り囲み、前記外側周面と接するｎ型半導体領域と、
周方向に沿って前記ｎ型半導体領域と互いに相接し、かつ同電位とされるｐ型半導体領域と、をさらに備え、
前記ｐ型半導体埋込層は、少なくとも前記カソード領域およびアノード領域のすべての底面と接する広さと配置とを有する、請求項１または２に記載の半導体装置。 - 前記アノード領域は、前記カソード領域の底面をさらに覆うように前記カソード領域の底面に接して延在する、請求項４に記載の半導体装置。
- 前記ｎ型半導体領域は、前記アノード領域の底面を覆うように前記アノード領域の底面に接して延在する、請求項５に記載の半導体装置。
- 前記ｐ型半導体領域は、前記ｎ型半導体領域の底面を覆うように前記ｎ型半導体領域の底面に接して延在する、請求項６に記載の半導体装置。
- 前記ｐ型半導体領域が、平面的に見て、前記ｎ型半導体領域と重複して形成されている、請求項４〜６のいずれかに記載の半導体装置。
- 前記ｐ型半導体埋込層の前記基板内にある側面および底面を取り囲むように、前記側面および底面と接して前記基板内に形成されたｎ型半導体埋込層をさらに備え、前記ｎ型半導体埋込層は前記ｎ型半導体領域の底面に接するように延在している、請求項４、５、６、8のいずれかに記載の半導体装置。
- ｐ型半導体基板の主表面にｐ導電型不純物を注入し、熱処理を施して前記主表面にｐ型半導体埋込層を形成する工程と、
前記ｐ型半導体埋込層およびその周囲の半導体基板の上にｎ型半導体層を形成する工程と、
前記ｎ型半導体層において、前記ｐ型半導体埋込層の中央領域に対応する第１領域にｎ導電型不純物を注入してカソード領域を形成する工程と、
前記ｎ型半導体層において、前記第１領域を取り囲んで隣接する、前記ｐ型半導体埋込層の上に位置する第２領域に、ｐ導電型不純物を前記ｐ型半導体埋込層のｐ導電型不純物の濃度よりも低くなるように注入してアノード領域を形成する工程と、を備える、半導体装置の製造方法。 - 前記ｎ型半導体層において前記第２領域の外側周面を取り囲み隣接する第３領域にｎ導電型不純物を注入してｎ型半導体領域とする工程と、
前記第３領域の周方向に沿って延在し、前記第３領域に重複または隣接する第４領域にｐ導電型不純物を注入しｐ型半導体領域とする工程と、
前記第３領域と第４領域とを結線する工程と、をさらに備え、
前記ｐ型半導体埋込層を、少なくとも前記第１領域および第２領域の全底面と接するように形成する、請求項１０に記載の半導体装置の製造方法。 - 前記ｐ型半導体埋込層は、ｎ型半導体埋込層が後の工程で形成される前記ｎ型半導体領域の底面と接するように形成された後に、そのｎ型半導体埋込層の上に形成される、請求項１１に記載の半導体装置の製造方法。
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| US5578862A (en) * | 1992-12-30 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with layer for isolating elements in substrate |
| FR2702308B1 (fr) * | 1993-03-01 | 1995-05-24 | Sgs Thomson Microelectronics | Diode à avalanche dans un circuit intégré bipolaire. |
| FR2708145B1 (fr) * | 1993-07-21 | 1995-10-06 | Sgs Thomson Microelectronics | Composant monolithique comprenant une diode de protection en parallèle avec une pluralité de paires de diodes en série. |
| US5477078A (en) * | 1994-02-18 | 1995-12-19 | Analog Devices, Incorporated | Integrated circuit (IC) with a two-terminal diode device to protect metal-oxide-metal capacitors from ESD damage |
| DE69427904T2 (de) * | 1994-05-31 | 2002-04-04 | Stmicroelectronics S.R.L., Agrate Brianza | Integrierte Halbleiterdiode |
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