JP4574589B2

JP4574589B2 - デルタシグマａｄ変換器および電子機器

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Inventors: 雄亮金澤
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Publication date: 2010-11-04
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Description

本発明は、デルタシグマＡＤ（Analog-Digital）変換器およびそれを用いた電子機器に関するものである。

デルタシグマ（ΔΣ）ＡＤ変換器は、高精度なアナログ・デジタル変換を実現できるため、例えば、オーディオ用ＡＤ変換器や無線レシーバ用ＡＤ変換器として利用されている。

低歪、低電圧動作を実現するΔΣＡＤ変換器が、非特許文献１において提案されている。上記ΔΣＡＤ変換器は、量子化器に入力信号が直接入力される信号経路を設けたことを特徴としている。この技術を用いて４次のΔΣＡＤ変換器を構成した例を図８に示す。

図８に示すΔΣＡＤ変換器１０００は、減算器１００１、フィルタ１００２、加算器１００３、量子化器１００４、ＤＡ変換器１００５を備えて構成されている。

減算器１００１には、ΔΣＡＤ変換器１０００への入力信号ｕと、ΔΣＡＤ変換器１０００の出力信号ｖをＤＡ変換器１００５によってＤＡ変換した信号とが入力される。減算器１００１は、上記入力信号ｕから上記出力信号ｖを減算し、その差信号ｘをフィルタ１００２に出力する。

フィルタ１００２は、４つの積分器を直列に接続してなり、各積分器からの出力はそれぞれａ_１倍，ａ_２倍，ａ_３倍，ａ_４倍されて加算器１００３に入力される。また、加算器１００３には、ΔΣＡＤ変換器１０００への入力信号ｕも入力される。加算器１００３は、入力された全信号を加算し、量子化器１００４へと出力する。

量子化器１００４は、加算器１００３から入力された信号を量子化し、その量子化信号をΔΣＡＤ変換器１０００の出力信号ｖとして出力する。また、上述したように、量子化器１００４の出力は、ＤＡ変換器１００５によってＤＡ変換された後、減算器１００１にフィードバックされる。

ΔΣＡＤ変換器１０００の出力信号ｖは、フィルタ１００２の伝達関数をＨ（ｚ）、量子化器１００４で発生する量子化誤差をｅとすると、

で与えられる。この場合、フィルタ１００２への入力信号ｘは、

で与えられる。すなわち、フィルタ１００２が扱う信号は、フィルタリングされた量子化誤差のみとなり、ΔΣＡＤ変換器１０００への入力信号ｕを扱わない。したがって、入力信号ｕに起因する歪成分が生じないため、低歪・低消費電力のΔΣＡＤ変換器を実現できる。
J. Silva, U. Moon, J. Steensgaard and G. Temes, "Wideband low-distortion delta sigma ADC topology", Electronics Letters, 7th June 2001, Vol.37, No. 12 P. Balmelli and Q. Huang, "A 25MS/s 14b 200mW DS Modulator in 0.18 mm CMOS" , ISSCC Digest of Technical Papers, pp.74-75, San Francisco , Feb. 2004. Richard Schreier and Gabor C Temes, "Understanding Delta-Sigma Data Converters", Wiley-IEEE Press, Nov. 19, 2004.

上記のΔΣＡＤ変換器１０００を電子回路化する場合、加算器１００３はパッシブスイッチトキャパシタ（パッシブＳＣ）加算器を用いて、図９のように構成される。この加算器１００３の出力信号Ｖ_ｏｕｔは、フィルタ１００２におけるｉ段目の積分器の出力信号をＶ_ｆｉとした場合、

で与えられる。すなわち、パッシブＳＣ加算器を用いて加算器１００３を構成する場合、量子化器１００４への入力信号は１／（ａ_１＋ａ_２＋ａ_３＋ａ_４＋１）倍に減衰される。この場合、量子化器１００４のオフセットがＶ_ｏｆｆであるとすると、加算器１００３の入力に換算したオフセットは（ａ_１＋ａ_２＋ａ_３＋ａ_４＋１）Ｖ_ｏｆｆになり、オフセットが（ａ_１＋ａ_２＋ａ_３＋ａ_４＋１）倍されることに等しい。量子化器１００４のオフセットが大きくなると、デルタシグマＡＤ変換器の出力信号の高調波歪が大きくなるという問題を引き起こす。

また、量子化器１００４が多ビットである場合、量子化器１００４の出力が（Ｎ＋１）レベルであるとすると、量子化器１００４はＮ個の１ビット量子化器から構成される。この場合は、図９に示す加算器１００３は各１ビット量子化器に１個ずつ必要になる。そのため、フィルタ１００２を構成する積分器の負荷容量はそれぞれ、ａ_１×Ｃ_ｕｎｉｔ×Ｎ，ａ_２×Ｃ_ｕｎｉｔ×Ｎ，ａ_３×Ｃ_ｕｎｉｔ×Ｎ，ａ_４×Ｃ_ｕｎｉｔ×Ｎとなり、フィルタ１００２の各積分器においては大きな負荷容量を駆動しなければならず、積分器の消費電力が増大してしまう。ここで、ＳＣ回路を用いて重みつきの加算を実装する場合、容量の相対値で重みを実現する。そのため、図９で示した重み付き加算器（重み：ａ_１，ａ_２，ａ_３，ａ_４）を実現するには、ある基準の単位容量値Ｃ_ｕｎｉｔに対して、ａ_１，ａ_２，ａ_３，ａ_４倍の容量を用いて加算器が作られる。

これらの問題を解決する手段の一例が、非特許文献２に示されている。非特許文献２では、フィルタの出力を加算器に入力し、加算器の出力信号を増幅する増幅器を備えることを特徴としている。

上記の技術を図８に示すΔΣＡＤ変換器に適用した例を図１０に示す。すなわち、図１０に示すΔΣＡＤ変換器１１００は、図８に示すΔΣＡＤ変換器１０００とほぼ同様の構成を有するが、加算器１００３と量子化器１００４との間に増幅器１１０１を備えている点のみが異なっている。

ΔΣＡＤ変換器１１００において、例えば、加算器１００３を図９に示すパッシブＳＣ加算器で構成した場合、増幅器１１０１のゲインを（ａ_１＋ａ_２＋ａ_３＋ａ_４＋１）に設定する。この場合、量子化器１００４への入力信号（増幅器１１０１の出力信号ｙ）は、

で与えられる。このように、増幅器１１０１の出力信号ｙにおいては、該信号が減衰しないため、加算器１００３の入力に換算したオフセットが増幅されない。また、このΔΣＡＤ変換器１１００は多ビットであっても、フィルタ１００２の負荷は増幅器１１０１のみであるため、フィルタ１００２におけるそれぞれの積分器の負荷容量は増加しない。多ビットの場合、増幅器１１０１の負荷容量がＮ倍になるが、負荷容量は１ビット量子化器の入力容量のみであるため、それほど大きくならない。

しかしながら、図１０に示すΔΣＡＤ変換器１１００では、ΔΣＡＤ変換器１１００の性能を劣化させるといった問題がある。すなわち、ΔΣＡＤ変換器１１００では、増幅器１１０１の出力信号ｙは、

で与えられる。このように、増幅器１１０１の出力信号が入力信号成分を含むため、増幅器１１０１の非線形性により入力信号ｕに起因する歪が発生し、ΔΣＡＤ変換器１１００の性能を劣化させる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、低歪かつ低消費電力のΔΣＡＤ変換器を実現することにある。

本発明に係るΔΣＡＤ変換器は、上記課題を解決するために、アナログ入力信号をΔΣ変調することによってデジタル出力信号とするΔΣＡＤ変換器において、上記アナログ入力信号からアナログ値に変換された上記デジタル出力信号を減算する減算部と、複数の積分器を直列に接続してなり、上記減算部の出力をフィルタリングするフィルタ部と、上記フィルタ部の各積分器の出力信号を加算する第一加算部と、上記第一加算部の出力信号を増幅する増幅部と、上記増幅部の出力信号と上記アナログ入力信号とを加算する第二加算部と、上記第二加算部の出力信号を量子化し、上記デジタル出力信号を出力する量子化部と、上記量子化部から出力される上記デジタル出力信号をＤＡ変換し、アナログ値に変換された上記デジタル出力信号を上記減算部に入力するＤＡ変換部とを備えていることを特徴としている。

上記の構成によれば、上記第一加算部によって上記フィルタ部の各積分器の出力信号の重みつき加算が行われる。上記第一加算部は、通常、パッシブＳＣ加算器で構成され、その出力信号は、１／（重みの合計）で減衰する。上記増幅部は、重みつき加算された第一加算部の出力信号を増幅し、歪性能を改善する。

また、上記第一加算部の出力信号とΔΣＡＤ変換器の入力信号との重みつき加算は、第二加算部によって行われる。言い換えれば、「フィルタ部の各積分器の出力信号」と「ΔΣＡＤ変換器の入力信号」との重みつき加算は、第一加算部と第二加算部との二段階で行われ、「ΔΣＡＤ変換器の入力信号」が増幅部を通らないようにされる。

このため、上記増幅部にはΔΣＡＤ変換器への入力信号成分が含まれず、上記増幅部に非線形性があってもΔΣＡＤ変換器への入力成分に起因する歪成分が発生しない。第二加算部は増幅器を使用しないため、非線形性が非常に小さく、歪成分を発生しない。

これらにより、パッシブＳＣ加算器ですべての信号を加算する従来構成に比べて、信号の減衰が少なく、量子化器のオフセットに起因する歪成分が少なくなると共に、ΔΣＡＤ変換器への入力信号成分が増幅部を通らないため、増幅部の非線形性に起因する歪成分が発生しない。また、第一加算部の出力信号振幅が小さいため、低電源電圧での動作に向くΔΣＡＤ変換器を提供できる。

また、上記ΔΣＡＤ変換器は、上記第一加算部をパッシブＳＣ加算器とし、上記増幅部を開ループ動作の増幅器とする構成とすることができる。

上記の構成によれば、上記増幅部を開ループ動作の増幅器とすることで、高速なΔΣＡＤ変換器を提供することができる。

また、上記ΔΣＡＤ変換器は、パッシブＳＣ加算器である上記第一加算部と、閉ループ動作の増幅器である上記増幅部とを組み合わせてアクティブＳＣ加算器を構成することができる。

上記の構成によれば、閉ループ動作の増幅器を用いることで、素子ばらつきの影響を受けにくいΔΣＡＤ変換器を提供することができる。

本発明に係るΔΣＡＤ変換器は、以上のように、アナログ入力信号をΔΣ変調することによってデジタル出力信号とするΔΣＡＤ変換器において、上記アナログ入力信号からアナログ値に変換された上記デジタル出力信号を減算する減算部と、複数の積分器を直列に接続してなり、上記減算部の出力をフィルタリングするフィルタ部と、上記フィルタ部の各積分器の出力信号を加算する第一加算部と、上記第一加算部の出力信号を増幅する増幅部と、上記増幅部の出力信号と上記アナログ入力信号とを加算する第二加算部と、上記第二加算部の出力信号を量子化し、上記デジタル出力信号を出力する量子化部と、上記量子化部から出力される上記デジタル出力信号をＤＡ変換し、アナログ値に変換された上記デジタル出力信号を上記減算部に入力するＤＡ変換部とを備えている構成である。

それゆえ、パッシブＳＣ加算器ですべての信号を加算する従来構成に比べて、信号の減衰が少なく、量子化器のオフセットに起因する歪成分が少なくなると共に、ΔΣＡＤ変換器への入力信号成分が増幅部を通らないため、増幅部の非線形性に起因する歪成分が発生しないという効果を奏する。

また、第一加算部の出力信号振幅が小さいため、低電源電圧での動作に向くΔΣＡＤ変換器を提供できる。

〔実施の形態１〕
本発明の第１の実施形態について図面に基づいて説明すると以下の通りである。

図１は、本実施の形態１に係るΔΣＡＤ変換器の１構成例を示すものである。図１に示すΔΣＡＤ変換器１００は、減算器１０１、フィルタ１０２、第一加算器１０３、増幅器１０４、第二加算器１０５、量子化器１０６、およびＤＡ変換器１０７を備えて構成されている。尚、本実施の形態１において、第一加算器１０３および第二加算器１０５はパッシブＳＣ加算器である。

減算器１０１には、ΔΣＡＤ変換器１００への入力信号ｕと、ΔΣＡＤ変換器１００の出力信号ｖをアナログ値に変換した信号とが入力される。減算器１０１は、上記入力信号ｕから上記出力信号ｖを減算し、その差信号ｘをフィルタ１０２に出力する。

フィルタ１０２は、減算器１０１の出力信号ｘをフィルタリングするものであり、詳細な図示は省略するが、図８に示すフィルタ１００２と同様に、複数（ｉ段）の積分器を直列に接続してなる。各積分器からの出力はそれぞれａ_１、…、ａｉ倍されて第一加算器１０３に入力される。第一加算器１０３は、フィルタ１０２における各積分器の出力信号の和を出力する。

増幅器１０４は、第一加算器１０３の出力信号を増幅する。第二加算器１０５は、増幅器１０４の出力信号とΔΣＡＤ変換器への入力信号ｕとを加算する。量子化器１０６は、第二加算器の出力信号を量子化し、ΔΣＡＤ変換器１００の出力信号ｖとして出力する。ＤＡ変換器１０７は、量子化器１０６の出力信号をアナログ値に変換し、そのアナログ信号を減算器１０１にフィードバックする。

ΔΣＡＤ変換器１００の出力信号ｖは、フィルタ１０２と加算器１０３とを合わせた伝達関数をＨ（ｚ）、量子化器１０６で発生する量子化誤差をｅとすると、

で与えられる。また、フィルタ１０２への入力信号ｘは、

で与えられる。さらに、第一加算器１０３の出力信号ｋは、

で与えられる。この出力信号ｋが増幅器１０４への入力信号となるが、該信号ｋは入力信号成分を含んでおらず、増幅器１０４はΔΣＡＤ変換器１００への入力信号ｕを扱わない。したがって、入力信号ｕの振幅の変化に依存して増幅器１０４が扱う信号の振幅が変化することも無く、増幅器１０４の出力信号レンジに対する要求を緩和できる。また、増幅器１０４はΔΣＡＤ変換器１００への入力信号ｕを扱わないため、増幅器１０４の非線形性により発生する、入力信号に起因する歪成分が生じない。

ΔΣＡＤ変換器１００のＭＡＴＬＡＢシミュレーションを行った結果に以下に説明する。以下の説明では、量子化器１０６のビット数を４ビット、ΔΣＡＤ変換器１００のスイッチング周波数を１００ＭＨｚ、ΔΣＡＤ変換器１００の信号帯域を４ＭＨｚとした。入力信号ｕとしては、周波数１ＭＨｚ、振幅−２ｄＢＦＳの正弦波を与えた。

ここでは、増幅器１０４が三次の非線形項を持つと仮定し、増幅器１０４を、

でモデル化した。ここで、増幅器の出力信号をｙとした。ΔΣＡＤ変換器１００の出力信号ｖのスペクトルを図２に示す。また、図１０に示す従来のΔΣＡＤ変換器１１００についても同様のシミュレーションを行った。結果を図３に示す。図２と図３との結果を比較すると、従来のΔΣＡＤ変換器１１００の出力信号ｖのスペクトルには周波数３ＭＨｚの歪成分があるが、図１に示すΔΣＡＤ変換器１００の出力信号ｖには、歪成分がない。したがって、本実施の形態１に係るΔΣＡＤ変換器１００は、低歪のΔΣＡＤ変換器を実現可能である。

次に、図１に示すΔΣＡＤ変換器１００の回路構成例を図４を参照して説明する。尚、図４は、第一加算器１０３、増幅器１０４、第二加算器１０５、および量子化器１０６の具体的な回路構成を示すものである。

図４に示す回路は差動回路であり、プラス側信号とマイナス側信号の差が信号となる。また、図４の回路では、回路内の各スイッチをＳ１およびＳ２の２相クロックで駆動しており、Ｓ１で駆動するスイッチがオンであるとき、Ｓ２で駆動するスイッチはオフになる。クロックがＨＩＧＨであるときにはスイッチがオンになり、ＬＯＷであるときにはスイッチがオフになる。図４は、Ｓ１がＨＩｇｈ、Ｓ２がＬＯＷである時の状態を図示している。

上記回路において、Ｓ１がＬＯＷ、Ｓ２がＨＩＧＨである時には、増幅器１０４へのプラス側入力信号Ｖ_ｘｐ、およびマイナス側入力信号Ｖ_ｘｍは、

で与えられる。ここでＶ_ｆ１ｐ、Ｖ_ｆ２ｐ、Ｖ_ｆ３ｐ、Ｖ_ｆ４ｐは、それぞれ、ループフィルタを構成する１〜４段目の積分器のプラス側出力信号、Ｖ_ｆ１ｍ、Ｖ_ｆ２ｍ、Ｖ_ｆ３ｍ、Ｖ_ｆ４ｍは、それぞれ、ループフィルタを構成する１〜４段目の積分器のマイナス側出力信号である。

ここで、第一加算器１０３の出力信号の減衰を補償するため、増幅器１０４のゲインを（ａ_１＋ａ_２＋ａ_３＋ａ_４）とする。また、図４に示す回路において、ｉ番目の量子化器１０６への入力信号Ｖ_ｙｐ[i]、Ｖ_ｙｍ[i]は

で与えられる。ここで、Ｖ_ｉｎｐ，Ｖ_ｉｎｍはΔΣＡＤ変換器１００への入力信号であり、入力信号ｕのプラス側信号およびマイナス側信号である。Ｖ_ａｐ，Ｖ_ａｍは、それぞれ、（ａ_１＋ａ_２＋ａ_３＋ａ_４）Ｖ_ｘｐ、（ａ_１＋ａ_２＋ａ_３＋ａ_４）Ｖ_ｘｐで与えられる増幅器１０４のプラス側およびマイナス側出力信号である。Ｖ_ｔｈｐ[i]，Ｖ_ｔｈｍ[i]は、ｉ番目の量子化器１０６のしきい値電圧である。Ｖ_ｒｅｆは基準電圧である。

ｉ番目の量子化器１０６の出力信号Ｖ_ｄ[i]は、Ｖ_ｙｐ[i]およびＶ_ｙｍ[i]の差を量子化した信号であり、

となる。ここで、Ｖ_ｉｎはΔΣＡＤ変換器への入力電圧であり、Ｖ_ｉｎｐ−Ｖ_ｉｎｍで与えられ。Ｖ_ｆ１，Ｖ_ｆ２，Ｖ_ｆ３，Ｖ_ｆ４のそれぞれは、フィルタ１０２を構成する積分器の出力電圧でありＶ_ｆ１ｐ−Ｖ_ｆ１ｍ，Ｖ_ｆ２ｐ−Ｖ_ｆ２ｍ，Ｖ_ｆ３ｐ−Ｖ_ｆ３ｍ，Ｖ_ｆ４ｐ−Ｖ_ｆ４ｍで与えられる。Ｖ_ｔｈｉは、ｉ番目の量子化器１０６に与えられるしきい値電圧であり、Ｖ_ｔｈｐ[i]−Ｖ_ｔｈｍ[i]で与えられる。

上式より、図４に示す回路を用いてΔΣＡＤ変換器１００を構成する場合、第一加算器１０３の入力に換算したオフセットは、図９に示す回路を用いる場合に比べて、２／（ａ_１＋ａ_２＋ａ_３＋ａ_４＋１）倍になる。通常、ａ_１＋ａ_２＋ａ_３＋ａ_４＞１であるため、第一加算器１０３の入力に換算したオフセットは減少する。

次に、図１に示すΔΣＡＤ変換器１００において、ＤＡ変換器１０７およびフィルタ１０２の回路構成例を図５を参照して説明する。図５に示すフィルタ１０２は、直列に接続した４個のＳＣ積分器で構成されている。また、図５の回路においても、回路内の各スイッチはＳ１およびＳ２の２相クロックで駆動されており、Ｓ１がＨｉｇｈ、Ｓ２がＬＯＷである時の状態が図示されている。

フィルタ１０２の第一段目の積分器への入力信号は、ΔΣＡＤ変換器１００への入力信号と、ＤＡ変換器１０７によりアナログ値に変換されたΔΣＡＤ変換器１００の出力信号とである。ΔΣＡＤ変換器１００の入力フルスケール電圧をＶ_{ｒｅｆｄａｃ}とし、あるタイミングｎにおいて量子化器１０６の出力Ｖｄ[i,n]のうちＨＩＧＨがＨ個、ＬＯＷがＬ個であるとすれば、アナログ値に変換されたΔΣＡＤ変換器１００の出力信号Ｖ_ｄａは、

で与えられる。

あるタイミングｎにおいて、Ｓ１がＬＯＷ、Ｓ２がＨＩＧＨであるときに、入力信号側の容量１１１，１１２に蓄えられる電荷Ｑ_１ｐ[n]，Ｑ_１ｍ[n]、ＤＡ変換器ＤＡＣ_ｐ，ＤＡＣ_ｍの容量１１３，１１４に蓄えられる電荷Ｑ_１ＤＡｐ[n]，Ｑ_１ＤＡｍ[n]、１段目の積分器の容量１１５，１１６に蓄えられる電荷Ｑ_{ｉｎｔ１ｐ}[n]，Ｑ_{ｉｎｔ１ｍ}[n]は、それぞれ、

で与えられる。ここで、Ｖ_{ｒｅｆｄａｃ}＝Ｖ_ｒｅｆｐ−Ｖ_ｒｅｆｍとした。

さらに、タイミングｎ＋１において、Ｓ１がＨＩＧＨ、Ｓ２がＬＯＷであるときには、一段目の積分器の出力電圧Ｖ_ｆ１ｐ，Ｖ_ｆ１ｍは、それぞれ、

で与えられる。この二つの信号の差は、

で与えられる。すなわち、一段目の積分器は、ΔΣＡＤ変換器１００への入力信号とデジタルアナログ変換されたΔΣＡＤ変換器１００の出力信号との差を積分している。Ｃ_ｉｎ＝Ｃ_ｉｎｔ１であるとして、上式をｚ変換すると、

となる。２，３，４段目の積分器は、前段の積分器の出力を積分しており、同様にｚ変換すると、

となる。上式より、図５に示す回路で構成したΔΣＡＤ変換器１００は、図１に示すΔΣＡＤ変換器１００のフィルタ１０２と加算器１０３とを合わせた伝達関数Ｈ（ｚ）を、

とした場合に等しい。

本実施の形態１に係るΔΣＡＤ変換器１００では、第一加算器１０３としてパッシブＳＣ加算器を用いており、この第一加算器１０３に増幅器１０４を組み合わせている。また、増幅器１０４は開ループにて動作する。一般に、増幅器を開ループで動作させる場合、閉ループで動作させるよりも高速であるため、ΔΣＡＤ変換器１００は高速なΔΣＡＤ変換器として提供できる。

〔実施の形態２〕
上記実施の形態１では、第一加算器１０３としてパッシブＳＣ回路を用い、第一加算器１０３の後段に開ループ動作の増幅器１０４を配置した構成のΔΣＡＤ変換器を説明した。本実施の形態２では、第一加算器としてアクティブＳＣ回路を用いた構成のΔΣＡＤ変換器を説明する。

図６は、本実施の形態２に係るΔΣＡＤ変換器の１構成例を示すものである。図６に示すΔΣＡＤ変換器２００は、減算器１０１、フィルタ１０２、第一加算器２０３、第二加算器１０５、量子化器１０６、およびＤＡ変換器１０７を備えて構成されている。ΔΣＡＤ変換器２００が図１に示すΔΣＡＤ変換器１００と異なっている点は、パッシブＳＣ加算器であった第一加算器１０３に代えてアクティブＳＣ加算器である第一加算器２０３を備えている点、および第一加算器１０３の後段の増幅器１０４を備えていない点である。但し、アクティブＳＣ加算器は、それ自体が閉ループ動作の増幅部を備えているものであり、アクティブＳＣ加算器からなる第一加算器１０３は、パッシブＳＣ加算器からなる加算部と閉ループ動作の増幅部とを組み合わせた構成と言い換えることもできる。

図７に、第一加算器２０３として使用されるアクティブＳＣ加算器の構成例を示す。尚、図７は、第一加算器２０３、第二加算器１０５、および量子化器１０６の具体的な回路構成を示すものである。図７の回路においても、回路内の各スイッチはＳ１およびＳ２の２相クロックで駆動されており、Ｓ１がＨｉｇｈ、Ｓ２がＬＯＷである時の状態が図示されている。第一加算器２０３において、Ｓ１がＬＯＷ、Ｓ２がＨＩＧＨである時には、回路中のすべての容量はリセットされる。一方、Ｓ１がＨＩＧＨ、Ｓ２がＬＯＷである時には、第一加算器２０３に含まれる増幅部２１１のゲインが十分高い場合、増幅部２１１出力電圧Ｖ_ａｐ，Ｖ_ａｍは、

で与えられる。出力電圧Ｖ_ａｐおよびＶ_ａｍの差は、

となる。

また、ｉ番目の量子化器１０６への入力信号Ｖ_ｙｐ[i]，Ｖ_ｙｍ[i]は、図４の回路と同様に、

で与えられる。ここで、Ｖ_ｉｎｐ，Ｖ_ｉｎｍはΔΣＡＤ変換器２００への入力信号である。Ｖ_ｔｈｐ[i]，Ｖ_ｔｈｍ[i]は、ｉ番目の量子化器１０６のしきい値電圧である。Ｖ_ｒｅｆは基準電圧である。

ｉ番目の量子化器１０６の出力信号Ｖ_ｄ[i]は、Ｖ_ｙｐ[i]，Ｖ_ｙｍ[i]の差を量子化した信号であり、図４の回路と同様に、

で与えられる。

上式より、図７に示す回路を用いてΔΣＡＤ変換器２００を構成する場合、第一加算器２０３の入力に換算したオフセットは、図１０に示す回路を用いる場合に比べて、２／（ａ_１＋ａ_２＋ａ_３＋ａ_４＋１）倍になる。通常、ａ_１＋ａ_２＋ａ_３＋ａ_４＞１であるため、第一加算器２０３の入力に換算したオフセットは減少する。

本実施の形態２に係るΔΣＡＤ変換器２００では、第一加算器２０３としてアクティブＳＣ加算器を用いており、第一加算器２０３に含まれる増幅部２１１は閉ループにて動作する。この場合、増幅部２１１のゲインが十分に高ければ、該ゲインが変化しても第一加算器２０３の特性はほぼ一定であり、ΔΣＡＤ変換器２００は素子ばらつきの影響を受けにくくなる。

本実施の形態１およｂ２では、４次のΔΣＡＤ変換器の例を示したが、本発明はこれに限定されるものではなく、次数が異なっていてもよい。また、ΔΣＡＤ変換器のフィルタ１０２については、非特許文献３に記載のcascaded integrators feedforward構成を例示したが、本発明はこれに限定されるものではなく、別の構成でもよい。また、差動回路によりΔΣＡＤ変換器を構成した例を示したが、本発明はこれに限定されるものではなく、シングルエンド回路を用いたΔΣＡＤ変換器であってもよい。

高精度なアナログ・デジタル変換を実現でき、例えば、オーディオ用ＡＤ変換器や無線レシーバ用ＡＤ変換器として利用できる。

本発明の実施形態を示すものであり、実施の形態１に係るΔΣＡＤ変換器の概略構成を示すブロック図である。図１に示すΔΣＡＤ変換器の出力信号のスペクトルを示すグラフである。図１０に示す従来のΔΣＡＤ変換器の出力信号のスペクトルを示すグラフである。図１に示すΔΣＡＤ変換器の第一加算器、増幅器、第二加算器、および量子化器の構成例を示す回路図である。図１に示すΔΣＡＤ変換器のＤＡ変換器およびフィルタの構成例を示す回路図である。本発明の実施形態を示すものであり、実施の形態２に係るΔΣＡＤ変換器の概略構成を示すブロック図である。図６に示すΔΣＡＤ変換器の第一加算器、第二加算器、および量子化器の構成例を示す回路図である。従来のΔΣＡＤ変換器の概略構成を示すブロック図である。パッシブＳＣ加算器の構成例を示す回路図である。他の従来のΔΣＡＤ変換器の概略構成を示すブロック図である。

符号の説明

１００，２００デルタシグマＡＤ変換器
１０１減算器（減算部）
１０２フィルタ（フィルタ部）
１０３第一加算器（第一加算部）
１０４増幅器（増幅部）
１０５第二加算器（第二加算部）
１０６量子化器（量子化部）
１０７ＤＡ変換器（ＤＡ変換部）
２０３第一加算器（第一加算部、増幅部）
２１１増幅部

Claims

アナログ入力信号をデルタシグマ変調することによってデジタル出力信号とするデルタシグマＡＤ変換器において、
上記アナログ入力信号からアナログ値に変換された上記デジタル出力信号を減算する減算部と、
複数の積分器を直列に接続してなり、上記減算部の出力をフィルタリングするフィルタ部と、
上記フィルタ部の各積分器の出力信号を加算する第一加算部と、
上記第一加算部の出力信号を増幅する増幅部と、
上記増幅部の出力信号と上記アナログ入力信号とを加算する第二加算部と、
上記第二加算部の出力信号を量子化し、上記デジタル出力信号を出力する量子化部と、
上記量子化部から出力される上記デジタル出力信号をＤＡ変換し、アナログ値に変換された上記デジタル出力信号を上記減算部に入力するＤＡ変換部とを備えていることを特徴とするデルタシグマＡＤ変換器。
上記第一加算部はパッシブＳＣ加算器であり、
上記増幅部は開ループ動作の増幅器であることを特徴とする請求項１に記載のデルタシグマＡＤ変換器。
増幅器の入力−出力間に容量を介したフィードバック経路を持ち、
パッシブＳＣ加算器である上記第一加算部と、閉ループ動作の増幅器である上記増幅部とは、組み合わされてアクティブＳＣ加算器を構成していることを特徴とする請求項１に記載のデルタシグマＡＤ変換器。
上記請求項１ないし３のいずれかに記載のデルタシグマＡＤ変換器を備えていることを特徴とする電子機器。